專利名稱：用于減少軟錯誤率的具有穩(wěn)定配置單元的可編程邏輯裝置的制作方法
技術(shù)領(lǐng)域：
本申請涉及一種集成電路，例如可編程的邏輯陣列集成電路(可編程的邏輯裝置)，更具體地說，涉及一種用于穩(wěn)定可編程邏輯裝置中的配置存儲單元以便減少軟錯誤率的方法。
背景技術(shù)：
可編程的邏輯裝置是其中的邏輯可以由用戶定制的集成電路裝置。一個定制的可編程的邏輯裝置當(dāng)在系統(tǒng)中操作時，可以用于實(shí)現(xiàn)定制的邏輯功能。
為了定制可編程的邏輯裝置，對所述裝置加載配置信息(被稱為“編程數(shù)據(jù)”)。所述編程數(shù)據(jù)可被存儲在閃存芯片、盤驅(qū)動器或系統(tǒng)中的其它存儲裝置中。在加電時，編程數(shù)據(jù)可以從閃存芯片或其它存儲裝置裝入在可編程邏輯裝置上的配置隨機(jī)訪問存儲器(CRAM)單元中。每個CRAM單元的輸出或者是邏輯高信號，或者是邏輯低信號，這取決于在CRAM單元中存儲的編程數(shù)據(jù)位的值。從每個CRAM單元輸出的輸出信號可用于控制相應(yīng)的電路元件。所述電路元件例如可以是傳遞晶體管，例如多路復(fù)用器或多路分用器的邏輯元件中的晶體管，查看表中的晶體管，或在任何合適的可配置的邏輯電路中的其它可編程的電路元件。
當(dāng)由CRAM單元控制的n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管的柵極為高時(因?yàn)镃RAM單元含有邏輯1)，晶體管導(dǎo)通，使得信號可以在漏極端子和源極端子之間通過。當(dāng)晶體管的柵極為低時(因?yàn)镃RAM單元含有邏輯0)，晶體管截止。用這種方式，可以配置可編程邏輯裝置上的晶體管，從而可以配置可編程邏輯裝置的邏輯功能。
可編程邏輯裝置用于電信、系統(tǒng)控制等領(lǐng)域內(nèi)的許多靈敏的應(yīng)用中。在這種環(huán)境下，通常希望可編程邏輯裝置工作許多年而不損壞。因此，重要的是，可編程邏輯裝置中的CRAM單元能夠長時間存儲編程數(shù)據(jù)而不發(fā)生任何不希望的改變。
可編程邏輯裝置通常使用金屬氧化物半導(dǎo)體(MOS)技術(shù)。這種可編程邏輯裝置具有金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。當(dāng)輻射例如阿爾法粒子輻射或宇宙射線輻射撞擊MOS晶體管時，便在晶體管的端子上積聚電荷。這可以引起端子上的電壓改變。如果在CRAM單元中的晶體管的一個端子上出現(xiàn)過量的電壓改變，則在CRAM單元中存儲的位的值可能改變。這些所謂的軟錯誤可以極大地影響可編程邏輯裝置的操作，因此必須加以避免，以便實(shí)現(xiàn)穩(wěn)定的裝置操作。
借助于對CRAM單元增加附加的晶體管，使得其更加健壯，可以減少軟錯誤對可編程邏輯裝置的操作的影響。不過，對CRAM單元附加晶體管使得對CRAM單元增加實(shí)質(zhì)的不動產(chǎn)。這是不希望的，因?yàn)槠湓黾恿擞糜趯?shí)現(xiàn)給定的可編程邏輯裝置設(shè)計所需的死區(qū)，這使得裝置的成本更高。
軟錯誤的影響也可以通過在每個晶體管結(jié)構(gòu)的下方附加一個隔離井來減少，但是這趨于增加成本和裝置的復(fù)雜性。
另一種用于減少軟錯誤的影響的方法上使用糾錯技術(shù)。利用這種方法，當(dāng)檢測到錯誤時，在可編程邏輯裝置上的CRAM單元可被重新編程。雖然這種方法不需要在CRAM單元中增加不動產(chǎn)，但是，在每個重新編程的事件期間，具有一個使得裝置不能被使用的非零的時間量。為了使系統(tǒng)操作的中斷最小，應(yīng)當(dāng)使裝置必須以最小頻率被重新編程以便校正錯誤。
因此，需要一種用于減少集成電路例如可編程邏輯裝置的軟錯誤率的改進(jìn)技術(shù)。

發(fā)明內(nèi)容
按照本發(fā)明，提供一種具有改進(jìn)的軟錯誤率性能的集成電路。這種集成電路可用于數(shù)據(jù)處理系統(tǒng)中，使得減少錯誤對這種系統(tǒng)的影響。
所述集成電路可以是可編程的邏輯裝置，或者是含有存儲單元的其它的集成電路。所述存儲單元可以基于具有金屬氧化物半導(dǎo)體(MOS)晶體管的交叉耦聯(lián)的反相器結(jié)構(gòu)。這種存儲單元可以借助于對每個單元附加一個或幾個電容器被穩(wěn)定。這種單元還可以借助于增加晶體管的強(qiáng)度被穩(wěn)定。通過使用隔離井、糾錯技術(shù)、健壯的單元設(shè)計以及其它這類方法，可以進(jìn)一步減少軟錯誤的影響。
可以在交叉耦聯(lián)的反相器的各個輸出端子之間(即在存儲單元的輸入和輸出端子之間)提供穩(wěn)定電容器，因?yàn)閷τ诮o定的附加電容值，在這個位置實(shí)現(xiàn)單元的穩(wěn)定尤其有效。
附加的電容器可以通過使用金屬-絕緣體-金屬結(jié)構(gòu)被形成。所述電容器可以上垂直的(在可編程邏輯裝置襯底的表面的上方的不同高度上具有電極)，或者是水平的(在平行于襯底表面的平面內(nèi)具有電極)，或者可以使用垂直結(jié)構(gòu)和水平結(jié)構(gòu)的組合被形成。
本發(fā)明的其它特征、本發(fā)明的性質(zhì)以及各種優(yōu)點(diǎn)，由下面給出的附圖以及優(yōu)選實(shí)施例的詳細(xì)說明，將會更加清楚。


圖1表示說明性的可編程邏輯裝置的集成電路，其中具有按照本發(fā)明的用于增加裝置的穩(wěn)定性的電路；圖2表示說明性的可編程邏輯裝置的集成電路的一部分，其中具有按照本發(fā)明的用于編程配置存儲單元的電路；圖3表示常規(guī)的可編程邏輯裝置的配置存儲單元，表示單元的輸入端子和輸出端子的電壓；圖4是常規(guī)的MOS晶體管的截面圖，表示在阿爾法粒子撞擊期間電荷是如何產(chǎn)生的；圖5是表示和由圖4的阿爾法粒子產(chǎn)生的電荷相關(guān)的電流如何隨時間變化的曲線；
圖6表示具有按照本發(fā)明的附加的穩(wěn)定電容器的配置存儲單元；圖7是反相器的電路圖，在反相器的輸入端并跨過反相器的一個晶體管具有附加的電容；圖8是按照本發(fā)明的被穩(wěn)定的配置存儲單元的說明性的電路圖；圖9是表示按照本發(fā)明響應(yīng)收到阿爾法粒子撞擊而發(fā)生的被穩(wěn)定的配置存儲單元的輸入和輸出上的電壓改變的曲線；圖10是按照本發(fā)明可用于穩(wěn)定圖8的配置存儲單元的具有兩個基本上是平面的垂直相對的電極的說明性的垂直形成的電容器的截面圖；圖11是按照本發(fā)明的一個說明性的水平形成電容器的頂視圖，具有水平相對的并且被設(shè)置在平行于可編程邏輯裝置的襯底的平面中的并可用于穩(wěn)定圖8中的配置存儲單元的電極；圖12是一個側(cè)視圖，表示在按照本發(fā)明用于穩(wěn)定圖8所示的類型的配置存儲單元的混和電容器結(jié)構(gòu)中，垂直電容器結(jié)構(gòu)(具有垂直于襯底表面的平面設(shè)置的電極)和水平電容器結(jié)構(gòu)(具有在平行于襯底的表面的平面內(nèi)設(shè)置的電極)是如何組合的；圖13是按照本發(fā)明的一個說明性的可編程邏輯裝置的側(cè)視圖，具有電容器穩(wěn)定的配置存儲單元，并具有混和的信號電路，其使用由相同的材料層形成的電容器作為配置存儲單元的電容器；以及圖14是按照本發(fā)明的可用于穩(wěn)定圖8所示的配置存儲單元的說明性的MOS晶體管布局的頂視圖。
具體實(shí)施例方式
圖1示出了按照本發(fā)明的一種說明性的可編程邏輯裝置10。本發(fā)明也可以應(yīng)用于具有存儲單元的其它的集成電路(例如存儲芯片)。為清楚起見，本發(fā)明主要根據(jù)集成電路例如可編程邏輯裝置進(jìn)行說明。
裝置10可以具有可編程邏輯的區(qū)域12的若干行和若干列。區(qū)域12可以呈兩維的陣列被設(shè)置在裝置10上，例如作為5-300行和5-300列的區(qū)域12的陣列，或者其它合適尺寸的陣列。
區(qū)域12中的邏輯可以使用互連資源(例如垂直的和水平的導(dǎo)體14)互連。這些導(dǎo)體例如可以包括相對大的區(qū)域間的導(dǎo)體，其沿行或列延伸通過全部或一些邏輯區(qū)域12?？梢跃哂腥魏魏线m數(shù)量的導(dǎo)體14。例如，沿區(qū)域12的每行和每列可以具有大約10-30個導(dǎo)體14?？梢允褂每删幊踢壿嬤x擇地連接每行或每列中的全部導(dǎo)體14或?qū)w14的子集和在該列中的相關(guān)的邏輯區(qū)域12。如果需要，可編程邏輯也可以用于直接互連垂直的和水平的導(dǎo)體14。導(dǎo)體14可以是連續(xù)的或者上分段的，如果是分段的，則可以被可編程地連接從而作為連續(xù)的導(dǎo)體。
輸入輸出電路16可用于互連裝置10的邏輯和外部元件(例如通過和一個組件中的插腳相連的I/O焊盤)。也可以使用附加的電路例如用于編程和測試裝置10的電路。為了避免使附圖復(fù)雜，圖1中未示出裝置10的可編程的邏輯互連以及編程電路和測試電路的細(xì)節(jié)。此外，圖1的布置只是說明性的。如果需要，可以使用任何合適的可編程邏輯裝置的體系結(jié)構(gòu)作為裝置10。
可編程邏輯裝置10可以在實(shí)質(zhì)上未編程的狀態(tài)下交付給顧客(用戶)。用戶可以使用設(shè)備(一種被稱為程序編制器的裝置)編程或配置裝置10，使得裝置10執(zhí)行所需的定制的邏輯功能。有時兩個或多個導(dǎo)體必須選擇地和一個第三導(dǎo)體相連。這種類型的功能可以使用被含有編程數(shù)據(jù)的存儲元件控制的開關(guān)來實(shí)現(xiàn)。這種開關(guān)可以是傳遞晶體管(例如用于選擇地連接各個互連資源的傳遞晶體管)，或者是在其它可編程邏輯元件中的晶體管，例如多路復(fù)用器、多路分用器、查看表等中的晶體管。這些不同的可編程元件有時被稱為可編程的邏輯連接器(PLG)。圖1中示出了可以形成可編程的邏輯連接器元件的全部或部分的一個說明性的晶體管20。
在裝置10上的可編程的邏輯連接器和其它元件一般由可編程的功能控制元件(FCE)控制。可編程的功能控制元件例如可以基于可編程的存儲單元。使用數(shù)據(jù)和地址線利用編程數(shù)據(jù)(配置數(shù)據(jù))加載的存儲單元有時被稱為配置隨機(jī)訪問存儲器(CRAM)單元。在一些附圖中，存儲單元用字母R表示。例如在圖1中，存儲單元18便用字母R表示。
在裝置10的可配置的邏輯元件中的存儲單元和相應(yīng)的可編程的晶體管可以由用戶配置，以便在可編程的邏輯裝置10上執(zhí)行所需的邏輯功能。例如，兩個輸入的多路復(fù)用器的狀態(tài)可以通過編程一個相關(guān)的存儲單元來控制，使得或者輸出0或者輸出1。如果在存儲單元中存儲的編程數(shù)據(jù)位是0，則存儲單元在其輸出提供0，這將引起多路復(fù)用器中的相關(guān)的晶體管電路(例如圖1中的晶體管20)連接多路復(fù)用器的第一輸入到其輸出。這樣編程存儲單元，使得存儲單元提供1時，使多路復(fù)用器連接其第二輸入到其輸出。許多元件例如電流源、延遲發(fā)生器和其它電路也可以利用存儲單元被可編程地控制。
如圖2所示，在可編程邏輯裝置10中的存儲單元18的一些或全部可被排列成陣列22。在陣列22中可以具有任何合適數(shù)量的存儲單元的行和列。例如，可以有100或更多個行和列，200或更多個行，500或更多個行，500或更多個列，1000或更多個行，1000或更多個列等。
控制塊電路24可以從一個或幾個插腳例如插腳26接收編程數(shù)據(jù)?？刂茐K24可以和地址線電路28以及數(shù)據(jù)輸入/數(shù)據(jù)輸出以及寄存器電路30耦聯(lián)，并且可以使用電路28和30在單元18中存儲或編程所述編程數(shù)據(jù)。地址線電路28可用于利用合適的一個地址線32在一行中選擇地尋址存儲單元18。一般地說，在給定行中的所有的存儲單元18同時被尋址。如果需要，在裝置10上的單元18可被組織成為多個陣列22，每個陣列具有地址線電路28用于同時尋址裝置的那一部分上的列的所有單元(例如在那一行中的所有的1000或更多的單元)。
數(shù)據(jù)輸入/數(shù)據(jù)輸出和寄存器電路30用于支持?jǐn)?shù)據(jù)加載操作，其中編程數(shù)據(jù)沿著數(shù)據(jù)線34被傳遞給單元18。數(shù)據(jù)(串行數(shù)據(jù))一般使用電路30中的移位寄存器串行地移動到一個位置，然后沿著數(shù)據(jù)線34同時(例如同時對陣列22中的1000或更多的單元的列)并行地路由到陣列22的單元的所有的列。當(dāng)需要讀出加載的存儲單元18的內(nèi)容時(例如為了檢查是否發(fā)生了要求陣列22被重新編程的錯誤)，這個處理被顛倒?？刂茐K24和圖2的其它電路可以在時鐘輸入端例如時鐘輸入36接收一個或多個時鐘輸入信號。用于在裝置10上加載和讀出編程數(shù)據(jù)的時鐘速率例如可以是20-40MHz。在用戶操作期間用于裝置10的一般的時鐘操作速度通常更高(例如200MHz或更高)。
在電路30中的移位寄存器電路的串行到并行和并行到串行的操作、在陣列22的行中的所有單元的并行加載/卸載(和在存儲芯片結(jié)構(gòu)中同時讀/寫16-64位字相對)、以及由控制塊24使用的相對慢的時鐘速度，都趨于減慢圖2的電路的加載和卸載操作。不過，當(dāng)考慮優(yōu)化可編程邏輯裝置10的設(shè)計時，加載和卸載速度一般不是最重要的因素，這是因?yàn)檫@些操作并不頻繁地進(jìn)行。
需要使可編程邏輯裝置中的可編程存儲單元穩(wěn)定，從而使可編程邏輯裝置10的操作穩(wěn)定。輻射引起的影響是使存儲單元不穩(wěn)定的潛在的原因。當(dāng)存儲單元受到阿爾法粒子、宇宙射線以及其它的輻射源的撞擊時，可以在構(gòu)成存儲單元的晶體管的靈敏的區(qū)域產(chǎn)生電荷。這可以導(dǎo)致不希望的電荷積累，因而導(dǎo)致在存儲單元的節(jié)點(diǎn)上的不希望的電壓的改變。如果節(jié)點(diǎn)電壓的改變太大，則存儲單元發(fā)狀態(tài)發(fā)生不可預(yù)料的翻轉(zhuǎn)。
基于交叉耦聯(lián)的反相器結(jié)構(gòu)的現(xiàn)有技術(shù)的存儲單元38如圖3所示。利用數(shù)據(jù)和地址線可把編程數(shù)據(jù)提供給單元38的輸入端。清除線(CLR)用于在編程之前清除單元的內(nèi)容。在單元輸入端的電壓是VA。在單元輸出端的電壓是VB。在操作期間，VA和VB彼此相反(例如一個為高而另一個為低)，并且必須保持相對恒定，以便避免引起交叉耦聯(lián)的反相器的狀態(tài)翻轉(zhuǎn)。如果VA或VB偏離其穩(wěn)態(tài)值太多，則由所述電壓饋給的反相器的輸出可能翻轉(zhuǎn)，從而改變在單元38中存儲的編程數(shù)據(jù)的位。
圖4示出了說明性的阿爾法粒子撞擊對MOS晶體管40(例如單元38中的一個晶體管)的影響。晶體管40被形成在硅襯底42上。晶體管的操作被柵極端子43上的電壓控制。對于晶體管的源極端和漏極端的源極擴(kuò)散和漏極擴(kuò)散表示為區(qū)域44和46。這個說明性的晶體管的耗盡區(qū)的邊界由虛線48表示。
當(dāng)阿爾法粒子50撞擊到晶體管40上時，便產(chǎn)生電子空穴對，由在粒子的路徑52附近的-和+符號表示。箭頭54表示由于引起電場漂移在端子44上一些電子是如何積聚的。箭頭56表示由于載流子的擴(kuò)散，其它的一些電子如何積聚在端子44上。在圖5中示出了在撞擊事件之后發(fā)生的作為時間的函數(shù)的由說明性的阿爾法粒子撞擊引起的電流(例如每單位時間在晶體管端子例如端子44上積聚的電荷)。在圖5的曲線下方的面積表示在晶體管的端子上積聚的總的電荷。如果積聚過多的電荷，在所述端子上的電壓(即在圖3的結(jié)構(gòu)中的VA或VB)將改變?nèi)绱酥?，使得引起存儲單元的狀態(tài)翻轉(zhuǎn)。由于輻射導(dǎo)致的單元18的狀態(tài)的錯誤可被稱為軟錯誤。通常希望裝置10的軟錯誤率盡量低，而不過多地折衷裝置的性能。
為了防止在存儲單元18中存儲的編程數(shù)據(jù)發(fā)生不應(yīng)有的改變，可以對存儲單元18進(jìn)行穩(wěn)定。圖6示出了一種具有穩(wěn)定特征的說明性的存儲單元。單元18可以通過數(shù)據(jù)線34和地址線32(用于控制相應(yīng)的地址線選通晶體管33)對其輸入端提供編程數(shù)據(jù)進(jìn)行編程。清除線62用于在用編程數(shù)據(jù)對單元18加載之前清除單元18(以及陣列22的其它的單元)。
用于穩(wěn)定單元18的操作的一種方法是加強(qiáng)所述單元中的晶體管。如圖6所示，單元18也可以通過對其提供附加的電容例如電容64，66和68被穩(wěn)定。這些電容器在輻射撞擊鄰近的晶體管而引起電荷積聚的事件中作為電壓緩沖器，其可以具有千萬億分之一法拉范圍內(nèi)的值。電容器64被連接在單元18的輸入端和地之間，用于幫助維持電壓VA恒定。電容器66連接在單元18的輸出端和地之間，用于幫助維持電壓VB恒定。可以提供這些電容器中的任何一個，或者兩者都提供。此外，可以和電容器68結(jié)合提供電容器64和66中的一個或兩個，或者可以省略電容器64和66而只使用電容器68。只使用電容器68通常是優(yōu)選的，因?yàn)閷τ谝粋€給定的電容值，和電容器64或66相比，電容器68在穩(wěn)定單元18方面更為有效。
這個增加的效率是因?yàn)樵诖鎯卧?8的輸入和輸出節(jié)點(diǎn)上經(jīng)歷的相對電壓改變。當(dāng)電壓VA沿向上的方向波動時，由于通過反相器58和60的晶體管的耦合或反饋，電壓VB則相應(yīng)地下降。結(jié)果，在電容器68的一端的電壓通常沿著和電容器68的另一端的電壓相反的方向被驅(qū)動。這導(dǎo)致效率的提高，借以使電容器68的有效電容增加2倍。這個效果可被稱為米勒效應(yīng)。
可以參照圖7理解電容器68相對于電容器64和66的有效電容的米勒效應(yīng)的增加。在圖7的例子中，對單元18的反相器晶體管的輸入電壓VIN是一個階躍函數(shù)(例如從0V上升到1V，如圖7的反相器的輸入附近的插圖所示)。這使得輸出電壓從1V下降到0V，如圖7的反相器輸出端附近的插圖所示。因?yàn)樵趫D7的反相器電路中電壓的上升(ΔV＝1V)伴隨著輸出電壓的相應(yīng)的下降(ΔV＝-1V)，對于給定的被緩沖電流值，在電容器68的位置的電容器相對于在電容器64的位置的電容器的凈電壓的改變實(shí)際上加倍。
由公式1和公式2可以進(jìn)一步理解電容器68相對于電容器64的實(shí)在效率或強(qiáng)度的倍增。
i＝dQ/dt(1)Q＝CV (2)在公式1中，電流i表示在輻射撞擊期間電容器吸收或放出的電流的數(shù)量(例如由于阿爾法粒子的撞擊而積聚的電荷)。電容C越大，可以放出或吸收越多的電流，因而電容器的電壓緩沖能力越大。如公式2所示，在C和V之間具有一種線性關(guān)系。V(在電容器兩端測量的)的改變比預(yù)期的較大的電路中，對Q的影響(因此對dQ/dt的影響)與電容C較大且電壓只改變一個預(yù)期的量相同。因?yàn)閳D7的反相器電路使得電容器68兩端的電壓改變ΔV1是輸入電壓(1V)的改變的2倍(2V)，而電容器64兩端的電壓(1V)的改變ΔV2和輸入電壓(1V)的改變相同，電容器68具有至少等于電容器64的兩倍的有效電容。
此外，電容器68作為單元18的輸入節(jié)點(diǎn)的電壓VA和輸出節(jié)點(diǎn)的電壓VB的緩沖器，這實(shí)際上第二次使電容器68的功效加倍。電路反饋的影響可以減少電容器68的真實(shí)的效率。然而，由于在電路中設(shè)置有電容器68，在使單元18穩(wěn)定方面電容器68的能力是電容器64和66的能力的4倍之多。
圖8示出了說明性的存儲單元18，其中使用電容器68穩(wěn)定存儲單元。單元18比不包括電容器68的相同結(jié)構(gòu)的單元穩(wěn)定得多，這是因?yàn)殡娙萜?8在輻射撞擊之后在反相器58或60的晶體管的一個端子積聚電荷的情況下作為電壓緩沖器。因此可編程邏輯裝置10或者具有圖8所示的類型的單元18的其它集成電路比其它可能的電路具有較低的軟錯誤率。
圖9的上部的軌跡表示當(dāng)單元18的反相器晶體管受到產(chǎn)生圖9的下部的軌跡所示的那種電流曲線的輻射撞擊時，計算的在圖8的單元18的輸入端和輸出端的電壓VA、VB的電壓波動。雖然在輸入和輸出節(jié)點(diǎn)上的電壓軌跡彼此接近，它們保持分開，借以說明由于電容器68的穩(wěn)定作用單元18的狀態(tài)是如何被保持的。計算表明，沒有穩(wěn)定電容器68的相同的單元的狀態(tài)將被相同大小的輻射撞擊所破壞。
穩(wěn)定電容器例如電容器64，66和68可以通過增加某些晶體管元件的重疊被構(gòu)成(例如作為電容器電極的擴(kuò)散層、氧化物層和在這些元件中的導(dǎo)電層)。柵極-氧化物穩(wěn)定電容器可以被構(gòu)成使得具有足夠的電容(例如1-10fF或5-10fF)，以便產(chǎn)生一個所需數(shù)量的單元穩(wěn)定度。這種類型的穩(wěn)定電容可以通過增加某些晶體管元件的不動產(chǎn)或尺寸來生產(chǎn)，這又使得增加輻射撞擊的“積聚面積”。因?yàn)樵黾拥姆e聚面積導(dǎo)致軟錯誤率增加(正是通過附加穩(wěn)定電容要解決的問題)，一般最好使用這樣的電容器結(jié)構(gòu)來制成穩(wěn)定電容，即所述結(jié)構(gòu)可以通過不消耗多于使用常規(guī)的存儲單元設(shè)計消耗的不動產(chǎn)的附加的不動產(chǎn)來實(shí)現(xiàn)。
可以使用許多合適的電容器結(jié)構(gòu)提供存儲單元的穩(wěn)定電容，而不增加由單元消耗的不動產(chǎn)。例如，穩(wěn)定電容也可以通過使用金屬-絕緣體-金屬(MIM)結(jié)構(gòu)來制造，或者對電容器的一個或兩個電極使用摻雜的多晶硅，來制造。這些結(jié)構(gòu)可以在位于可編程邏輯裝置模片或襯底上的存儲單元上方的一些層中被構(gòu)成。
用于穩(wěn)定電容器70的一種合適的結(jié)構(gòu)如圖10所示。利用圖10的方法，電容器70被垂直地形成在和晶體管以及可編程邏輯裝置的其它元件同一個硅襯底上。下部電極72(例如摻雜的多晶硅層或金屬層)可被淀積，然后淀積介電層74和上電極層72(例如摻雜的多晶硅層或金屬層)。多晶硅層或金屬層的每一層都位于和形成可編程邏輯裝置10的硅襯底的表面平行的平面內(nèi)?？梢允褂萌魏魏线m的材料制造穩(wěn)定電容器。例如，可以使用金屬合金或例如銅、鋁或鎢作為其中的金屬。也可以使用摻雜的多晶硅或其它的導(dǎo)電材料制造電極。介電層例如氧化硅(例如在多晶硅電極上熱生成的氧化硅或在多晶硅或金屬電極層上淀積的氧化硅)、氮化硅、自旋玻璃(spin-on glass)、聚合物或其它合適的材料可用作電介質(zhì)材料。
利用圖10的方法，通常需要制造薄的介電層。電容C和厚度成反比，因此使用薄的介電層趨于增加電容器的電容，而不增加由電容器消耗的不動產(chǎn)的數(shù)量。利用一種合適的結(jié)構(gòu)，用于分開金屬層72的介電層74的厚度可以是幾百到幾千個埃。這可以和用于分開金屬互連層的相對較大的氧化物厚度(幾千埃)以及用作典型的裝置10上的柵極氧化物的相對較小的氧化物厚度(例如20埃)相比。
圖11的電容器76的頂視圖中示出了用于穩(wěn)定電容器的另一種合適的電容器結(jié)構(gòu)。圖11的電容器76使用水平相對的交錯的金屬區(qū)域構(gòu)成，所述相對的兩個金屬區(qū)域位于同一平面內(nèi)。這個平面平行于用于形成裝置10的硅襯底的表面。一個金屬區(qū)域具有向右延伸的金屬指狀物78，另一個金屬區(qū)域具有向左延伸的金屬指狀物80(在圖11所示的方位下)。在一種典型的結(jié)構(gòu)中，具有許多交錯的指狀物，并且用于分開指狀物的距離只由制造工藝的允差限制，使得圖11所示的那種類型的水平結(jié)構(gòu)的總電容可以較大。圖11的結(jié)構(gòu)只是說明性的。可以使用任何合適的結(jié)構(gòu)來形成具有水平相對的電極的穩(wěn)定電容。例如，電極可以被形成同心的螺旋形或者其它的圖案，或者可以由其它的合適的導(dǎo)電材料例如摻雜的多晶硅制成。
圖10的穩(wěn)定電容器70使用垂直的結(jié)構(gòu)，其中每個電極相對于構(gòu)成可編程邏輯裝置的硅襯底的表面處于不同的高度。圖11的穩(wěn)定電容器76使用水平結(jié)構(gòu)，其中每個電極相對于硅襯底的表面處于相同的高度。
如果需要，單元18可以使用基于混和結(jié)構(gòu)的穩(wěn)定電容器，其具有垂直設(shè)置和水平設(shè)置的兩種電極元件。圖12示出了具有混和的垂直-水平結(jié)構(gòu)的說明性的穩(wěn)定MIM電容器的側(cè)視圖。在圖12的電容器82的情況下，具有多層由各個介電層分開的金屬層。每個金屬層可以具有一對水平相對的電容器電極，如圖11的結(jié)構(gòu)中所示。例如，電容器82的金屬層84可以具有一組金屬指狀物86，其和另一組金屬指狀物88水平相對。位于金屬層84的下方的金屬層90可以具有其自身的幾組金屬指狀物，例如金屬指狀物92和94。類似地，金屬層96可被提供在金屬層90的下方。金屬層96可以具有水平相對的幾組金屬指狀物98和100。如果需要，可以由摻雜三多晶硅或其它導(dǎo)電材料構(gòu)成這些電極的一些或全部。可以提供附加的一些金屬或多晶硅電極層。
為了從垂直獲得的電容和水平獲得的電容得到利益，每層的多個電極可以上交替的。在圖12的截面圖中，由和指狀物相關(guān)的交錯的+和-符號示出了垂直分開的電極層的交替的極性。使用通孔和其它的層間導(dǎo)體(圖12中未示出)，“+”電極可以全部相互電氣互連，“-”電極可以全部電氣互連。在相互水平相對地設(shè)置的+和-電極之間形成電容，并且在相互垂直設(shè)置的+和-電極之間形成電容。其效果是累加的，借以提高圖12的混和結(jié)構(gòu)的能力，使得以較小的表面積產(chǎn)生較大的電容。因而，圖12的穩(wěn)定電容器結(jié)構(gòu)能夠有效地使用不動產(chǎn)。
一些可編程邏輯裝置可以具有混和信號電路，混和信號電路在同一個裝置上處理模擬信號和數(shù)字信號兩種信號。混和信號電路的一個例子上模數(shù)轉(zhuǎn)換器電路。當(dāng)可編程邏輯裝置10含有混和信號電路時，一般需要包括高精度的混和信號電容器，以便處理模擬信號。在圖12的說明性的可編程邏輯裝置中，混和信號電路102和可配置存儲單元電路104具有相關(guān)的電容器106和114。
電容器106可用于模擬應(yīng)用(例如作為和電容器106電氣相連的模擬放大電路的一部分)。電容器114可以作為穩(wěn)定電容器，例如圖6的電容器64，66或68之一。電容器106和114可以由頂層金屬構(gòu)成(例如金屬層8或M8)。每個電容器可以使用圖10所示的那種結(jié)構(gòu)，其中上下電極被垂直相對的設(shè)置。
在圖13的結(jié)構(gòu)的情況下，電容器114的上電極層116’和電容器106的上電極層108’可以在裝置制造期間在同一個金屬淀積步驟期間形成。類似地，電容器114的下電極層118’和電容器106的下電極層110’可以在同一個金屬淀積步驟期間形成。模擬電路電容器106和存儲單元電容器120和112的上下電容器電極可以被在同一個介電層淀積步驟期間形成的介電層120和112分開。
電容器106和114可被形成在一般作為在金屬層8(M8)和金屬層7(M7)之間的介電絕緣提供的空間內(nèi)(即在用于隔離最上方的金屬層(M8)和相鄰于最上方的金屬層(M7)的介電層內(nèi))。在圖13的側(cè)視圖中，這些介電絕緣層的上下邊界由虛線122和124示出了。
模擬電路的考慮通常要求模擬電容器形成在裝置10上的上金屬層(例如M8)內(nèi)。在圖13的結(jié)構(gòu)的情況下，穩(wěn)定電容器114可以在形成模擬電容器例如電容器106的同時被形成。通過附加金屬和介電層128的通孔(例如通孔126)和類似的通孔可用于使穩(wěn)定電容器114和單元118的其它電路電氣相連。
如果需要，穩(wěn)定電容器(使用圖10，11和12的任何一種結(jié)構(gòu))可以在較低的層中被形成(例如比金屬層7較低的層、比金屬層6較低的層，比金屬層5較低的層，比金屬層4較低的層，比金屬層3較低的層，比金屬層2較低的層等)。使用這種低層形成穩(wěn)定電容器的優(yōu)點(diǎn)在于，這種方法需要較少的通孔。當(dāng)優(yōu)化在金屬互連層中的互連路徑時，所述通孔可能形成阻斷，因此，如果可能，一般應(yīng)當(dāng)最少地使用通孔。
對單元18提供穩(wěn)定電容趨于減慢使用單元18進(jìn)行的數(shù)據(jù)寫操作的速度。在一些應(yīng)用中(例如高速存儲器芯片)，這個寫速度的減慢可能是不能接受的。在可編程邏輯裝置10中，單元18的寫速度不太重要，這是因?yàn)閱卧?8的寫速度影響編程操作但不影響可編程邏輯裝置10為用戶執(zhí)行邏輯功能的速度。此外，提高單元的寫速度對編程操作的影響是相對小的，特別是和在編程時已經(jīng)涉及的有些費(fèi)時的串并轉(zhuǎn)換任務(wù)相比時。如果需要，單元18的軟錯誤性能可通過增加在交叉耦連的反相器(例如圖6和圖8中的反相器58和60)中的晶體管的強(qiáng)度而被增加。當(dāng)這些晶體管的強(qiáng)度被增加時，VA的降低(圖9)和VB的升高(圖9)減小，這是因?yàn)榫w管的強(qiáng)度增加每個反相器發(fā)出和吸收用于穩(wěn)定在單元18的輸入和輸出端上的電壓所需的電流的能力。晶體管的強(qiáng)度可以通過增加晶體管的W/L比來增加，其中W是晶體管的柵極寬度，L是晶體管的柵極長度。
圖14示出了單元18的強(qiáng)度增強(qiáng)的反相器晶體管130的布局的頂視圖。存儲單元反相器晶體管一般被制造使其柵極長度L等于可以在器件上實(shí)現(xiàn)的最小的特征尺寸，如圖14對于晶體管130示出的。在傳統(tǒng)的設(shè)計中，柵極寬度一般被減小到一個最小寬度WMIN。WMIN一般大于λ。例如，WMIN可以大約等于2-3λ。這提供足夠的容差，使得正確地把源極和漏極接點(diǎn)開口設(shè)置在源極和漏極擴(kuò)散區(qū)132和134的中心。(源極和漏極接點(diǎn)開口一般具有a＝λ的尺寸，并需要附加的柵極寬度，以便確保接點(diǎn)開口正確地對準(zhǔn)晶體管。)通過把柵極寬度W增加到大于WMIN的值，可以相對于常規(guī)的可編程邏輯裝置的反相器晶體管增加晶體管130的強(qiáng)度。利用這種結(jié)構(gòu)，晶體管能夠響應(yīng)輻射撞擊導(dǎo)通更大的電流，借以使得單元18能夠較好地處理和輻射撞擊相關(guān)的積聚的電荷而不改變單元的狀態(tài)。任何大于由使用的制造工藝允許的最小寬度的合適的柵極寬度W都將產(chǎn)生“強(qiáng)度加強(qiáng)的”晶體管。作為例子，可以使用比WMIN的值大10％或更多，大20％或更多，或大50％或更多的柵極寬度。
另一種用于減少輻射撞擊的影響的方式是在可編程邏輯裝置10上使用錯誤檢測和校正電路。例如圖2的控制塊24可以被配置用于周期地讀取存儲單元陣列22的編程數(shù)據(jù)的內(nèi)容。這個信息可以和預(yù)先獲得的關(guān)于正確的存儲單元的內(nèi)容的信息相比較。例如，可以使用循環(huán)冗余檢查(CRC)技術(shù)使讀出的數(shù)據(jù)和先前存儲的數(shù)據(jù)進(jìn)行比較。如果檢測到在讀出的配置數(shù)據(jù)和先前存儲的數(shù)據(jù)的CRC值之間的差異，則控制塊可以斷定發(fā)生了軟錯誤，因此利用編程數(shù)據(jù)的正確數(shù)據(jù)(保留版本)對陣列中的存儲單元重新編程。存儲單元的內(nèi)容可以被定期地(例如每10毫秒)檢查。因?yàn)榫幊炭赡艽蠹s占用100毫秒，最好在提供控制塊24的錯誤檢測和校正能力之外通過提供穩(wěn)定電容器(例如電容器64，66和68)與/或通過增加反相器晶體管的強(qiáng)度把編程事件的頻度減到最小。
上面僅是本發(fā)明的原理性的說明，不脫離本發(fā)明的范圍和構(gòu)思，本領(lǐng)域技術(shù)人員，可以作出各種改變和改型。
權(quán)利要求
1.一種在可編程邏輯裝置上的可編程邏輯裝置配置存儲單元，其在可編程邏輯裝置配置存儲單元的輸入端接收編程數(shù)據(jù)，并在相應(yīng)的可編程邏輯裝置配置存儲單元的輸出端提供輸出信號，其中所述輸出信號被施加于在可編程邏輯裝置上的可編程的邏輯連接器，以便配置所述可編程的邏輯連接器，所述可編程邏輯裝置配置存儲單元包括連接在可編程邏輯裝置存儲單元的輸入端和可編程邏輯裝置存儲單元的輸出端之間的一對交叉耦連的反相器，其中所述交叉耦連的反相器存儲編程數(shù)據(jù)；以及連接在可編程邏輯裝置配置存儲單元的輸入端和可編程邏輯裝置存儲單元的輸出端之間的穩(wěn)定電容器，其中所述穩(wěn)定電容器用于當(dāng)所述存儲單元受到輻射撞擊時緩沖在可編程邏輯裝置配置存儲單元的輸入端和可編程邏輯裝置配置存儲單元的輸出端上的電壓。
2.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述交叉耦連的反相器和其它的存儲單元電路被形成在可編程邏輯裝置上的硅襯底內(nèi)，并且其中所述穩(wěn)定電容器被形成在交叉耦連的反相器和其它存儲單元電路的上方，使得所述穩(wěn)定電容器不會導(dǎo)致所述存儲單元消耗較多的不動產(chǎn)，不然的話將被所述存儲單元消耗的較多的不動產(chǎn)。
3.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述穩(wěn)定電容器具有至少兩個相對的金屬電極。
4.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述穩(wěn)定電容器具有至少兩個被一個電介質(zhì)層分開的基本上是平面的電極。
5.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述單元使用具有襯底表面的襯底來構(gòu)成，并且其中所述穩(wěn)定電容器具有被設(shè)置在平行于所述襯底表面的平面內(nèi)的至少兩個水平相對的電極。
6.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述單元使用具有襯底表面的襯底來構(gòu)成，并且其中所述穩(wěn)定電容器具有至少兩個被一個電介質(zhì)分開的電極層，并且其中至少一個電極層包括在平行于襯底表面的平面內(nèi)的第一和第二水平相對的電極。
7.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述穩(wěn)定電容器具有至少三個電極層，每個電極層包括至少兩組相對的金屬指狀物。
8.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述穩(wěn)定電容器具有至少三個電極層，每個電極層包括至少兩組相對的金屬指狀物，其中相鄰層中的所述指狀物具有相反的極性。
9.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述存儲單元利用這樣一種制造工藝被制造，所述制造工藝使得能夠制造柵極寬度對柵極長度之比具有給定最小值的晶體管，其中所述交叉耦連反相器含有各自具有特定的柵極寬度對柵極長度之比的晶體管，其中至少一個所述晶體管通過對其提供大于所述制造工藝允許的柵極寬度對柵極長度之比的給定最小值的柵極寬度對柵極長度之比來加強(qiáng)其強(qiáng)度。
10.如權(quán)利要求9所述的可編程邏輯裝置存儲單元，其中其強(qiáng)度被加強(qiáng)的晶體管的柵極寬度對柵極長度之比至少比柵極寬度對柵極長度之比的給定最小值大20％。
11.如權(quán)利要求10所述的可編程邏輯裝置存儲單元，其中所述給定的柵極寬度對柵極長度之比大約是3。
12.如權(quán)利要求1所述的可編程邏輯裝置存儲單元，其中所述單元由具有襯底表面的襯底制成，在所述襯底表面的上方一個接一個地形成至少6個金屬層，使得第一金屬層最接近襯底表面，第六金屬層最遠(yuǎn)離襯底表面，其中所述穩(wěn)定電容器具有由前4個金屬層之一構(gòu)成的電容器電極。
13.一種可編程邏輯裝置，包括多個存儲單元，它們被設(shè)置在具有存儲單元的行和列的陣列中，其中每個存儲單元具有存儲單元輸入端和存儲單元輸出端，連接在所述存儲單元輸入端和存儲單元輸出端之間的一對交叉耦連的反相器，以及穩(wěn)定電容器，其具有分別與存儲單元輸入端和存儲單元輸出端相連的兩個端子，其中在陣列中的所述穩(wěn)定電容器幫助阻止由于輻射撞擊而在所述可編程邏輯裝置中發(fā)生的軟錯誤；和存儲單元相連的地址線，每個地址線可以尋址在存儲單元陣列中相應(yīng)的一行；和存儲單元相連的數(shù)據(jù)線，用于向存儲單元傳遞編程數(shù)據(jù)；地址線電路，用于控制所述地址線；以及寄存器電路，其為存儲單元接收串行的編程數(shù)據(jù)，并使用所述數(shù)據(jù)線并行地同時把編程數(shù)據(jù)提供給陣列中的所有列上的陣列的存儲單元。
14.如權(quán)利要求13所述的可編程邏輯裝置，其中所述陣列包括至少200列存儲單元，并且其中寄存器電路與被并行地供給編程數(shù)據(jù)的至少200個相應(yīng)的數(shù)據(jù)線相連，使得在陣列的給定行中的至少200個存儲單元同時加載編程數(shù)據(jù)。
15.如權(quán)利要求13所述的可編程邏輯裝置，其中在每個存儲單元中的所述穩(wěn)定電容器包括至少兩個金屬電極。
16.如權(quán)利要求13所述的可編程邏輯裝置，其中在每個存儲單元中的所述穩(wěn)定電容器包括至少兩個垂直相對的金屬電極。
17.如權(quán)利要求13所述的可編程邏輯裝置，其中在每個存儲單元中的所述穩(wěn)定電容器包括至少兩個水平相對的金屬電極。
18.如權(quán)利要求13所述的可編程邏輯裝置，其中在每個存儲單元中的穩(wěn)定電容器具有交錯的金屬指狀物，并由至少兩個金屬層構(gòu)成。
19.如權(quán)利要求13所述的可編程邏輯裝置，其中在每個存儲單元中的穩(wěn)定電容器具有交錯的金屬指狀物，并由至少3個金屬層構(gòu)成。
20.如權(quán)利要求13所述的可編程邏輯裝置，還包括硅襯底和在所述硅襯底上形成的至少5個金屬層，其中最接近硅襯底的金屬層是底層，最遠(yuǎn)離硅襯底的金屬層是上層，其中在每個存儲單元中的穩(wěn)定電容器由4個最底金屬層中的至少一個構(gòu)成。
21.如權(quán)利要求13所述的可編程邏輯裝置，還包括硅襯底和設(shè)置在所述硅襯底上的、由各個介電層分開的多個金屬層，其中最接近硅襯底的金屬層是底層，最遠(yuǎn)離硅襯底的金屬層是上層，其中在每個存儲單元中的穩(wěn)定電容器形成在用于隔離最上金屬層和與所述最上金屬層相鄰的金屬層的介電層內(nèi)。
22.如權(quán)利要求13所述的可編程邏輯裝置，還包括模擬電路；以及和所述模擬電路相連的模擬電容器，其中所述模擬電容器利用至少一層金屬層構(gòu)成，其中穩(wěn)定電容器利用和模擬電容器中使用的相同的金屬層被構(gòu)成。
23.如權(quán)利要求13所述的可編程邏輯裝置，其中所述穩(wěn)定電容器包括由摻雜的多晶硅構(gòu)成的至少一個電容器電極。
全文摘要
本發(fā)明提供一種具有降低的軟錯誤率的配置存儲單元的可編程邏輯裝置。穩(wěn)定電容器可連接在每個存儲單元的輸入端和輸出端之間。所述電容器可以是利用垂直結(jié)構(gòu)、水平結(jié)構(gòu)或混和的垂直－水平結(jié)構(gòu)構(gòu)成的金屬－絕緣體－金屬電容器。所述存儲單元可以具有其強(qiáng)度被增強(qiáng)的反相器晶體管，以便幫助穩(wěn)定所述存儲單元。
文檔編號H01L27/11GK1574632SQ20041004465
公開日2005年2月2日 申請日期2004年5月19日 優(yōu)先權(quán)日2003年5月21日
發(fā)明者約翰·E·特納 申請人:阿爾特拉公司