專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及一種由III-V族氮化物半導體構成的半導體裝置，特別涉及在基板背面設置了電極的場效應型半導體裝置。
背景技術：
III-V族氮化物半導體、即氮化鎵(GaN)、氮化鋁(AlN)和氮化銦等一般式由AlxGa1-x-yInyN(式中0≤x≤1，0≤y≤1)表達的混晶物，不僅應用于利用其物理特征即寬帶隙和直接遷移型之能帶結構的短波長光學元件，而且還研究應用于使用其高破壞電場和飽和電子速度之類優(yōu)點的電子器件。
特別地，利用在半絕緣性基板上順次外延生長的AlxGa1-xN層(式中0≤x≤1)和GaN層之間的界面上出現(xiàn)的二維電子氣(2 DimensionalElectron Gas，以后稱為2DEG)的異質結場效應晶體管(Hetero-junctionField Effect Transistor，以后稱為HFET)作為高輸出器件和高頻器件正在進行開發(fā)。該HFET不僅有來自載流子供給層(N型AlGaN勢壘層)的電子供給，而且有通過由自發(fā)分極和壓電分極構成的分極效應產生的電荷供給，其電子密度超過1013cm-2，與AlGaAs/GaAs系列FET相比，具有大于一個量級的特征。因此，與GaAs系列HFET相比，該HFET能夠期待高的漏極電流密度，已經報告了最大漏極電流超過1A/mm的元件(參考非專利文獻1)。而且，III-V族氮化物半導體由于具有寬的帶隙(例如GaN為3.4eV)而顯示出高的耐壓特性，因此有可能將柵/漏電極間的耐壓做到100V以上(參考非專利文獻1)。這樣，由于能夠期待顯示出高耐壓和高電流密度的電特性，因此正在研究將以HFET作為中心的III-V族氮化物半導體構成的電子器件應用作為高頻元件或者作為用比現(xiàn)有技術更小設計尺寸來控制大功率的元件。
但是，盡管由III-V族氮化物半導體構成的電子器件是有望作為高頻、高輸出或者大功率元件，但是為了實現(xiàn)它必須進行各種努力。作為用于實現(xiàn)這種具有高頻特性、高輸出特性和大功率特性的元件的方法之一，公知一種使用通孔(via hole)結構的技術。
下面，參考圖14說明這種使用通孔結構的現(xiàn)有技術的FET。
如圖14所示，在厚度被薄膜化到25μm的由GaAs構成的絕緣性基板101的上面形成了包括由N型GaAs構成的溝道層(活性層)的半導體層102。在半導體層102的上面形成了肖特基電極103和在其兩側形成的歐姆源電極104和漏電極105。在絕緣基板101和半導體層102中且在源電極104下面選擇形成通孔106，在絕緣基板101的與半導體層102相反的側面(表面)上形成填充了通孔106的背面電極107，該背面電極107與接地電源108相連。這種源電極104通過背面電極107和通孔106而接地的FET由于與源電極104通過金屬線而接地結構的FET相比能夠降低源極電感，因此有報告發(fā)現(xiàn)線性增益能夠獲得大約2dB的改善。(參考非專利文獻2)。
作為其它現(xiàn)有技術例子，專利文獻1公開了將源電極或者發(fā)射極通過介入通孔而連接到接地的導電性P+型基板上的結構，專利文獻2公開了研磨變薄由碳化硅(SiC)或者藍寶石構成的基板、并且通過蝕刻從所研磨基板的背面形成通孔的結構和制造方法。
專利文獻3公開了由絕緣膜覆蓋貫通型通孔側面和基板背面的結構。
但是，在使用上述現(xiàn)有技術通孔的結構中存在以下所示問題。
第一，由在基板101和包含活性層的半導體層102之間施加的電場，在基板101和半導體層102之間產生漏泄電流。第二，通常，由于基板101使用的SiC或者藍寶石非常硬且耐藥性高，因此對于由SiC和藍寶石構成的基板101，在保持該基板101強度不變即在基板101不薄的狀態(tài)下形成到達基板101背面的貫通的通孔106是極其困難的。相反，在研磨變薄由SiC或者藍寶石構成的基板101之后而形成通孔106的情況下，由于薄的基板101變脆，在形成通孔106的工藝中將產生該基板101破裂的情況。
因此，現(xiàn)有技術通過通孔而與背面電極107連接的半導體裝置存在這樣的問題，其不能夠充分地實現(xiàn)高頻特性、高功率輸出特性以及大功率特性。
專利文獻1特表2002-536847號公報；專利文獻2特開平11-45892號公報；專利文獻3特開平05-21474號公報；非專利文獻1安藤佑二等著，“高耐壓AlGaN/GaN異質結FET評價”，信學技報，ED2002-214，CPM2002-105(2002-10)，pp.29-34；非專利文獻2福田益美等著，“GaAs場效應晶體管基礎”，電子信息通信學會，1992年，p.214。

發(fā)明內容
鑒于上述問題，本發(fā)明的目的是在由III-V族氮化物半導體構成的具有通孔結構的半導體裝置中，構造使得在防止在基板和半導體層之間產生漏泄電流的同時，使通孔的形成變得容易而獲得高頻特性、高輸出特性及大功率特性。
為了實現(xiàn)上述目的，本發(fā)明采用的結構為在由III-V族氮化物構成的半導體裝置中，以保持包含溝道層的半導體層的基板作為導電性基板，只在半導體層上形成通孔而將源電極或者漏電極與導電性基板電連接。
具體地，本發(fā)明的第一半導體裝置，包括導電性基板；在導電性基板上形成的由高阻抗的第一種III-V族氮化物半導體構成的第一半導體層；在第一半導體層上形成的具有溝道層的由第二種III-V族氮化物半導體構成的第二半導體層；在第二半導體層上選擇形成的源電極、漏電極和柵電極。源電極通過填充于在第一半導體層和第二半導體層上設置的貫通孔而與導電性基板電連接。
根據(jù)第一半導體裝置，由于源電極通過填充于在第一半導體層和具有溝道層的第二半導體層上設置的貫通孔(通孔)而與導電性基板電連接，不用在導電性基板上設置通孔就能夠將電極形成在導電性基板的背面上。由此，由于在使通孔的形成變得容易的同時沒有必要使基板薄膜化，因此能夠在保持導電性基板強度的狀態(tài)下，獲得高頻特性和高輸出特性卓越的由III-V族氮化物半導體構成的半導體裝置。
在第一半導體裝置中，第一半導體層優(yōu)選其厚度按照具有比在漏電極上施加的最大電壓還高的耐壓的方式進行設定。這樣，由于能夠抑制在導電性基板和溝道層之間流動的漏泄電流，因此能夠改善高輸出特性和大功率特性。
優(yōu)選地，在第一半導體裝置中，導電性基板是P型半導體基板，第一半導體層和半導體基板具有第一半導體層的厚度和半導體基板的雜質濃度，其使得通過在第一半導體層和半導體基板上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，能夠使在P型半導體基板和具有溝道層的第二半導體層之間流動的漏泄電流更小。之所以將P型半導體基板使用于導電性基板，是因為當將接地電位施加到半導體基板的背面電極和將正電位施加到漏電極上時，由于半導體基板中第一半導體層之間的界面被耗盡化或者由于P型半導體基板對作為載流子的電子的電勢高，因而能夠抑制在半導體基板和第二半導體層之間流動的漏泄電流。
優(yōu)選地，在第一半導體裝置中，導電性基板是P型半導體基板，第一半導體裝置還包括在半導體基板和第一半導體層之間形成的源電極貫通的且雜質濃度比半導體基板低的P型的第三半導體層。第一半導體層和第三半導體層具有第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，由于能夠將因為阻抗比P型導電性基板高而降低漏泄電流的P型的第三半導體層和用于降低串聯(lián)阻抗的P型的半導體基板分離，因此能夠謀求串聯(lián)阻抗的降低。
優(yōu)選地，在第一半導體裝置中，導電性基板是P型半導體基板，第一半導體裝置還包括在半導體基板和第一半導體層之間形成的源電極貫通的N型的第三半導體層。第一半導體層和第三半導體層具有第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，由于通過在高阻抗的第一半導體層和N型的第三半導體層上擴展的耗盡層能夠實現(xiàn)等于或者大于在P型半導體基板和具有溝道層的第二半導體層之間所施加電壓的耐壓，因此能夠使在半導體基板和溝道層之間流動的漏泄電流更小。
優(yōu)選地，在第一半導體裝置中，導電性基板是P型半導體基板，第一半導體裝置還包括在半導體基板和第一半導體層之間形成的源電極貫通的且由具有一個或者一個以上的PN結的層疊體構成的第三半導體層。第一半導體層和第三半導體層具有第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，由于不僅在高阻抗的第一半導體層而且還通過第三半導體層具有的PN結形成的耗盡層能夠實現(xiàn)等于或者大于在P型半導體基板和具有溝道層的第二半導體層之間所施加電壓的耐壓，因此能夠使在半導體基板和溝道層之間流動的漏泄電流更小。
優(yōu)選地，在第一半導體裝置中，導電性基板是N型半導體基板，第一半導體裝置還包括在半導體基板和第一半導體層之間形成的源電極貫通的P型的第三半導體層。第一半導體層和第三半導體層具有第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，由于通過在高阻抗的第一半導體層和P型的第三半導體層上擴展的耗盡層能夠實現(xiàn)等于或者大于在N型半導體基板和具有溝道層的第二半導體層之間所施加電壓的耐壓，因此能夠使在半導體基板和溝道層之間流動的漏泄電流更小。
優(yōu)選地，在第一半導體裝置中，導電性基板是N型半導體基板，第一半導體裝置還包括在半導體基板和第一半導體層之間形成的源電極貫通的且由具有一個或者一個以上的PN結的層疊體構成的第三半導體層。第一半導體層和第三半導體層具有第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，由于不僅通過高阻抗的第一半導體層而且還通過第三半導體層具有的PN結形成的耗盡層能夠實現(xiàn)等于或者大于在N型半導體基板和具有溝道層的第二半導體層之間所施加電壓的耐壓，因此能夠使在半導體基板和溝道層之間流動的漏泄電流更小。
本發(fā)明的第二半導體裝置，包括導電性基板；在導電性基板上形成的由高阻抗的第一種III-V族氮化物半導體構成的第一半導體層；在第一半導體層上形成的具有溝道層的由第二種III-V族氮化物半導體構成的第二半導體層；在第二半導體層上選擇形成的源電極、漏電極和柵電極。漏電極通過填充于在第一半導體層和第二半導體層上設置的貫通孔而與導電性基板電連接。
根據(jù)第二半導體裝置，由于漏電極通過填充于在高阻抗的第一半導體層和具有溝道層的第二半導體層上設置的貫通孔(通孔)而與導電性基板電連接，不用在導電性基板上設置通孔就能夠將電極形成在導電性基板的背面上。由此，由于在使通孔的形成變得容易的同時沒有必要使基板薄膜化，因此能夠在保持導電性基板強度的狀態(tài)下，獲得高頻特性和高輸出特性卓越的由III-V族氮化物半導體構成的半導體裝置。
優(yōu)選地，在第二半導體裝置中，第一半導體層的厚度按照具有比在漏電極上施加的最大電壓還高的耐壓的方式進行設定。這樣，由于能夠抑制在導電性基板和溝道層之間流動的漏泄電流，因此能夠改善高輸出特性和大功率特性。
優(yōu)選地，在第二半導體裝置中，導電性基板是N型半導體基板，第一半導體層和半導體基板具有第一半導體層的厚度和半導體基板的雜質濃度，其使得通過在第一半導體層和半導體基板上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，能夠使在N型半導體基板和具有溝道層的第二半導體層之間流動的漏泄電流更小。之所以將N型半導體基板使用于導電性基板，是因為當將正的漏極電位施加到半導體基板的背面電極時，由于半導體基板中第一半導體層之間的界面被耗盡化，因而能夠抑制在半導體基板和第二半導體層之間流動的漏泄電流。
優(yōu)選地，在第二半導體裝置中，導電性基板是N型半導體基板，第二半導體裝置還包括在半導體基板和第一半導體層之間形成的漏電極貫通的且雜質濃度比半導體基板低的N型的第三半導體層。第一半導體層和第三半導體層具有第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，由于能夠將因為阻抗比N型導電性基板高而降低漏泄電流的N型的第三半導體層和用于降低串聯(lián)阻抗的N型的半導體基板分離，因此能夠謀求串聯(lián)阻抗的降低。
優(yōu)選地，在第二半導體裝置中，導電性基板是N型半導體基板，第二半導體裝置還包括在半導體基板和第一半導體層之間形成的漏電極貫通的且由具有一個或者一個以上的PN結的層疊體構成的第三半導體層。第一半導體層和第三半導體層具有第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，由于不僅通過高阻抗的第一半導體層而且還通過第三半導體層具有的PN結形成的耗盡層能夠實現(xiàn)等于或者大于在N型半導體基板和具有溝道層的第二半導體層之間所施加電壓的耐壓，因此能夠使在半導體基板和溝道層之間流動的漏泄電流更小。
優(yōu)選地，在第二半導體裝置中，導電性基板是P型半導體基板，第二半導體裝置還包括在半導體基板和第一半導體層之間形成的漏電極貫通的且由具有一個或者一個以上的PN結的層疊體構成的第三半導體層。第一半導體層和第三半導體層具有第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在漏電極上施加的最大電壓還高。這樣，由于不僅通過高阻抗的第一半導體層而且還通過第三半導體層具有的PN結形成的耗盡層能夠實現(xiàn)等于或者大于在P型半導體基板和具有溝道層的第二半導體層之間所施加電壓的耐壓，因此能夠使在半導體基板和溝道層之間流動的漏泄電流更小。
優(yōu)選地，第一半導體裝置還包括覆蓋包含源電極、漏電極和柵電極之第二半導體層而形成的絕緣膜；在絕緣膜上形成的通過絕緣膜上設置的開口部而與漏電極電連接的布線。絕緣膜的厚度按照具有比在漏電極和柵電極之間施加的最大電壓還高的耐壓的方式進行設定。這樣，能夠抑制在漏電極和柵電極之間流動的漏泄電流。而且，由于與漏電極連接的布線能夠配置成覆蓋元件，因此能夠降低布線的串聯(lián)阻抗。
優(yōu)選地，第二半導體裝置還包括覆蓋包含源電極、漏電極和柵電極之第二半導體層而形成的絕緣膜；在絕緣膜上形成的通過絕緣膜上設置的開口部而與源電極電連接的布線。絕緣膜的厚度按照具有比在漏電極和源電極之間施加的最大電壓還高的耐壓的方式進行設定。這樣，能夠抑制在漏電極和源電極之間流動的漏泄電流。而且，由于與源電極連接的布線能夠配置成覆蓋元件，因此能夠降低布線的串聯(lián)阻抗。
這種情況下，絕緣膜優(yōu)選由苯并環(huán)丁烯或者包含苯并環(huán)丁烯的層疊結構構成。
優(yōu)選地，在第一半導體裝置中，源電極由對導電性基板顯現(xiàn)出歐姆特性且對第一半導體層和第二半導體層顯現(xiàn)出肖特基特性的金屬構成。
優(yōu)選地，在第二半導體裝置中，漏電極由對導電性基板顯現(xiàn)出歐姆特性且對第一半導體層和第二半導體層顯現(xiàn)出肖特基特性的金屬構成。
這樣，由于使用對由III-V族氮化物半導體構成的第一半導體層和第二半導體層具有肖特基勢壘的金屬，因此通過在金屬和III-V族氮化物半導體之間的界面上產生的肖特基勢壘而能夠使漏泄電流更小。
這種情況下，金屬優(yōu)選是金、銀、銅、鉑、鈀、鎳、鉻、銥、鎢、鉬、硅或者鋅，以及包含這些金屬的至少兩種的層疊體或者合金。
優(yōu)選地，在第一或者第二半導體裝置中，貫通孔的側面至少通過第一半導體層和第二半導體層被熱氧化所形成的氧化膜所覆蓋。這樣，即使在貫通孔的側面沉積與III-V族氮化物半導體反應性高的金屬，由于所沉積的金屬只與貫通孔12a表面上形成的一部分熱氧化膜反應，而與其下側的氮化物半導體層不起反應和腐蝕，因此能夠將在導電性基板上流動的漏泄電流抑制到低水平。
優(yōu)選地，在第一或者第二半導體裝置中，導電性基板由硅、碳化硅或者氮化鎵構成。
根據(jù)本發(fā)明的半導體裝置，由于將導電性基板用于基板且在該導電性基板上不設置貫通孔(通孔)就能夠設置背面電極，以及在保持導電性基板強度不變之下能夠形成背面電極，因此能夠實現(xiàn)因降低電感使高頻特性和高輸出特性被改善的由III-V族氮化物半導體構成的半導體裝置。


圖1是表示本發(fā)明第一實施方式的半導體裝置的結構剖面示意圖。
圖2是表示本發(fā)明第二實施方式的半導體裝置的結構剖面示意圖。
圖3是表示本發(fā)明第二實施方式之第一變形例的半導體裝置的結構剖面示意圖。
圖4是表示本發(fā)明第二實施方式之第二變形例的半導體裝置的結構剖面示意圖。
圖5是表示本發(fā)明第二實施方式之第三變形例的半導體裝置的結構剖面示意圖。
圖6是表示本發(fā)明第三實施方式的半導體裝置的結構剖面示意圖。
圖7是表示本發(fā)明第四實施方式的半導體裝置的結構剖面示意圖。
圖8是表示本發(fā)明第四實施方式之第一變形例的半導體裝置的結構剖面示意圖。
圖9是表示本發(fā)明第四實施方式之第二變形例的半導體裝置的結構剖面示意圖。
圖10是表示本發(fā)明第四實施方式之第三變形例的半導體裝置的結構剖面示意圖。
圖11是表示本發(fā)明第五實施方式的半導體裝置的結構剖面示意圖。
圖12是表示本發(fā)明第六實施方式的半導體裝置的結構剖面示意圖。
圖13是表示本發(fā)明第七實施方式的半導體裝置的結構剖面示意圖。
圖14是表示現(xiàn)有技術使用通孔結構之FET的結構剖面示意圖。
圖中11-導電性基板(P型)，12-緩沖層(第一半導體層)，12a-貫通孔(通孔)，13A-載流子遷移層，13B-表面勢壘層，14-元件形成層(第二半導體層)，15-柵電極，16-源電極，17-漏電極，18-背面電極，19-接地電源，21-耗盡形成層(第三半導體層)，21a-下層(P型)，21b-上層(N型)，21A-耗盡形成層，22-導電性基板(N型)，31-導電性基板(N型)，32-緩沖層(第一半導體層)，32a-貫通孔(通孔)，33A-載流子遷移層，33B-表面勢壘層，34-元件形成層(第二半導體層)，35-柵電極，36-源電極，37-漏電極，38-背面電極，41-耗盡形成層(第三半導體層)，41a-下層(P型)，41b-上層(N型)，41A-耗盡形成層，42-導電性基板(P型)，43-熱氧化膜，50-絕緣膜，50a開口部，51-金屬布線。
具體實施例方式
(第一實施方式)參考

本發(fā)明第一實施方式。
圖1是本發(fā)明第一實施方式的半導體裝置，表示異質結場效應晶體管(HFET)的剖面構成示意圖。如圖1所示，第一實施方式的HFET由P+型導電性基板11、作為第一半導體層的緩沖層12、以及作為第二半導體層的元件形成層14構成。P+型導電性基板11例如由硅(Si)構成，緩沖層12由高阻抗的氮化鋁鎵(AlxGa1-xN，0＜x≤1)構成，元件形成層14由包含溝道層(活性層)的III-V族氮化物半導體構成。這里，導電性基板11例如被形成為使得通過離子注入使磷(P)或者砷(As)的雜質濃度變成1×1020cm-3。緩沖層12被形成為用于緩解在導電性基板11和在該導電性基板11上生長的元件形成層14之間的柵格不一致。
在緩沖層12上通過結晶生長設置的元件形成層14由載流子遷移層13A和在該載流子遷移層13A上形成的表面勢壘層(載流子供給層)13B構成，載流子遷移層13A由未摻雜的氮化鎵(GaN)構成，表面勢壘層13B由N型氮化鋁鎵(AlyGa1-yN，0＜y≤1)構成。通過該結構，在載流子遷移層13A上的表面勢壘層13B之間成為異質結的界面附近形成了由2DEG構成的溝道層。
在表面勢壘層13B上選擇形成例如由鎳(Ni)和金(Au)的層疊體構成的具有肖特基特性的柵電極15，在該柵電極15的側面區(qū)域上分別選擇形成作為歐姆電極的源電極16和漏電極17。
作為第一實施方式的特征，源電極16被形成為使得被填充到通過貫通載流子遷移層13A和表面勢壘層13B而露出導電性基板11的貫通孔(通孔)12a中。這里，形成源電極16的材料優(yōu)選為對由硅(Si)構成的導電性基板11表現(xiàn)出歐姆特性而對于緩沖層12和元件形成層14表現(xiàn)出肖特基特性的金屬材料，例如能夠使用金(Au)、銀(Ag)、銅(Cu)、鉑(Pt)、鈀(Pd)、鎳(Ni)、鉻(Cr)、銥(Ir)、鎢(W)、鉬(Mo)、硅(Si)或者鋅(Zn)等金屬以及包含這些金屬的至少兩種的層疊體或者合金。與此相反，在由N型AlyGa1-yN構成的表面勢壘層13B上形成的漏電極17的材料能夠使用鈦(Ti)和鋁(Al)的層疊體。
在與導電性基板11的緩沖層12相對的面(背面)上形成了與接地電源19連接的將接地電位提供給源電極16的背面電極18。背面電極18的材料能夠使用硅化鈦(TiSi)和氮化鈦(TiN)的層疊體。而且，當將碳化硅(SiC)代替硅用在P+型導電性基板11上時，能夠將Ti/Al的層疊體用于背面電極18。
這樣，在第一實施方式中，由于形成元件形成層14的基板使用導電性基板11，在該導電性基板11上不必要設置通孔。因此，還能夠省略在導電性基板11上形成通孔的工序和為了使通孔淺而薄膜化導電性基板11自身的研磨工序。結果，能夠在保持導電性基板11之必要的基板強度的同時進行源電極16和導電性基板11的背面電極18之間的電連接。
由于在緩沖層12上使用具有在導電性基板11和載流子遷移層13A之間施加電壓以上耐壓的高阻抗AlxGa1-xN，因此能夠大幅度抑制在導電性基板11和載流子遷移層13A的溝道層之間流動的漏泄電流。
這里，高阻抗緩沖層12的厚度和導電性基板11的雜質濃度希望設定為使得由在該緩沖層12和導電性基板11上擴展的耗盡層所維持的最大電壓變得比漏電極17上施加的最大電壓還高。這樣，能夠使在導電性基板11和載流子遷移層13A之間流動的漏泄電流更小。
這樣，根據(jù)第一實施方式，作為將源極電位(接地電位)施加到背面電極18上的結構，由于不必要在導電性基板11上形成貫通孔12a，因此在使該貫通孔12a的形成變得容易的同時，還能夠把導電性基板11設定到充分保持其強度的厚度上。因此，由于通過高阻抗的緩沖層12能夠抑制在導電性基板11和元件形成層14之間產生的漏泄電流，因此能夠獲得HFET的高頻特性、高輸出特性及大功率特性。
(第二實施方式)下面，參考

本發(fā)明第二實施方式。
圖2是本發(fā)明第二實施方式的半導體裝置，表示出HFET的剖面結構示意圖。圖2中，與圖1所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
如圖2所示，第二實施方式的HFET在P+型導電性基板11和高阻抗的緩沖層12之間至少設置了一層作為第三半導體層的耗盡形成層21，該耗盡形成層21由雜質濃度比導電性基板11小的即阻抗大的P-型硅形成。這里，高阻抗緩沖層12的厚度和耗盡形成層21的厚度以及其雜質濃度被設定為使得由在該緩沖層12和耗盡形成層21上擴展的耗盡層所維持的最大電壓變得比漏電極17上施加的最大電壓還高。
根據(jù)這種結構，由于能夠將有助于降低串聯(lián)阻抗的P+型導電性基板11和比該導電性基板阻抗更高的有助于降低漏泄電流的P-型耗盡形成層21分離，因此不僅能夠降低在載流子遷移層13A和導電性基板11之間產生的漏泄電流，而且還能夠同時實現(xiàn)降低在源電極16和背面電極18之間的串聯(lián)阻抗。
因此，根據(jù)第二實施方式，由于變成不必要在導電性基板11上形成貫通孔12a，因此在使該貫通孔12a的形成變得容易的同時，還能夠把導電性基板11設定到充分保持其強度的厚度上。因此，由于通過高阻抗的緩沖層12和耗盡形成層21能夠抑制在導電性基板11和元件形成層14之間產生的漏泄電流，因此能夠獲得HFET的高頻特性、高輸出特性及大功率特性。
而且，將由P-型硅構成的耗盡形成層21的導電類型作為N-型也是可以的。
(第二實施方式的第一變形例)圖3是本發(fā)明第二實施方式之第一變形例的半導體裝置，表示出HFET的剖面結構示意圖。圖3中，與圖2所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第一變形例形成為使得在耗盡形成層21上在從下側開始的P型下層21a和N型上層21b之間具有PN結。此時，希望將高阻抗緩沖層12的厚度和耗盡形成層21的厚度以及下層21a和上層21b的雜質濃度設定為使得由在該緩沖層12和耗盡形成層21上擴展的耗盡層所維持的最大電壓變得比漏電極17上施加的最大電壓還高。
因此，由于通過高阻抗緩沖層12及在耗盡形成層21具有的PN結上產生的耗盡層而能夠實現(xiàn)在導電性基板11和載流子遷移層13A的溝道層之間施加電壓以上的耐壓，所以在能夠降低在載流子遷移層13A和導電性基板11之間產生的漏泄電流的同時，還能夠降低在源電極16和背面電極18之間的串聯(lián)阻抗。
(第二實施方式的第二變形例)圖4是本發(fā)明第二實施方式之第二變形例的半導體裝置，表示出HFET的剖面結構示意圖。圖4中，與圖2所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第二變形例在將由以1×1020cm-3濃度被注入硼(B)的N+型硅構成的導電性基板用作為導電性基板的同時，將耗盡形成層21A的P型雜質濃度做成比第二實施方式中的P-型耗盡形成層21的還大。這里，希望將高阻抗緩沖層12的厚度和耗盡形成層21A的厚度以及其雜質濃度設定為使得由在該緩沖層12和耗盡形成層21A上擴展的耗盡層所維持的最大電壓變得比漏電極17上施加的最大電壓還高。
根據(jù)這種結構，由于通過高阻抗緩沖層12及在P型耗盡形成層21A上產生的耗盡層就能夠實現(xiàn)在N+型導電性基板22和載流子遷移層13A的溝道層之間施加電壓以上的耐壓，所以在能夠降低在載流子遷移層13A和導電性基板11之間產生的漏泄電流的同時，還能夠降低在源電極16和背面電極18之間的串聯(lián)阻抗。
在第二變形例中，作為在由N+硅構成的導電性基板22上設置的背面電極18，能夠使用硅化鈦(TiSi)和氮化鈦(TiN)的層疊體。
當使用碳化硅(SiC)于N+型導電性基板22時，作為背面電極18，能夠使用碳化硅和合金化狀態(tài)的鎳(Ni)。
(第二實施方式的第三變形例)圖5是本發(fā)明第二實施方式之第三變形例的半導體裝置，表示出HFET的剖面結構示意圖。圖5中，與圖3所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第三變形例使用由N+型硅構成的導電性基板22代替第一變形例的由P+型硅構成導電性基板11。此時，希望將高阻抗緩沖層12的厚度和耗盡形成層21的厚度以及P型下層21a和N型上層21b的雜質濃度設定為使得由在該緩沖層12和耗盡形成層21上擴展的耗盡層所維持的最大電壓變得比漏電極17上施加的最大電壓還高。
通過這，由于通過高阻抗緩沖層12及在耗盡形成層21具有的PN結上產生的耗盡層就能夠實現(xiàn)在導電性基板22和載流子遷移層13A的溝道層之間施加電壓以上的耐壓，所以在能夠降低在載流子遷移層13A和導電性基板11之間產生的漏泄電流的同時，還能夠降低在源電極16和背面電極18之間的串聯(lián)阻抗。
(第三實施方式)下面，參考

本發(fā)明第三實施方式。
圖6是本發(fā)明第三實施方式的半導體裝置，表示出HFET的剖面構成示意圖。如圖6所示，第三實施方式的HFET由N+型導電性基板31、作為第一半導體層的緩沖層32、以及作為第二半導體層的元件形成層34構成。N+型導電性基板31例如由硅(Si)構成，緩沖層32由高阻抗的AlxGa1-xN(0＜x≤1)構成，元件形成層34由包含溝道層(活性層)的III-V族氮化物半導體構成。這里，導電性基板31例如被形成為使得通過離子注入使硼(B)的雜質濃度變成1×1020cm-3。緩沖層12被形成為使得緩解在導電性基板31和在該導電性基板31上生長的元件形成層34之間的柵格不一致。
在緩沖層32上通過結晶生長設置的元件形成層34由載流子遷移層33A和在該載流子遷移層33A上形成的表面勢壘層(載流子供給層)33B構成，載流子遷移層33A由未摻雜的GaN構成，表面勢壘層33B由N型AlyGa1-yN(0＜y≤1)構成。通過該結構，在載流子遷移層33A上的表面勢壘層33B之間成為異質結的界面附近形成了由2DEG構成的溝道層。
在表面勢壘層33B上選擇形成例如由鎳(Ni)和金(Au)的層疊體構成的具有肖特基特性的柵電極35，在該柵電極35的側面區(qū)域上分別選擇形成作為歐姆電極的源電極36和漏電極37。
作為第三實施方式的特征，漏電極37被形成為使得被填充到通過貫通緩沖層32、載流子遷移層33A和表面勢壘層33B而露出導電性基板31的貫通孔(通孔)32a中。這里，形成漏電極37的材料優(yōu)選為對由硅(Si)構成的導電性基板31表現(xiàn)出歐姆特性而對于緩沖層32和元件形成層34表現(xiàn)出肖特基特性的金屬材料，例如能夠使用金(Au)、銀(Ag)、銅(Cu)、鉑(Pt)、鈀(Pd)、鎳(Ni)、鉻(Cr)、銥(Ir)、鎢(W)、鉬(Mo)、硅(Si)或者鋅(Zn)等金屬以及包含這些金屬的至少兩種的層疊體或者合金。與此相反，在由N型AlyGa1-yN構成的表面勢壘層33B上形成的源電極36的材料能夠使用鈦(Ti)和鋁(Al)的層疊體。
在與導電性基板31的緩沖層32相對的面(背面)上形成了用于將漏極電位提供給漏電極37的背面電極38。背面電極38的材料能夠使用硅化鈦(TiSi)和氮化鈦(TiN)的層疊體。而且，當將碳化硅(SiC)代替硅用在N+型導電性基板31上時，能夠使用碳化硅和合金化狀態(tài)的鎳(Ni)作為背面電極38。
這樣，在第三實施方式中，由于形成元件形成層34的基板使用導電性基板31，在該導電性基板31上不必要設置通孔。因此，還能夠省略在導電性基板31上形成通孔的工序和為了使通孔淺而薄膜化導電性基板31自身的研磨工序。結果，能夠在保持導電性基板31之必要的基板強度的同時進行漏電極37和導電性基板31的背面電極38之間的電連接。
如上，由于在緩沖層32上使用具有在導電性基板31和載流子遷移層33A之間施加電壓以上耐壓的高阻抗AlxGa1-xN，因此能夠大幅度抑制在導電性基板31和載流子遷移層33A的溝道層之間流動的漏泄電流。
這里，高阻抗緩沖層32的厚度和導電性基板31的雜質濃度希望設定為使得由在該緩沖層32和導電性基板31上擴展的耗盡層所維持的最大電壓變得比漏電極37上施加的最大電壓還高。這樣，能夠使在導電性基板31和載流子遷移層33A之間流動的漏泄電流更小。
因此，根據(jù)第三實施方式，作為將漏極電位施加到背面電極38上的結構，由于不必要在導電性基板31上形成貫通孔32a，因此在使該貫通孔32a的形成變得容易的同時，還能夠把導電性基板31設定到充分保持其強度的厚度上。如上，由于通過高阻抗的緩沖層32能夠抑制在導電性基板31和元件形成層34之間產生的漏泄電流，因此能夠獲得HFET的高頻特性、高輸出特性及大功率特性。
(第四實施方式)下面，參考

本發(fā)明第四實施方式。
圖7是本發(fā)明第四實施方式的半導體裝置，表示出HFET的剖面結構示意圖。圖7中，與圖6所示結構部件相同的結構部件給出了相同的標記，并其省略說明。
如圖7所示，第四實施方式的HFET在N+型導電性基板31和高阻抗的緩沖層32之間至少設置了一層耗盡形成層41，該耗盡形成層41由雜質濃度比導電性基板31小的即阻抗大的N-型硅形成。這里，高阻抗緩沖層32的厚度和耗盡形成層41的厚度以及其雜質濃度被設定為使得由在該緩沖層32和耗盡形成層41上擴展的耗盡層所維持的最大電壓變得比漏電極37上施加的最大電壓還高。
根據(jù)這種結構，由于能夠將有助于降低串聯(lián)阻抗的N+型導電性基板3 1和比該導電性基板阻抗更高的有助于降低漏泄電流的N-型耗盡形成層41分離，因此不僅能夠降低在載流子遷移層33A和導電性基板31之間產生的漏泄電流，而且還能夠同時實現(xiàn)降低在漏電極37和背面電極38之間的串聯(lián)阻抗。
因此，根據(jù)第四實施方式，由于變成不必要在導電性基板31上形成貫通孔32a，因此在使該貫通孔32a的形成變得容易的同時，還能夠把導電性基板31設定到充分保持其強度的厚度上。如上，由于通過高阻抗的緩沖層32和耗盡形成層41能夠抑制在導電性基板31和元件形成層34之間產生的漏泄電流，因此能夠獲得HFET的高頻特性、高輸出特性及大功率特性。
(第四實施方式的第一變形例)圖8是本發(fā)明第四實施方式之第一變形例的半導體裝置，表示出HFET的剖面結構示意圖。圖8中，與圖7所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第一變形例形成為使得在耗盡形成層41上在從下側開始的P型下層41a和N型上層41b之間具有PN結。此時，希望將高阻抗緩沖層32的厚度和耗盡形成層41的厚度以及下層41a和上層41b的雜質濃度設定為使得由在該緩沖層32和耗盡形成層41上擴展的耗盡層所維持的最大電壓變得比漏電極37上施加的最大電壓還高。
因此，由于通過高阻抗緩沖層32及在耗盡形成層41具有的PN結上產生的耗盡層就能夠實現(xiàn)在導電性基板31和載流子遷移層33A的溝道層之間施加電壓以上的耐壓，所以在能夠降低在載流子遷移層33A和導電性基板31之間產生的漏泄電流的同時，還能夠降低在漏電極37和背面電極38之間的串聯(lián)阻抗。
(第四實施方式的第二變形例)圖9是本發(fā)明第四實施方式之第二變形例的半導體裝置，表示出HFET的剖面結構示意圖。圖9中，與圖7所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第二變形例在將由以1×1020cm-3濃度被注入磷(P)或者砷(As)的P+型硅構成的導電性基板42用作為導電性基板的同時，將耗盡形成層41A的雜質濃度做成比第四實施方式中的耗盡形成層41的還大。這里，希望將高阻抗緩沖層32的厚度和耗盡形成層41A的厚度以及其雜質濃度設定為使得由在該緩沖層32和耗盡形成層41A上擴展的耗盡層所維持的最大電壓變得比漏電極37上施加的最大電壓還高。
根據(jù)這種結構，由于通過高阻抗緩沖層32及在N型耗盡形成層41A上產生的耗盡層就能夠實現(xiàn)在P+型導電性基板42和載流子遷移層33A的溝道層之間施加電壓以上的耐壓，所以在能夠降低在載流子遷移層33A和導電性基板31之間產生的漏泄電流的同時，還能夠降低在漏電極37和背面電極38之間的串聯(lián)阻抗。
在第二變形例中，作為在由P+硅構成的導電性基板42上設置的背面電極18，能夠使用硅化鈦(TiSi)和氮化鈦(TiN)的層疊體。
當使用碳化硅(SiC)于P+型導電性基板42時，作為背面電極38，能夠使用鈦(Ti)和鋁(Al)的層疊體。
(第四實施方式的第三變形例)圖10是本發(fā)明第四實施方式之第三變形例的半導體裝置，表示出HFET的剖面結構示意圖。圖10中，與圖8所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第三變形例使用由P+型硅構成的導電性基板42代替第一變形例的由N+型硅構成的導電性基板31。此時，希望將高阻抗緩沖層32的厚度和耗盡形成層41的厚度以及P型下層41a和N型上層41b的雜質濃度設定為使得由在該緩沖層32和耗盡形成層41上擴展的耗盡層所維持的最大電壓變得比漏電極37上施加的最大電壓還高。
通過這，由于通過高阻抗緩沖層32及在耗盡形成層41具有的PN結上產生的耗盡層就能夠實現(xiàn)在導電性基板42和載流子遷移層33A的溝道層之間施加電壓以上的耐壓，所以在能夠降低在載流子遷移層33A和導電性基板31之間產生的漏泄電流的同時，還能夠降低在漏電極37和背面電極38之間的串聯(lián)阻抗。
(第五實施方式)下面，參考

本發(fā)明第五實施方式。
圖11是本發(fā)明第五實施方式的半導體裝置，表示出HFET的剖面結構示意圖。圖11中，與圖1所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第五實施方式的HFET具有絕緣膜50，該絕緣膜50被形成在第一實施方式HFET元件形成層14之上包含柵電極15、源電極16和漏電極17的整個面上，在該絕緣膜50上形成了由例如鋁(Al)或者銅(Cu)等構成的金屬布線51，以便通過填充露出了漏電極17之開口部50a而謀求與該漏電極17的電連接。這里，絕緣膜50能夠使用氧化硅或者氮化硅，優(yōu)選使用比氧化硅更小介電常數(shù)的例如苯并環(huán)丁烯(BCB)或者包括苯并環(huán)丁烯的層疊體。
這里，絕緣膜50的膜厚被設定為使得該絕緣膜50的耐壓比在漏電極17和柵電極15之間施加的最大電壓還高。根據(jù)該結構，能夠抑制在漏電極17和柵電極15之間流動的電流。
與漏電極17連接的金屬布線51由于被配置成覆蓋HFET元件，因此能夠降低在金屬布線51和漏電極15之間的串聯(lián)阻抗。結果，能夠獲得HFET的高頻特性、高輸出特性和大功率特性。
第五實施方式能夠適用于如第二實施方式及其變形例那樣在導電性基板11和緩沖層12之間設置耗盡形成層21，21A的結構。
(第六實施方式)下面，參考

本發(fā)明第六實施方式。
圖12是本發(fā)明第六實施方式的半導體裝置，表示出HFET的剖面結構示意圖。圖12中，與圖7所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第六實施方式的HFET具有絕緣膜50，該絕緣膜50被形成在第四實施方式HFET元件形成層34之上包含柵電極35、源電極36和漏電極37的整個面上，在該絕緣膜50上形成了由例如鋁(Al)或者銅(Cu)等構成的金屬布線51，以便通過填充露出了源電極36之開口部50a而謀求與該源電極36的電連接。這里，絕緣膜50能夠使用氧化硅或者氮化硅，優(yōu)選使用比氧化硅更小介電常數(shù)的例如苯并環(huán)丁烯(BCB)或者包括苯并環(huán)丁烯的層疊體。
這里，絕緣膜50的膜厚被設定為使得該絕緣膜50的耐壓比在漏電極37和柵電極36之間施加的最大電壓還高。根據(jù)該結構，能夠抑制在漏電極37和源電極36之間流動的漏泄電流。
與源電極36連接的金屬布線51由于被配置成覆蓋HFET元件，因此能夠降低在金屬布線51和源電極36之間的串聯(lián)阻抗。結果，能夠獲得HFET的高頻特性、高輸出特性和大功率特性。
第六實施方式能夠適用于第三實施方式和第四實施方式的各個變形例所示的HFET。
(第七實施方式)下面，參考

本發(fā)明第七實施方式。
圖13是本發(fā)明第七實施方式的半導體裝置，表示出HFET的剖面結構示意圖。圖13中，與圖1所示結構部件相同的結構部件給出了相同的標記，并省略其說明。
第七實施方式設置了在用于填充源電極16的貫通孔12a的側面上通過選擇熱氧化該側面而構成的熱氧化膜43。
這樣，通過在貫通孔12a的側面上使元件形成層14自身被熱氧化而形成熱氧化膜，即使使用與III-V族氮化物半導體反應性高的金屬材料例如由鈦(Ti)和金(Au)的層疊體構成的金屬，該金屬只與貫通孔12a側面熱氧化膜43的一部分反應，而與元件形成層14不起反應和腐蝕。結果，由于通過介入的源電極16側面而能夠將在導電性基板11上流動的漏泄電流抑制到低水平，因此能夠獲得HFET的高頻特性、高輸出特性和大功率特性。
用于形成漏電極16的材料除了鈦和金的層疊體之外，即使使用鈦、鋁、錫或者金的單質金屬、或者使用這些金屬組合的多層金屬膜或者合金也能夠獲得相同的效果。
第七實施方式能夠適用于第一～第六實施方式及其變形例所示的HFET。
在第一～第七實施方式及其變形例中，盡管將導電性的硅(Si)用于導電性基板11，22，31，42中，但是代替硅也能夠使用導電性的碳化硅(SiC)或者導電性的氮化鎵(GaN)。
在第一～第七實施方式及其變形例中，由于即使是在導電性基板上生長的緩沖層12，32的至少一部分上包含P型半導體層的結構也能夠通過緩沖層的耗盡層來實現(xiàn)等于或者高于在導電性基板和元件形成層之間施加電壓的耐壓，因此能夠使在導電性基板和元件形成層之間流動的漏泄電流小。
(工業(yè)實用性)本發(fā)明的半導體裝置由于能夠在導電性基板上不設置貫通孔而設置背面電極，因此具有在保持基板強度的狀態(tài)下獲得卓越高頻特性和高輸出特性的由III-V族氮化物半導體構成的半導體裝置的效果，本發(fā)明對將電極設置在基板背面的場效應型的半導體裝置是特別有用的。
權利要求
1.一種半導體裝置，其特征在于，包括導電性基板；第一半導體層，其在所述導電性基板上形成，由高阻抗的第一種III-V族氮化物半導體構成；第二半導體層，其在所述第一半導體層上形成，具有溝道層，由第二種III-V族氮化物半導體構成；源電極、漏電極和柵電極，在所述第二半導體層上選擇形成；所述源電極通過填充于在所述第一半導體層和第二半導體層上設置的貫通孔而與所述導電性基板電連接。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述第一半導體層，其厚度按照具有比在所述漏電極上施加的最大電壓還高的耐壓的方式進行設定。
3.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述導電性基板是P型半導體基板；所述第一半導體層和所述半導體基板具有所述第一半導體層的厚度和所述半導體基板的雜質濃度，其使得通過在所述第一半導體層和半導體基板上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
4.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述導電性基板是P型半導體基板；還包括P型的第三半導體層，其在所述半導體基板和所述第一半導體層之間形成，被所述源電極所貫通，且雜質濃度比所述半導體基板低；所述第一半導體層和所述第三半導體層具有所述第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在所述第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
5.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述導電性基板是P型半導體基板；還包括N型的第三半導體層，其在所述半導體基板和所述第一半導體層之間形成，被所述源電極所貫通；所述第一半導體層和所述第三半導體層具有所述第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在所述第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
6.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述導電性基板是P型半導體基板；還包括第三半導體層，其在所述半導體基板和所述第一半導體層之間形成，被所述源電極所貫通，且由具有一個以上的PN結的層疊體構成；所述第一半導體層和所述第三半導體層具有所述第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在所述第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
7.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述導電性基板是N型半導體基板；還包括P型的第三半導體層，其在所述半導體基板和所述第一半導體層之間形成，被所述源電極所貫通；所述第一半導體層和所述第三半導體層具有所述第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在所述第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
8.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述導電性基板是N型半導體基板；還包括第三半導體層，其在所述半導體基板和所述第一半導體層之間形成，被所述源電極所貫通，且由具有一個以上的PN結的層疊體構成；所述第一半導體層和所述第三半導體層具有所述第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在所述第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
9.一種半導體裝置，其特征在于，包括導電性基板；第一半導體層，其在所述導電性基板上形成，由高阻抗的第一種III-V族氮化物半導體構成；第二半導體層，其在所述第一半導體層上形成，具有溝道層，由第二種III-V族氮化物半導體構成；源電極、漏電極和柵電極，在所述第二半導體層上選擇形成；所述漏電極通過填充于在所述第一半導體層和第二半導體層上設置的貫通孔而與所述導電性基板電連接。
10.根據(jù)權利要求9所述的半導體裝置，其特征在于，所述第一半導體層，其厚度按照具有比在所述漏電極上施加的最大電壓還高的耐壓的方式進行設定。
11.根據(jù)權利要求9所述的半導體裝置，其特征在于，所述導電性基板是N型半導體基板；所述第一半導體層和所述半導體基板具有所述第一半導體層的厚度和所述半導體基板的雜質濃度，其使得通過在所述第一半導體層和半導體基板上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
12.根據(jù)權利要求9所述的半導體裝置，其特征在于，所述導電性基板是N型半導體基板；還包括N型的第三半導體層，其在所述半導體基板和所述第一半導體層之間形成，被所述漏電極所貫通，且雜質濃度比所述半導體基板低；所述第一半導體層和所述第三半導體層具有所述第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在所述第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
13.根據(jù)權利要求9所述的半導體裝置，其特征在于，所述導電性基板是N型半導體基板；還包括第三半導體層，其在所述半導體基板和所述第一半導體層之間形成，被所述漏電極所貫通，且由具有一個以上的PN結的層疊體構成；所述第一半導體層和所述第三半導體層具有所述第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在所述第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
14.根據(jù)權利要求9所述的半導體裝置，其特征在于，所述導電性基板是P型半導體基板；還包括第三半導體層，其在所述半導體基板和所述第一半導體層之間形成，被所述漏電極所貫通，且由具有一個以上的PN結的層疊體構成；所述第一半導體層和所述第三半導體層具有所述第一半導體層和第三半導體層的厚度以及該第三半導體層的雜質濃度，其使得通過在所述第一半導體層和第三半導體層上擴展的耗盡層所維持的最大電壓變得比在所述漏電極上施加的最大電壓還高。
15.根據(jù)權利要求1～8中任一項所述的半導體裝置，其特征在于，還包括絕緣膜，其形成為覆蓋包含所述源電極、漏電極和柵電極之所述第二半導體層；和布線，其在所述絕緣膜上形成，通過所述絕緣膜上設置的開口部而與所述漏電極電連接；所述絕緣膜的厚度按照具有比在所述漏電極和所述柵電極之間施加的最大電壓還高的耐壓的方式進行設定。
16.根據(jù)權利要求15所述的半導體裝置，其特征在于，所述絕緣膜由苯并環(huán)丁烯或者包含苯并環(huán)丁烯的層疊結構所構成。
17.根據(jù)權利要求9～14中任一項所述的半導體裝置，其特征在于，還包括絕緣膜，其形成為覆蓋包含所述源電極、漏電極和柵電極之所述第二半導體層；和布線，其在所述絕緣膜上形成，通過所述絕緣膜上設置的開口部而與所述漏電極電連接；所述絕緣膜的厚度按照具有比在所述漏電極和所述源電極之間施加的最大電壓還高的耐壓的方式進行設定。
18根據(jù)權利要求17所述的半導體裝置，其特征在于，所述絕緣膜由苯并環(huán)丁烯或者包含苯并環(huán)丁烯的層疊結構構成。
19.根據(jù)權利要求1～8中任一項所述的半導體裝置，其特征在于，所述源電極由對所述導電性基板顯現(xiàn)出歐姆特性且對所述第一半導體層和第二半導體層顯現(xiàn)出肖特基特性的金屬構成。
20.根據(jù)權利要求19所述的半導體裝置，其特征在于，所述金屬是金、銀、銅、鉑、鈀、鎳、鉻、銥、鎢、鉬、硅或者鋅，以及包含這些金屬的至少兩種的層疊體或者合金。
21.根據(jù)權利要求9～14中任一項所述的半導體裝置，其特征在于，所述漏電極由對所述導電性基板顯現(xiàn)出歐姆特性且對所述第一半導體層和第二半導體層顯現(xiàn)出肖特基特性的金屬構成。
22.根據(jù)權利要求21所述的半導體裝置，其特征在于，所述金屬是金、銀、銅、鉑、鈀、鎳、鉻、銥、鎢、鉬、硅或者鋅，以及包含這些金屬的至少兩種的層疊體或者合金。
23.根據(jù)權利要求1～14中任一項所述的半導體裝置，其特征在于，所述貫通孔的側面至少通過所述第一半導體層和第二半導體層被熱氧化所形成的氧化膜所覆蓋。
24.根據(jù)權利要求1～14中任一項所述的半導體裝置，其特征在于，所述導電性基板由硅、碳化硅或者氮化鎵構成。
全文摘要
一種半導體裝置，由III－V族氮化物半導體構成并具有通孔結構，包括在導電性基板(11)上形成的由高阻抗Al
文檔編號H01L29/812GK1551373SQ20041004470
公開日2004年12月1日 申請日期2004年5月17日 優(yōu)先權日2003年5月15日
發(fā)明者村田智洋, 人, 廣瀨裕, 助, 池田義人, 田中毅, 裕, 井上薰, 上田大助, 上本康裕 申請人:松下電器產業(yè)株式會社