專利名稱：低泄漏異質(zhì)結(jié)垂直晶體管及其高性能器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體晶體管，更具體地，涉及金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管(MISFET)，它由在電流方向上沒有異質(zhì)勢(shì)壘的導(dǎo)電溝道以及源/漏與晶體管主體(主要部分)之間的異質(zhì)結(jié)組成。
背景技術(shù)：
硅MOSFET的縮放已成為半導(dǎo)體工業(yè)中的一個(gè)主要挑戰(zhàn)。隨著器件尺寸縮小到納米區(qū)域，傳統(tǒng)技術(shù)在減小某些不想要的物理效應(yīng)時(shí)開始遭到失敗。例如，使用抗擊穿(APT)或環(huán)形注入(haloimplantation)來降低短溝效應(yīng)(SCE)。然而，由于溫度增強(qiáng)擴(kuò)散，很難獲得陡峭的摻雜輪廓，這些高摻雜溝道或小型注入?yún)^(qū)增大了結(jié)電容和帶間隧穿。S.Thompson等人在“MOS縮放21世紀(jì)晶體管挑戰(zhàn)(MOS scalingtransistor challenges for the 21stcentury)”Intel Technology Journal，Q3，1998中表示，對(duì)于給定技術(shù)，溝道工程只能降低～10％的電路門延遲，它無法像柵極氧化物和源/漏(S/D)結(jié)深度縮放那樣為一代一代的器件提供溝長(zhǎng)縮放。
利用能帶工程，在器件設(shè)計(jì)中可提供重要的自由度。分子束外延(MBE)、各種類型的化學(xué)氣相外延(CVD)，和/或離子注入生長(zhǎng)的高質(zhì)量張應(yīng)變Si/SiGe和壓應(yīng)變SiGe/Si將能帶工程概念引入到成熟的硅技術(shù)中。
能帶工程已用來實(shí)現(xiàn)各種類型的異質(zhì)結(jié)場(chǎng)效應(yīng)晶體管(HFET)。最廣泛的研究在于調(diào)制摻雜場(chǎng)效應(yīng)晶體管(MODFET)，其中使用量子阱來將載流子限制在高摻雜半導(dǎo)體中(見K.Ismail，“Si/SiGe高速場(chǎng)效應(yīng)晶體管(Si/SiGe High-SpeedField-Effect Transistors)”，IEDM.Technology Digest，p.509-512，1995)。由于減小了掩埋溝道中的雜質(zhì)散射、表面粗糙度散射，以及，如果有，取決于異質(zhì)材料系的應(yīng)變引入的遷移率提高，可獲得更高的載流子遷移率。由同一概念，提出并研究了各種類型的異質(zhì)結(jié)構(gòu)CMOS器件(見M.A.Armstong，et al.，“Si/SiGe異質(zhì)結(jié)互補(bǔ)型金屬氧化物半導(dǎo)體晶體管設(shè)計(jì)(Design of Si/SiGe HeterojunctionComplementary Metal Oxide Semiconductor Transistors)”，IEDMTechnology Digest，p.761-764，1995；S.Imai et al.，“Si-SiGe半導(dǎo)體器件及其制造方法(Si-SiGe Semiconductor Device and Method ofFabricating the Same)”，U.S.Pat.No.5,847,419，以及M.Kubo.etal.，“利用硅-鍺-碳化合物半導(dǎo)體層形成HCMOS器件的方法(Method of Forming HCMOS Devices with a Silicon-Germanium-Carbon compound Semiconductor Layers)”，U.S.Pat.No.6,190,975，F(xiàn)eb.20，2001)這些器件的優(yōu)點(diǎn)在于高載流子遷移率以及高驅(qū)動(dòng)電流和高速度。然而，在這些平面器件中還存在兩個(gè)突出的問題器件縮放和短溝效應(yīng)的控制。
在平面FET器件中，溝道長(zhǎng)度受到光刻的限制。如果以垂直方式制作這些器件時(shí)，就可解決這一問題，在垂直方式中，溝道長(zhǎng)度僅由外延技術(shù)來確定。通過在源/漏中引入薄的SiGeC層可減小源/漏中硼和磷的擴(kuò)散，以獲得超可縮放垂直晶體管，正如下面兩篇文獻(xiàn)所示Y.Ming，et al.，“具有SiGeC源-漏的25nm p溝道垂直MOSFET(25-nm p-Channel vertical MOSFETs with SiGeC source-drains)”，IEEE，Electron Device Letters，Vol.20，no.6，1999，以及，H.Riicker et al.，“摻碳Si和SiGe中的雜質(zhì)擴(kuò)散物理模型和實(shí)驗(yàn)驗(yàn)證(Dopant diffusion in C-doped Si and SiGephysical modeland experimental verification)”，IEDM，Technical Digest，p.345-8，1999。
對(duì)于短溝效應(yīng)，除了超陡峭反轉(zhuǎn)(retrograded)溝道輪廓和超淺源/漏結(jié)之外，還使用了絕緣體上硅(SOI)來控制短溝效應(yīng)。然而，SOI并不能完全消除短溝效應(yīng)，SOI固有的一個(gè)問題就是浮體效應(yīng)。減小短溝效應(yīng)的另一種方法就是在源/主體結(jié)處建立一個(gè)內(nèi)建能量勢(shì)壘，并且該勢(shì)壘的高度不依賴于所施加的偏壓。在此情形中，異質(zhì)結(jié)所提供的帶偏移特別適用。在下面的文獻(xiàn)中提出并研究了異質(zhì)結(jié)MOSFET(HJMOSFET)S.Hareland，et al.，“減小深亞微米MOSFET中的擊穿電流和擴(kuò)展MOSFET縮放的新結(jié)構(gòu)方法(Newstructural approach for reducing punchthrough current in deepsubmicrometer MOSFETs and extending MOSFET scaling)”，IEEE Electronics Letters，vol.29，no.21，PP.1894-1896，October1993，以及X.D.Chen，et al.，“在源/漏和溝道之間具有異質(zhì)結(jié)的垂直P-MOSFETS(Vertical P-MOSFETs with heterojunction betweensource/drain and channel)”，Device Research Conference，Denver，June 2000。
在U.S.，Pat.Nos.5,920,088,6,207,977,5,963,800和5,914,504中描述了p-溝道/n-溝道互補(bǔ)型垂直MISFET器件以及這種器件在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)中的具體應(yīng)用。在該垂直器件中，在源/溝道結(jié)處使用了異質(zhì)結(jié)。盡管可實(shí)現(xiàn)非常短的溝道并且可降低短溝效應(yīng)，但是這種器件結(jié)構(gòu)依然存在很大的缺點(diǎn)。在關(guān)狀態(tài)(即，柵處零偏壓，漏處高偏壓)，異質(zhì)勢(shì)壘在降低漏所引入的勢(shì)壘降低(DIBL)、主要部分擊穿電壓以及關(guān)狀態(tài)泄漏電流方面很有用。然而，在開狀態(tài)(即，柵和漏處高偏壓)，內(nèi)建異質(zhì)勢(shì)壘變得對(duì)驅(qū)動(dòng)電流有害。這是因?yàn)樵?溝道結(jié)處的異質(zhì)勢(shì)壘嚴(yán)重地阻礙了載流子從源向溝道的熱發(fā)射。載流子注入的唯一方式是穿過勢(shì)壘的量子機(jī)制隧穿，這成為溝道中輸運(yùn)的瓶頸。由于強(qiáng)的表面粗糙度散射，穿過這些參考中提到的溝道中的勢(shì)壘之后的所謂彈道輸運(yùn)將不會(huì)發(fā)生。因此，顯著降低了這種器件中的驅(qū)動(dòng)電流。另外，這種器件中源的一部分(靠近溝道的部分)不摻雜，因此，源中的高串聯(lián)電阻將進(jìn)一步減小驅(qū)動(dòng)電流。在下面的文獻(xiàn)中進(jìn)行了詳細(xì)的研究Q.Ouyang，et al.，“新型pMOSFET中的二維能帶工程(Two Dimensional BandgapEngineering in Novel pMOSFETs)”，SISPAD，Seattle，September2000，以及X.D.Chen，et al.，“在源/漏和溝道之間具有異質(zhì)結(jié)的垂直P-MOSFETS(Vertical P-MOSFETS with heterojunction betweensoure/drain and channel)”，Device Research Conference，Denver，June 2000。
最近，Q.Ouyang等人在U.S.Pat.No.6319799B1中描述了一種側(cè)向高遷移率、掩埋p溝道異質(zhì)結(jié)晶體管(HMHJT)。在下面的文獻(xiàn)中進(jìn)行了詳細(xì)的模擬研究Q.Ouyang，et al.，“具有減小的短溝效應(yīng)和增大的驅(qū)動(dòng)電流的新型Si/SiGe異質(zhì)結(jié)pMOSFET(A NovelSi/SiGe Heterojunction pMOSFET with Reduced Short-ChannelEffects and Enhanced Drive Current)”，IEEE Transactions onElectron Devices，47(10)，2000。此外，使用下面文獻(xiàn)中的垂直結(jié)構(gòu)實(shí)現(xiàn)了該器件Q.Ouyang，et al.，“具有增大的驅(qū)動(dòng)電流以及減小的短溝效應(yīng)和浮動(dòng)主體效應(yīng)的新型垂直pMOSFET的制作(Fabricationof a Novel Vertical pMOSFET with Enhanced Drive Current andReduced Short-Channel Effects and Floating Body Effects)”，VLSIsymposium，Kyoto，June 2001。在此情形中，使用Si上的壓應(yīng)變SiGe來實(shí)現(xiàn)高性能pMOSFET。然而，從源/漏到溝道的硼擴(kuò)散依然限制了這種器件中的溝道長(zhǎng)度縮放。此外，與表面溝道相比，盡管掩埋溝道中遷移率更高，但是掩埋溝道可減小跨導(dǎo)，這是因?yàn)闇p小了柵電容。本發(fā)明提出這些問題并且提出了pMOSFET的新結(jié)構(gòu)。最后，本發(fā)明公開了一種垂直高性能互補(bǔ)型MISFET。
U.S.Pat.No.5,285,088描述了“高電子遷移率晶體管”。該器件具有一對(duì)半導(dǎo)體層用作源/漏電極，該對(duì)半導(dǎo)體層由多晶SiGe層和多晶Si層構(gòu)成，從而在有源區(qū)上型成部分突出的“外伸形狀”。在此情形中，源/漏和柵是自對(duì)準(zhǔn)的。然而，它是平面結(jié)構(gòu)，依然存在短溝效應(yīng)的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供具有極好的性能和可縮放性(scalability)的器件結(jié)構(gòu)。通過利用2維能帶工程，可避免傳統(tǒng)Si技術(shù)中的折衷，并且獨(dú)立地優(yōu)化了驅(qū)動(dòng)電流和泄漏電流。因此，可同時(shí)獲得非常高的驅(qū)動(dòng)電流和非常好的關(guān)斷特性。這種器件中短溝效應(yīng)的抑制還使得可以進(jìn)行MOSFET技術(shù)的連續(xù)的且更積極的縮放(scaling)。
本發(fā)明用各種實(shí)施方案描述了具有這些優(yōu)點(diǎn)的垂直p溝道和垂直互補(bǔ)型MISFET結(jié)構(gòu)。本發(fā)明的另一方面在于這種器件的工藝集成。本發(fā)明中描述的器件至少在晶體管的源和主體之間具有異質(zhì)勢(shì)壘。然而，在沿電流方向的溝道中沒有異質(zhì)勢(shì)壘。由于源結(jié)處異質(zhì)勢(shì)壘，顯著降低了漏所引入的勢(shì)壘降低。同時(shí)，驅(qū)動(dòng)電流不受量子機(jī)制隧穿的限制，因?yàn)樵跍系乐袥]有異質(zhì)勢(shì)壘。因此，利用這些器件，可獲得很高的開/關(guān)比。這樣的器件極適用于高速、低泄漏和低功耗應(yīng)用，例如DRAM、筆記本電腦和無線通信。
任何具有合適帶偏移的異質(zhì)材料系都可用于實(shí)現(xiàn)該器件概念，例如，硅基或III-V材料系。由于硅技術(shù)是最成熟的，硅基材料在商業(yè)上最可行、最具吸引力。對(duì)于pMISFET，硅上的壓應(yīng)變SiGe或SiGeC對(duì)空穴來說具有合適的帶偏移。為了實(shí)現(xiàn)互補(bǔ)型MISFET，有兩種選擇或兩種類型的Si基異質(zhì)結(jié)構(gòu)可用于nMISFET，因?yàn)樗鼈儗?duì)電子來說具有合適的帶偏移。一種是弛豫SiGe緩沖層上的壓應(yīng)變Si或SiGe，另一種是Si上的張應(yīng)變Si1-x-yGeyCy。利用每種異質(zhì)結(jié)構(gòu)設(shè)計(jì)，溝道可以是表面溝道或者掩埋量子阱溝道。
載流子遷移率不僅取決于晶體中的應(yīng)變，還取決于晶向。最近的一項(xiàng)研究顯示，對(duì)于柵氧化物小于2nm、柵長(zhǎng)短于150nm的器件來說，在(110)襯底上沿<110>方向空穴遷移率顯著提高了，而在(100)襯底上沿<100>方向電子遷移率保持最高。雖然使用傳統(tǒng)的平面硅技術(shù)將(100)面上的nMOSFET和(110)面上的pMOSFET集成是不實(shí)際的，但是用垂直器件和FinFET可相對(duì)容易地這么做。因此，可在同一襯底上同時(shí)實(shí)現(xiàn)高空穴遷移率溝道和高電子遷移率溝道，而不會(huì)由于利用異質(zhì)結(jié)構(gòu)而在溝道中引入應(yīng)變或者任何來自器件制作工藝的誘導(dǎo)定域應(yīng)力。
在本發(fā)明中，示出了兩種用于垂直p溝道晶體管的實(shí)施方案。然后描述了兩種用于垂直CMOS的實(shí)施方案。還描述了制作方法。


通過考慮下面的詳細(xì)描述，同時(shí)參閱附圖，將能明顯地看出本發(fā)明的這些和其它特征、目的和優(yōu)點(diǎn)，其中圖1為立方Si上壓應(yīng)變SiGe或SiGe(C)的能帶圖。
圖2為立方Si上張應(yīng)變SiC的能帶圖。
圖3為弛豫SiGe緩沖層上張應(yīng)變Si的能帶圖。
圖4為垂直溝道MOSFET的頂視圖。
圖5為垂直壓應(yīng)變SiGe/Si或SiGeC/Si表面溝道pMOSFET的剖面示意圖，該pMOSFET具有含碳的擴(kuò)散阻擋層以及由弛豫硅層和應(yīng)變SiGeC層組成的復(fù)合源區(qū)。
圖6為垂直壓應(yīng)變SiGe/Si或SiGeC/Si掩埋溝道pMOSFET的剖面示意圖，該pMOSFET具有含碳的擴(kuò)散阻擋層以及由弛豫硅層和應(yīng)變SiGeC層組成的復(fù)合源區(qū)。
圖7為垂直壓應(yīng)變SiGe/Si或SiGeC/Si表面溝道pMOSFET的剖面示意圖，該pMOSFET在源和漏結(jié)處都具有異質(zhì)結(jié)。
圖8A和圖8B為(100)襯底上用于垂直CMOS反相器的臺(tái)面結(jié)構(gòu)或垂直結(jié)構(gòu)的取向的頂視圖。
圖9為根據(jù)本發(fā)明的垂直CMOS的剖面示意圖，該CMOS具有用于nMOSFET的張應(yīng)變SiC源/漏以及用于pMOSFET的壓應(yīng)變SiGeC源/漏。
圖10為根據(jù)本發(fā)明的垂直CMOS的剖面示意圖，該CMOS具有用于nMOSFET的張應(yīng)變Si源/漏以及用于pMOSFET的壓應(yīng)變SiGeC源/漏。
具體實(shí)施例方式
碳、硅和鍺的晶格常數(shù)分別為3.567埃、5.431埃和5.646埃。在弛豫Si上的偽晶SiC中，或者弛豫SiGe或Ge襯底上的偽晶Si中，存在雙軸張應(yīng)變，這意味著在偽晶材料中，在生長(zhǎng)面(表面)中晶格常數(shù)更大而沿生長(zhǎng)方向(垂直于表面)晶格常數(shù)更小。另一方面，在弛豫Si上的偽晶SiGe中，或者弛豫SiGe上的偽晶Ge中，存在壓應(yīng)變，這意味著在偽晶材料中，在生長(zhǎng)面(表面)中晶格常數(shù)更小而沿生長(zhǎng)方向(垂直于表面)晶格常數(shù)更大。在弛豫Si上的SiGe中加入少量碳(＜1％)可補(bǔ)償并降低SiGe中的應(yīng)變。應(yīng)變改變了應(yīng)變材料的能帶結(jié)構(gòu)。因此，應(yīng)變會(huì)影響能帶偏移、有效質(zhì)量和態(tài)密度。參看附圖，圖1分別用曲線2和3示出弛豫硅上的壓應(yīng)變SiGe或SiGe(C)的導(dǎo)帶和價(jià)帶?？昭ㄏ拗圃诰哂懈呖昭ㄟw移率的壓應(yīng)變SiGe(C)中，這一材料系適用于pMOSFET。
圖2分別用曲線4和5示出弛豫Si緩沖層上的張應(yīng)變Si1-yCy的導(dǎo)帶和價(jià)帶。在此情形中，電子限制在具有高電子遷移率的張應(yīng)變Si1-yCy中，這一材料系適用于nMOSFET。此外，圖3分別用曲線6和7示出硅鍺上的張應(yīng)變硅的導(dǎo)帶和價(jià)帶。電子限制在可能具有高電子遷移率的張應(yīng)變硅中，這一材料系可用于nMOSFET。利用這三種材料系，溝道可以是表面溝道或掩埋量子阱溝道。在圖1-3中，縱坐標(biāo)表示能量，橫坐標(biāo)表示深度。
圖4示出垂直器件160的頂視圖(不按比例)。圖5示出第一實(shí)施方案的剖視圖，第一實(shí)施方案為壓應(yīng)變SiGeC垂直pMOSFET160，它包含垂直列5000，后者包含一些層或區(qū)域，例如源層或區(qū)域164、主體層或區(qū)域163以及漏層或區(qū)域162，在側(cè)壁上有溝道層或區(qū)域165、絕緣層或區(qū)域166以及柵電極層或區(qū)域167。垂直列或臺(tái)面6000形成垂直器件160。當(dāng)SiGe層或區(qū)域164為高度應(yīng)變的時(shí)，其臨界厚度極小。層中的應(yīng)變?cè)酱?，?yīng)變層開始弛豫的臨界厚度就越小。臨界厚度的意思是這樣一個(gè)厚度，在這個(gè)厚度處，在層或區(qū)域中產(chǎn)生缺陷以釋放應(yīng)變，從而該層或區(qū)域弛豫到其本身的晶格常數(shù)。晶格常數(shù)由層的組成來確定。例如，Ge晶格的晶格常數(shù)為硅的1.04倍。SiGe層中50％的Ge組分將使其晶格常數(shù)為硅晶格常數(shù)的1.02倍。在該實(shí)施方案中，在應(yīng)變SiGe層164的頂部形成弛豫硅層或區(qū)域、多晶硅層或區(qū)域或者多晶SiGe層或區(qū)域410，它們共同組成厚度足以硅化(silicidation)的復(fù)合源。層410可以想要多厚就多厚，然而層或區(qū)域164的厚度小于臨界厚度或在臨界厚度附近。
器件具有下列結(jié)構(gòu)特征1)漏為p+型單晶硅162，濃度大于1×1019原子/cm3。
2)主體為n型硅163，調(diào)節(jié)摻雜濃度以獲得所需要的閾值電壓；3)層162上的p型SiGeC層210用來降低從漏162到主體163的硼擴(kuò)散；層210具有大于1×1019原子/cm3的p型濃度。
4)源為p+型壓應(yīng)變Ge、GeC或SiGeC 164以及弛豫硅或多晶硅或多晶SiGe410，p型濃度都大于1×1019原子/cm3。
5)溝道165為壓應(yīng)變SiGeC或硅，沿箭頭104所示的電流方向沒有異質(zhì)勢(shì)壘；
6)在源164和主體163之間的界面570處形成應(yīng)變SiGeC/Si異質(zhì)結(jié)，它優(yōu)選地與源/主體金屬化p/n結(jié)對(duì)準(zhǔn)；7)柵為導(dǎo)電層167，從源164一直到漏162覆蓋在處于主體163上的整個(gè)溝道165上，兩者之間具有絕緣層166。
8)漏、源以及柵電極169、170和171分別與漏162、復(fù)合源164加上410以及柵167耦合。
9)層161可以是體硅或SOI襯底或絕緣體上的SiGe。
柵介電層或區(qū)域166可以是硅的氧化物、氮化物、氧氮化物，以及Hf、Al、Zr、La、Y、Ta的氧化物或硅化物或它們的混合物。
導(dǎo)電區(qū)域167可以是金屬、金屬硅化物、摻雜多晶硅，或摻雜多晶SiGe。
層210p型摻雜，濃度為1×1019至1×1021原子/cm3。
層或區(qū)域410p型摻雜，濃度為1×1019至1×1021原子/cm3。
垂直結(jié)構(gòu)或列5000可在晶面(100)中具有側(cè)壁，垂直于襯底平面或襯底主表面。
對(duì)于低噪聲應(yīng)用，可優(yōu)選掩埋溝道。圖6示出垂直掩埋溝道pMOSFET。在柵氧化之前形成硅蓋帽層或區(qū)域175。在此情形中，因?yàn)闆]有表面粗糙度散射，應(yīng)變SiGe量子阱溝道165將能保持其高的空穴遷移率。除了硅蓋帽層或區(qū)域175之外，圖6與圖5相同。
注意，上面的實(shí)施方案是不對(duì)稱器件，只在源和主體之間——即界面570——具有異質(zhì)結(jié)。對(duì)于某些電路應(yīng)用，例如傳輸門電路，器件優(yōu)選地為對(duì)稱的。
圖7所示的本發(fā)明的第四實(shí)施方案為表面溝道pMOSFET 901。它具有與第一實(shí)施方案類似的結(jié)構(gòu)，只是具有表面溝道以及包含薄的壓應(yīng)變SiGeC層900和硅層或區(qū)域162的復(fù)合漏。在該結(jié)構(gòu)中，SiGeC層或區(qū)域164和900可以或能夠具有相同的應(yīng)變總量。區(qū)域900可以是p型的，濃度大于1×1019原子/cm3，摻碳區(qū)域900可以是p型的，濃度為1×1019至1×1021原子/cm3。因此，源和漏結(jié)處的異質(zhì)勢(shì)壘具有相同高度；從而器件接近對(duì)稱器件。
圖8A和8B示出(100)硅襯底上用作垂直nMOSFET和垂直pMOSFET的臺(tái)面結(jié)構(gòu)或垂直結(jié)構(gòu)的取向的頂視示意圖。圖8A中的n和p溝道都在(110)族平面內(nèi)。盡管(110)平面內(nèi)空穴遷移率高于(100)平面空穴遷移率，但是電子遷移率與(100)平面相比卻有所下降。然而，當(dāng)nMOSFET的臺(tái)面結(jié)構(gòu)或垂直結(jié)構(gòu)從晶片標(biāo)記線旋轉(zhuǎn)45度時(shí)，那么臺(tái)面結(jié)構(gòu)或垂直結(jié)構(gòu)的四個(gè)側(cè)壁上的n溝道處于(001)、(010)、(001)和(010)面中，如圖8B所示。同時(shí)，在圖8B中，pMOSFET具有與晶片標(biāo)記線對(duì)準(zhǔn)的側(cè)壁，并且臺(tái)面結(jié)構(gòu)或垂直結(jié)構(gòu)的側(cè)壁上的p溝道處于(011)、(011)、(011)和(011)面中。因此，圖8B中所示的垂直CMOS布局可同時(shí)獲得高空穴遷移率和高電子遷移率。應(yīng)當(dāng)注意，圖8B中所示的取向方案可用于任何垂直MOSFET，例如具有或不具有替換柵的Si垂直MOSFET以及本說明書中所描述的異質(zhì)結(jié)MOSFET。
圖9示出垂直CMOS反相器262的實(shí)施方案，包含垂直nMOSFET 74和垂直pMOSFET 260。臺(tái)面取向示于圖8B中，其中p溝道臺(tái)面5000的側(cè)壁位于平面(110)中，而n溝道臺(tái)面3001的側(cè)壁位于面(100)中。器件絕緣由絕緣區(qū)或覆蓋介電層168、148和68提供。nMOSFET 74具有張應(yīng)變SiGeC源64，如果漏62中摻有磷，那么漏中還具有摻碳層300，以降低磷擴(kuò)散；pMOSFET具有壓應(yīng)變SiGeC源164，如果漏162中摻有硼，那么漏中還具有摻碳層210，以降低硼擴(kuò)散。兩種器件都具有硅表面溝道65、165。柵絕緣層或區(qū)域66、166可以是氧化物、氧氮化物、其它高介電常數(shù)電介質(zhì)，或它們的混合物。柵電極67、167可以是具有中間帶隙功函數(shù)的同種金屬，或者具有合適功函數(shù)的兩種不同金屬，或者n型多晶硅或用于nMOSFET的多晶SiGe和p型多晶硅或用于pMOSFET的多晶SiGe。垂直列6000形成pMOSFET 260。垂直列4001形成nMOSFET 74。
描述了制備由圖9所示的垂直場(chǎng)效應(yīng)CMOS晶體管制成的反相器的方法，包含下列步驟
在第一單晶襯底61上形成硅外延層或區(qū)域62，將該硅外延層或區(qū)域62摻雜成n型，濃度大于1×1019原子/cm3，在n型硅層或區(qū)域62之上形成Si1-i-jGeiCj外延層或區(qū)域300，在Si1-i-jGeiCj層或區(qū)域300之上形成硅外延層或區(qū)域63，將該硅外延層或區(qū)域63摻雜成p型，在p型硅層或區(qū)域63之上形成應(yīng)變Si1-yCy外延層或區(qū)域64，將該應(yīng)變Si1-yCy層或區(qū)域64摻雜成n型，濃度大于1×1019原子/cm3，在n型應(yīng)變Si1-yCy層或區(qū)域64之上形成硅層或區(qū)域450，將該硅層或區(qū)域450摻雜成n型，濃度大于1×1019原子/cm3，形成包含至少一個(gè)側(cè)壁的垂直列結(jié)構(gòu)3001，該側(cè)壁從硅層或區(qū)域62開始，在第二層應(yīng)變Si1-xCx層或區(qū)域300之上、p型硅第三層或區(qū)域63之上、應(yīng)變Si1-yCy第四層或區(qū)域64之上，一直延伸到硅層或區(qū)域450。
在垂直結(jié)構(gòu)3001的該至少一個(gè)側(cè)壁的某一區(qū)域之上形成硅層或區(qū)域65，在硅層或區(qū)域65之上形成介電層或區(qū)域66，在介電層或區(qū)域66之上形成導(dǎo)電層或區(qū)域67，掩模并腐蝕鄰近區(qū)域，以曝光單晶襯底61，在第一單晶襯底161上形成濃度大于1×1019原子/cm3的p型硅162層或區(qū)域，在層或區(qū)域162之上形成摻碳外延層或區(qū)域210，將該層或區(qū)域210摻雜成p型，濃度大于1×1019原子/cm3，在層或區(qū)域210之上形成硅外延層或區(qū)域163，將該層或區(qū)域163摻雜成n型，在層或區(qū)域163之上形成壓應(yīng)變Si1-w-qGewCq外延層或區(qū)域164，將該Si1-w-qGewCq層或區(qū)域164摻雜成p型，濃度大于1×1019原子/cm3，在Si1-w-qGewCq層或區(qū)域164上形成硅外延層或區(qū)域410，將該硅層或區(qū)域410摻雜成p型，濃度大于1E19cm-3，形成垂直列結(jié)構(gòu)5000，包含硅第一層或區(qū)域162，第二層摻碳層或區(qū)域210，第三層硅層或區(qū)域163，Si1-w-qGewCq第四層或區(qū)域164，以及硅第五層或區(qū)域410，在上述垂直列結(jié)構(gòu)5000外圍之上形成應(yīng)變Si1-sGes層或區(qū)域165，在上述層或區(qū)域165外圍之上形成介電層或區(qū)域166，以及在上述介電層或區(qū)域166外圍之上形成導(dǎo)電層或區(qū)域167。
上述方法還可進(jìn)一步包含下列步驟在上述整個(gè)垂直列結(jié)構(gòu)4001之上形成覆蓋介電68層，形成導(dǎo)電層或區(qū)域69，穿過上述覆蓋介電層68，與所述n型硅層62接觸，形成導(dǎo)電層或區(qū)域70，穿過上述覆蓋介電層68，與所述硅層或區(qū)域450在上述垂直列結(jié)構(gòu)4001的頂部接觸，形成導(dǎo)電層或區(qū)域71，穿過上述覆蓋介電層68，與導(dǎo)電層或區(qū)域67在垂直列結(jié)構(gòu)4001的外圍上接觸，在整個(gè)垂直列結(jié)構(gòu)6000之上形成覆蓋介電層168，形成導(dǎo)電層或區(qū)域169，穿過上述覆蓋介電層168，與p型硅層或區(qū)域162接觸，形成導(dǎo)電層或區(qū)域170，穿過上述覆蓋介電層168，與p型硅層或區(qū)域410在上述垂直列結(jié)構(gòu)5000的頂部接觸，形成導(dǎo)電層或區(qū)域171，穿過上述覆蓋介電層168，與導(dǎo)電層或區(qū)域167在垂直列結(jié)構(gòu)5000的外圍上接觸，以及在層61上，在兩垂直列結(jié)構(gòu)4001和6000之間形成介電區(qū)域148，用作器件絕緣。
垂直列3001的側(cè)壁優(yōu)選地在面(100)中，并且垂直于襯底平面。
垂直列5000的側(cè)壁優(yōu)選地在面(110)中，并且垂直于襯底平面。
圖10示出垂直CMOS 362的第二實(shí)施方案，類似于圖9，除了nMOSFET 374之外。nMOSFET 374具有構(gòu)建于弛豫SiGe主體63之上的張應(yīng)變硅溝道65。主體63相對(duì)于實(shí)際襯底62弛豫。張應(yīng)變硅作為溝道的優(yōu)點(diǎn)在于更高的電子遷移率。臺(tái)面3001取向示于圖8B中，其中p溝道在面(110)內(nèi)，n溝道在面(100)內(nèi)，以獲得更高的空穴和電子遷移率。
描述了制備由垂直場(chǎng)效應(yīng)CMOS晶體管制成的反相器的方法，包含下列步驟在第一單晶襯底61上形成弛豫Si1-iGei外延層和區(qū)域62，將該Si1-iGei外延層和區(qū)域62摻雜成n型，濃度大于1×1019原子/cm3，在n型Si1-iGei層和區(qū)域62之上形成摻碳SiGe外延層或區(qū)域300，將該硅外延層或區(qū)域300摻雜成n型，濃度大于1×1019原子/cm3，在摻碳SiGe層300之上形成弛豫Si1-iGei外延層或區(qū)域63，將該硅外延層63摻雜成p型，在p型Si1-iGei層63之上形成長(zhǎng)應(yīng)變硅外延層或區(qū)域64，將該應(yīng)變硅層64摻雜成n型，濃度大于1×1019原子/cm3，在n型應(yīng)變硅層64之上形成弛豫Si1-iGei層或區(qū)域450，將該Si1-iGei層450摻雜成n型，濃度大于1×1019原子/cm3，形成包含至少一個(gè)側(cè)壁的垂直列結(jié)構(gòu)3001，該側(cè)壁從弛豫Si1-iGei層62開始，在第二層摻碳SiGe層300之上、第三p型弛豫Si1-iGei層63之上、第四應(yīng)變硅層64之上，一直延伸到SiGe層450，在垂直結(jié)構(gòu)3001的該至少一個(gè)側(cè)壁的某一區(qū)域之上形成應(yīng)變硅層或區(qū)域65，在硅層或區(qū)域65之上形成介電層或區(qū)域66，在介電層或區(qū)域66之上形成導(dǎo)電層或區(qū)域67，掩模并腐蝕鄰近區(qū)域，以曝光單晶襯底161，在第一單晶襯底161上形成濃度大于1×1019原子/cm3的p型硅層或區(qū)域162，
在層或區(qū)域162之上形成摻碳外延層或區(qū)域210，將該層210摻雜成p型，濃度大于1×1019原子/cm3，在層210之上形成硅外延層或區(qū)域163，將該層或區(qū)域163摻雜成n型，在層163之上形成壓應(yīng)變Si1-w-qGewCq外延層或區(qū)域164，將該Si1-w-qGewCq層164摻雜成p型，濃度大于1×1019原子/cm3，在Si1-w-qGewCq層164上形成硅外延層或區(qū)域410，將該硅層410摻雜成p型，濃度大于1×1019cm-3，形成垂直列結(jié)構(gòu)5000，包含硅第一層162，第二層摻碳層210，第三層硅層163，Si1-w-qGewCq第四層164，以及硅第五層或區(qū)域410，在上述垂直列結(jié)構(gòu)5000外圍之上形成應(yīng)變Si1-sGes層或區(qū)域165，在上述層165外圍之上形成介電層或區(qū)域166，以及在上述介電層166外圍之上形成導(dǎo)電層或區(qū)域167。
上述方法還可進(jìn)一步包含下列步驟在上述整個(gè)垂直列結(jié)構(gòu)4001之上形成覆蓋介電68層，形成導(dǎo)電層或區(qū)域69，穿過上述覆蓋介電層68，與所述n型硅層或區(qū)域62接觸，形成導(dǎo)電層或區(qū)域70，穿過上述覆蓋介電層68，與所述硅層450在上述垂直列結(jié)構(gòu)4001的頂部接觸，形成導(dǎo)電層或區(qū)域71，穿過上述覆蓋介電層68，與導(dǎo)電層或區(qū)域67在垂直列結(jié)構(gòu)4001的外圍上接觸，在整個(gè)垂直列結(jié)構(gòu)6000之上形成覆蓋介電層168，形成導(dǎo)電層或區(qū)域169，穿過上述覆蓋介電層168，與p型硅層或區(qū)域162接觸，形成導(dǎo)電層或區(qū)域170，穿過上述覆蓋介電層168，與p型硅410在上述垂直列結(jié)構(gòu)2001的頂部接觸，形成導(dǎo)電層或區(qū)域171，穿過上述覆蓋介電層168，與導(dǎo)電層167在垂直列結(jié)構(gòu)5000的外圍上接觸，以及在層61上，在兩垂直列結(jié)構(gòu)4001和6000之間形成介電區(qū)域148，用作器件絕緣。
垂直列3001的側(cè)壁優(yōu)選地在面(100)中，并且垂直于襯底平面。
垂直列5000的側(cè)壁優(yōu)選地在面(110)中，并且垂直于襯底平面。
根據(jù)優(yōu)選實(shí)施方案，本發(fā)明進(jìn)一步包含用于垂直高遷移率異質(zhì)結(jié)pMISFET的工藝集成的方案某些層的堆疊的外延生長(zhǎng)，用作漏、主體和源，進(jìn)行或不進(jìn)行在位摻雜；構(gòu)圖/腐蝕以形成臺(tái)面5000，或基座，或墊座，或列，或散熱片；在臺(tái)面、基座、墊座、列或散熱片的側(cè)壁上外延生長(zhǎng)溝道層165，如果需要，還生長(zhǎng)蓋帽層；絕緣層的生長(zhǎng)或沉積，絕緣層可以是氧化物、氧氮化物、其它高介電常數(shù)電介質(zhì)，或它們的混合物；在臺(tái)面，或基座，或墊座，或列，或散熱片的側(cè)壁上生長(zhǎng)或沉積柵電極層，柵電極層可以是多晶硅、多晶SiGe或金屬；構(gòu)圖/腐蝕柵電極，形成最終的垂直結(jié)構(gòu)6000；離子注入并退火，如果源、漏、主體，或者多晶Si或多晶SiGe柵電極沒有進(jìn)行在位摻雜的話；柵構(gòu)圖和腐蝕；場(chǎng)效氧化物沉積；開接觸孔；源/漏硅化；以及金屬化和金屬燒結(jié)。
應(yīng)當(dāng)注意，在附圖中，類似的元素或成分由類似的和相應(yīng)的參考號(hào)標(biāo)出。
雖然描述并說明了一種半導(dǎo)體器件，它包含高遷移率溝道以及優(yōu)選地與源和/或漏的結(jié)重合的異質(zhì)結(jié)，但是對(duì)于本領(lǐng)域技術(shù)人員來說，只要不偏離本發(fā)明的范圍，那么是可以有調(diào)整和改變的，本發(fā)明的范圍由此處所附的權(quán)利要求單獨(dú)限制。
權(quán)利要求
1.一種制備場(chǎng)效應(yīng)晶體管的垂直溝道的方法，包含下列步驟在第一襯底上提供濃度大于1×1019原子/cm3的第一p型單晶硅區(qū)域，在所述第一p型硅區(qū)域之上形成第二摻碳外延區(qū)域，將所述第二摻碳外延區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第二摻碳外延區(qū)域之上形成第三硅區(qū)域，將所述第三硅區(qū)域摻雜成n型，在所述第三硅區(qū)域之上形成第四壓應(yīng)變Si1-w-qGewCq外延區(qū)域，將所述第四壓應(yīng)變Si1-w-qGewCq區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第四壓應(yīng)變Si1-w-qGewCq區(qū)域上形成第五硅外延區(qū)域，將所述第五硅外延區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，形成包含至少一個(gè)側(cè)壁的垂直結(jié)構(gòu)，該側(cè)壁從所述第一p型硅區(qū)域、第二摻碳區(qū)域、硅第三區(qū)域、第四Si1-w-qGewCq外延區(qū)域和硅第五區(qū)域延伸，在所述垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上形成第六壓應(yīng)變Si1-sGes區(qū)域，從所述摻碳層第二區(qū)域，越過所述硅第三區(qū)域，延伸到所述第四壓應(yīng)變Si1-w-qGewCq外延區(qū)域。
2.根據(jù)權(quán)利要求1的方法，進(jìn)一步包含下列步驟在所述壓應(yīng)變Si1-sGes區(qū)域第四區(qū)域之上形成柵介電區(qū)域，以及在所述柵介電區(qū)域之上形成導(dǎo)電區(qū)域。
3.根據(jù)權(quán)利要求2的方法，進(jìn)一步包含下列步驟在整個(gè)垂直列結(jié)構(gòu)之上形成覆蓋介電層，形成第一導(dǎo)電通孔，穿過所述覆蓋介電層，與所述第一p型硅區(qū)域接觸，形成第二導(dǎo)電通孔，穿過所述覆蓋介電層，與所述第五硅外延區(qū)域在所述垂直結(jié)構(gòu)的頂部接觸，以及形成第三導(dǎo)電通孔，穿過所述覆蓋介電層，與所述導(dǎo)電區(qū)域接觸。
4.根據(jù)權(quán)利要求1的方法，其中所述第一、第三和第五硅區(qū)域，第二摻碳區(qū)域，第四壓應(yīng)變Si1-w-qGewCq外延區(qū)域以及第六壓應(yīng)變Si1-sGes區(qū)域由UHV-CVD、RTCVD、LPCVD、APCVD和MBE構(gòu)成的組中選出的工藝來形成。
5.根據(jù)權(quán)利要求1的方法，其中所述第一硅區(qū)域通過選自下列的工藝摻雜成p型離子注入然后退火，或在位摻雜。
6.根據(jù)權(quán)利要求1的方法，其中所述硅外延區(qū)域相對(duì)于所述第四壓應(yīng)變Si1-w-qGewCq區(qū)域的上表面弛豫。
7.根據(jù)權(quán)利要求1的方法，其中所述第五硅外延區(qū)域可以是單晶硅或多晶硅或多晶SiGe。
8.根據(jù)權(quán)利要求1的方法，其中所述垂直結(jié)構(gòu)通過由反應(yīng)離子刻蝕和離子束蝕刻構(gòu)成的組中選出的工藝來形成。
9.根據(jù)權(quán)利要求1的方法，其中所述垂直結(jié)構(gòu)的所述側(cè)壁在晶面(100)中，垂直于襯底平面。
10.根據(jù)權(quán)利要求1的方法，其中所述垂直結(jié)構(gòu)的所述側(cè)壁上的所述應(yīng)變第六壓應(yīng)變Si1-sGes區(qū)域相對(duì)于所述第一p型硅區(qū)域應(yīng)變。
11.根據(jù)權(quán)利要求2的方法，其中所述柵介電區(qū)域選自下列這些物質(zhì)構(gòu)成的組中硅的氧化物、氮化物、氮氧化物，以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物，單獨(dú)形成或混合形成。
12.根據(jù)權(quán)利要求2的方法，其中所述導(dǎo)電區(qū)域選自由金屬、金屬硅化物、摻雜多晶硅，以及摻雜多晶SiGe構(gòu)成的組中。
13.根據(jù)權(quán)利要求1的方法，其中所述第二摻碳外延區(qū)域摻雜成p型，濃度從1×1019至1×1021原子/cm3。
14.根據(jù)權(quán)利要求1的方法，其中所述第五硅外延區(qū)域摻雜成p型，濃度從1×1019至1×1021原子/cm3。
15.根據(jù)權(quán)利要求1的方法，其中，在退火之后，所述第六壓應(yīng)變Si1-sGes區(qū)域在鄰近所述第一p型硅區(qū)域、第二摻碳外延區(qū)域、第四壓應(yīng)變Si1-w-qGewCq區(qū)域和第五硅外延區(qū)域的區(qū)域中自動(dòng)摻雜成p型，而在鄰近所述n型第三硅區(qū)域的區(qū)域中自動(dòng)摻雜成n型。
16.根據(jù)權(quán)利要求1的方法，其中通過選自下列的工藝來實(shí)現(xiàn)第六壓應(yīng)變Si1-sGes區(qū)域中的自動(dòng)摻雜和摻雜區(qū)域中摻雜劑的活化快速熱退火、爐內(nèi)退火以及激光退火。
17.一種制備場(chǎng)效應(yīng)晶體管的垂直溝道的方法，包含下列步驟在第一襯底上提供濃度大于1×1019原子/cm3的第一p型單晶硅區(qū)域，在所述第一p型硅區(qū)域之上形成第二摻碳外延區(qū)域，將所述第二摻碳外延區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第二摻碳外延區(qū)域之上形成第三硅外延區(qū)域，將所述第三硅區(qū)域摻雜成n型，在所述第三硅區(qū)域之上形成第四壓應(yīng)變Si1-w-qGewCq外延區(qū)域，將所述第四壓應(yīng)變Si1-w-qGewCq區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第四壓應(yīng)變Si1-w-qGewCq區(qū)域上形成第五硅外延區(qū)域，將所述硅外延區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，形成包含至少一個(gè)側(cè)壁的垂直結(jié)構(gòu)，該側(cè)壁從所述第一p型硅區(qū)域、摻碳層第二區(qū)域、硅第三區(qū)域、第四Si1-w-qGewCq外延區(qū)域和硅第五區(qū)域延伸，在所述垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上形成第六壓應(yīng)變Si1-sGes區(qū)域，從所述第二摻碳區(qū)域，越過所述硅第三區(qū)域，延伸到所述第四Si1-w-qGewCq外延區(qū)域，以及在所述第六壓應(yīng)變Si1-sGes區(qū)域之上形成第七硅區(qū)域。
18.根據(jù)權(quán)利要求17的方法，進(jìn)一步包含下列步驟在所述第七硅區(qū)域之上形成柵介電區(qū)域，在所述柵介電區(qū)域之上形成導(dǎo)電區(qū)域。
19.根據(jù)權(quán)利要求18的方法，進(jìn)一步包括下列步驟在整個(gè)垂直列結(jié)構(gòu)之上形成覆蓋介電層，形成第一導(dǎo)電通孔，穿過所述覆蓋介電層，與所述第一p型硅區(qū)域接觸，形成第二導(dǎo)電通孔，穿過所述覆蓋介電層，與所述第五硅外延區(qū)域在所述垂直結(jié)構(gòu)的頂部接觸，以及形成第三導(dǎo)電通孔，穿過所述覆蓋介電層，與所述導(dǎo)電區(qū)域接觸。
20.根據(jù)權(quán)利要求17的方法，其中所述第一、第三和第五硅區(qū)域，第二摻碳區(qū)域，第四壓應(yīng)變Si1-w-qGewCq外延區(qū)域以及第六壓應(yīng)變Si1-sGes區(qū)域由UHV-CVD、RTCVD、LPCVD、APCVD和MBE構(gòu)成的組中選出的工藝來形成。
21.根據(jù)權(quán)利要求17的方法，其中所述第一硅區(qū)域通過選自下列的工藝摻雜成p型離子注入然后退火，或在位摻雜。
22.根據(jù)權(quán)利要求17的方法，其中所述硅外延區(qū)域相對(duì)于所述第四壓應(yīng)變Si1-w-qGewCq區(qū)域的上表面弛豫。
23.根據(jù)權(quán)利要求17的方法，其中所述第五硅外延區(qū)域可以是單晶硅或多晶硅或多晶SiGe。
24.根據(jù)權(quán)利要求17的方法，其中所述垂直結(jié)構(gòu)通過由反應(yīng)離子刻蝕和離子束蝕刻構(gòu)成的組中選出的工藝來形成。
25.根據(jù)權(quán)利要求17的方法，其中所述垂直結(jié)構(gòu)的所述側(cè)壁在晶面(100)中，垂直于襯底平面。
26.根據(jù)權(quán)利要求17的方法，其中所述垂直結(jié)構(gòu)的所述側(cè)壁上的所述應(yīng)變第六壓應(yīng)變Si1-sGes區(qū)域相對(duì)于所述第一p型硅區(qū)域應(yīng)變。
27.根據(jù)權(quán)利要求18的方法，其中所述柵介電區(qū)域選自下列這些物質(zhì)構(gòu)成的組中硅的氧化物、氮化物、氮氧化物，以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物，單獨(dú)形成或混合形成。
28.根據(jù)權(quán)利要求18的方法，其中所述導(dǎo)電區(qū)域選自下列這些物質(zhì)構(gòu)成的組中金屬、金屬硅化物、摻雜多晶硅，以及摻雜多晶SiGe。
29.根據(jù)權(quán)利要求17的方法，其中所述第二摻碳外延區(qū)域摻雜成p型，濃度從1×1019至1×1021原子/cm3。
30.根據(jù)權(quán)利要求17的方法，其中所述第五硅外延區(qū)域摻雜成p型，濃度從1×1019至1×1021原子/cm3。
31.根據(jù)權(quán)利要求17的方法，其中，在退火之后，所述第六壓應(yīng)變Si1-sGes區(qū)域和第七硅區(qū)域在鄰近所述第一p型硅區(qū)域、第二摻碳外延區(qū)域、第四壓應(yīng)變Si1-w-qGewCq區(qū)域和第五硅外延區(qū)域的區(qū)域中自動(dòng)摻雜成p型，而在鄰近所述n型第三硅區(qū)域的區(qū)域中自動(dòng)摻雜成n型。
32.根據(jù)權(quán)利要求17的方法，其中通過選自下列的工藝來實(shí)現(xiàn)第六壓應(yīng)變Si1-sGes區(qū)域和第七硅區(qū)域中的自動(dòng)摻雜和摻雜區(qū)域中摻雜劑的活化快速熱退火、爐內(nèi)退火以及激光退火。
33.一種制備場(chǎng)效應(yīng)晶體管的垂直溝道的方法，包含下列步驟在第一襯底上提供濃度大于1×1019原子/cm3的第一p型單晶硅區(qū)域，在所述第一硅區(qū)域之上形成第二壓應(yīng)變Si1-x-yGexCy外延區(qū)域，將所述第二壓應(yīng)變Si1-x-yGexCy外延區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第二區(qū)域之上形成第三硅區(qū)域，將所述第三區(qū)域摻雜成n型，在所述第三硅外延區(qū)域之上形成第四壓應(yīng)變Si1-w-qGewCq外延區(qū)域，將所述第四Si1-w-qGewCq外延區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第四Si1-w-qGewCq外延區(qū)域上形成第五硅外延區(qū)域，將所述第五硅區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，形成包含至少一個(gè)側(cè)壁的垂直結(jié)構(gòu)，該側(cè)壁從所述第一硅區(qū)域、第二區(qū)域、第三硅外延區(qū)域、第四Si1-w-qGewCq外延區(qū)域和第五區(qū)域延伸，在所述垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上形成第六壓應(yīng)變Si1-sGes區(qū)域，從所述第二區(qū)域，越過所述硅第三區(qū)域，延伸到所述第四Si1-w-qGewCq外延區(qū)域。
34.根據(jù)權(quán)利要求33的方法，進(jìn)一步包含下列步驟在所述第六壓應(yīng)變Si1-sGes區(qū)域之上形成柵介電區(qū)域，以及在所述柵介電區(qū)域之上形成導(dǎo)電區(qū)域。
35.根據(jù)權(quán)利要求34的方法，進(jìn)一步包含下列步驟在整個(gè)垂直列結(jié)構(gòu)之上形成覆蓋介電層，形成第一導(dǎo)電通孔，穿過所述覆蓋介電層，與所述第一p型硅區(qū)域接觸，形成第二導(dǎo)電通孔，穿過所述覆蓋介電層，與所述第五硅外延區(qū)域在所述垂直結(jié)構(gòu)的頂部接觸，以及形成第三導(dǎo)電通孔，穿過所述覆蓋介電層，與所述導(dǎo)電區(qū)域接觸。
36.根據(jù)權(quán)利要求33的方法，其中所述第一、第三和第五硅區(qū)域，第二摻碳區(qū)域，第四壓應(yīng)變Si1-w-qGewCq外延區(qū)域以及第六壓應(yīng)變Si1-sGes區(qū)域由UHV-CVD、RTCVD、LPCVD、APCVD和MBE構(gòu)成的組中選出的工藝來形成。
37.根據(jù)權(quán)利要求33的方法，其中所述第三硅區(qū)域通過選自下列的工藝摻雜成p型離子注入然后退火，或在位摻雜。
38.根據(jù)權(quán)利要求33的方法，其中所述第三硅區(qū)域相對(duì)于所述第二Si1-x-yGexCy區(qū)域的上表面弛豫。
39.根據(jù)權(quán)利要求33的方法，其中所述第五硅區(qū)域相對(duì)于所述第四Si1-w-qGewCq外延區(qū)域的上表面弛豫。
40.根據(jù)權(quán)利要求33的方法，其中所述第五硅區(qū)域可以是單晶硅或多晶硅或多晶SiGe。
41.根據(jù)權(quán)利要求33的方法，其中所述垂直結(jié)構(gòu)通過由反應(yīng)離子刻蝕，和離子束蝕刻構(gòu)成的組中選出的工藝來形成。
42.根據(jù)權(quán)利要求33的方法，其中所述垂直結(jié)構(gòu)的所述側(cè)壁基本在晶面(110)中，垂直于襯底平面。
43.根據(jù)權(quán)利要求33的方法，其中所述垂直結(jié)構(gòu)的所述側(cè)壁上的所述第六應(yīng)變Si1-sGes區(qū)域相對(duì)于所述第一硅區(qū)域應(yīng)變。
44.根據(jù)權(quán)利要求33的方法，其中所述柵介電區(qū)域選自下列這些物質(zhì)構(gòu)成的組中硅的氧化物、氮化物、氮氧化物，以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物，單獨(dú)形成或混合形成。
45.根據(jù)權(quán)利要求33的方法，其中所述導(dǎo)電區(qū)域選自下列這些物質(zhì)構(gòu)成的組中金屬、金屬硅化物、摻雜多晶硅，以及摻雜多晶SiGe。
46.根據(jù)權(quán)利要求33的方法，其中所述第二區(qū)域摻雜成p型，濃度從1×1019至1×1021原子/cm3。
47.根據(jù)權(quán)利要求33的方法，其中所述第五硅外延區(qū)域摻雜成p型，濃度從1×1019至1×1021原子/cm3。
48.根據(jù)權(quán)利要求33的方法，其中，在退火之后，所述第六應(yīng)變Si1-sGes區(qū)域在鄰近所述第一p型區(qū)域、第二區(qū)域、第四區(qū)域和第五區(qū)域的區(qū)域中自動(dòng)摻雜成p型，而在鄰近所述第三n型硅區(qū)域的區(qū)域中自動(dòng)摻雜成n型。
49.根據(jù)權(quán)利要求33的方法，其中通過選自下列的工藝來實(shí)現(xiàn)所述第六應(yīng)變Si1-sGes區(qū)域中的自動(dòng)摻雜和摻雜區(qū)域中摻雜劑的活化快速熱退火、爐內(nèi)退火以及激光退火。
50.一種制備由垂直場(chǎng)效應(yīng)CMOS晶體管制成的反相器的方法，包括下列步驟在第一單晶襯底上形成第一硅外延區(qū)域，將所述第一硅外延區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，在所述第一n型硅區(qū)域之上形成第二Si1-i-jGeiCj外延區(qū)域，在所述第二Si1-i-jGeiCj區(qū)域之上形成第三硅外延區(qū)域，將所述第三硅外延區(qū)域摻雜成p型，在所述第三p型硅區(qū)域之上形成第四應(yīng)變Si1-yCy外延區(qū)域，將所述第四應(yīng)變Si1-yCy區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，在所述第四n型應(yīng)變Si1-yCy區(qū)域之上形成第五硅區(qū)域，將所述第五硅區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，形成包含至少一個(gè)側(cè)壁的第一垂直列結(jié)構(gòu)，該側(cè)壁從所述第一硅區(qū)域，越過所述第二應(yīng)變Si1-xCx區(qū)域，越過所述p型硅第三區(qū)域，越過所述應(yīng)變Si1-yCy第四區(qū)域，延伸到所述第五硅區(qū)域，在所述第一垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上形成第六硅區(qū)域，在所述第六硅區(qū)域之上形成第一柵介電區(qū)域，在所述第一柵介電區(qū)域之上形成第一柵導(dǎo)電區(qū)域，掩模并腐蝕附近區(qū)域，以曝光所述第一單晶襯底，在所述第一單晶襯底上形成濃度大于1×1019原子/cm3的第七p型硅區(qū)域，在所述第七區(qū)域之上形成第八摻碳外延區(qū)域，將所述第八區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第八區(qū)域之上形成第九硅外延區(qū)域，將所述第九區(qū)域摻雜成n型，在所述第九區(qū)域之上形成第十壓應(yīng)變Si1-w-qGewCq外延區(qū)域，將所述第十Si1-w-qGewCq區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第十Si1-w-qGewCq區(qū)域之上形成第十一硅外延區(qū)域，將所述第十一硅區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，形成包含所述第七硅區(qū)域、第八摻碳區(qū)域、第九硅區(qū)域、第十Si1-w-qGewCq區(qū)域和第十一硅外延區(qū)域的第二垂直列結(jié)構(gòu)，在第二垂直列結(jié)構(gòu)的外圍之上形成第十二應(yīng)變Si1-sGes區(qū)域，在所述第十二區(qū)域的外圍之上形成第二柵介電區(qū)域，在所述第二柵介電區(qū)域的外圍之上形成第二柵導(dǎo)電區(qū)域。
51.根據(jù)權(quán)利要求50的方法，進(jìn)一步包含下列步驟在第一整個(gè)垂直列結(jié)構(gòu)之上形成第一覆蓋介電層，形成第一導(dǎo)電區(qū)域，穿過上述第一覆蓋介電層，與所述第一n型硅區(qū)域接觸，形成第二導(dǎo)電區(qū)域，穿過上述第一覆蓋介電層，與所述第五硅區(qū)域在上面所述第一垂直列結(jié)構(gòu)的頂部接觸，形成第三導(dǎo)電區(qū)域，穿過上述第一覆蓋介電層，與導(dǎo)電區(qū)域在所述第一垂直列結(jié)構(gòu)的外圍上接觸，在第二整個(gè)垂直列結(jié)構(gòu)之上形成第二覆蓋介電層，形成第四導(dǎo)電區(qū)域，穿過上述第二覆蓋介電層，與所述第七p型硅區(qū)域接觸，形成第五導(dǎo)電區(qū)域，穿過上述第二覆蓋介電層，與所述第十一p型硅區(qū)域在第二垂直列結(jié)構(gòu)的頂部接觸，形成第六導(dǎo)電區(qū)域，穿過上述第二覆蓋介電區(qū)域與所述第二柵導(dǎo)電區(qū)域在所述第二垂直列結(jié)構(gòu)的外圍上接觸，以及在所述第一襯底上，所述第一和第二垂直列結(jié)構(gòu)之間形成第三介電區(qū)域，用作器件絕緣。
52.根據(jù)權(quán)利要求51的方法，其中通過導(dǎo)電材料，所述第四導(dǎo)電區(qū)域與所述第一導(dǎo)電區(qū)域耦合，所述第六導(dǎo)電區(qū)域與所述第三導(dǎo)電區(qū)域耦合，并且所述第五導(dǎo)電區(qū)域與所述第二導(dǎo)電區(qū)域耦合。
53.根據(jù)權(quán)利要求50的方法，其中所述第一垂直列的側(cè)壁在面(100)中，并且垂直于襯底平面。
54.根據(jù)權(quán)利要求50的方法，其中所述第二垂直列的側(cè)壁在面(110)中，并且垂直于襯底平面。
55.根據(jù)權(quán)利要求50的方法，其中所述第十二應(yīng)變SiGe區(qū)域?yàn)楣鑼印?br> 56.一種制備由垂直場(chǎng)效應(yīng)CMOS晶體管制成的反相器的方法，包含下列步驟在第一單晶襯底上形成第一弛豫Si1-iGei外延區(qū)域，將所述第一Si1-iGei外延區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，在所述第一n型Si1-iGei區(qū)域之上形成第二摻碳SiGe外延區(qū)域，將所述第二SiGe外延區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，在所述第二摻碳SiGe區(qū)域之上形成第三弛豫Si1-iGei外延區(qū)域，將所述第三硅外延區(qū)域摻雜成p型，在所述第三P型Si1-iGei區(qū)域之上形成第四張應(yīng)變硅外延區(qū)域，將所述第四應(yīng)變硅區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，在所述第四n型應(yīng)變硅區(qū)域之上形成第五弛豫Si1-iGei區(qū)域，將所述Si1-iGei區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，形成包含至少一個(gè)側(cè)壁的第一垂直列結(jié)構(gòu)，該側(cè)壁從所述第一弛豫Si1-iGei區(qū)域，越過所述第二摻碳SiGe區(qū)域，越過所述p型弛豫Si1-iGei第三區(qū)域，越過所述第四應(yīng)變硅區(qū)域，延伸到所述第五SiGe區(qū)域，在所述第一垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上形成第六應(yīng)變硅區(qū)域，在所述第六硅區(qū)域之上形成第一柵介電區(qū)域，在所述第一柵介電區(qū)域之上形成第一柵導(dǎo)電區(qū)域，掩模并腐蝕附近區(qū)域，以曝光所述第一單晶襯底，在所述第一單晶襯底上形成濃度大于1×1019原子/cm3的第七p型硅區(qū)域，在所述第七區(qū)域之上形成第八摻碳外延區(qū)域，將所述第八區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第八區(qū)域之上形成第九硅外延區(qū)域，將所述第九外延區(qū)域摻雜成n型，在所述第九外延區(qū)域之上形成第十壓應(yīng)變Si1-w-qGewCq外延區(qū)域，將所述第十Si1-w-qGewCq區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，在所述第十Si1-w-qGewCq區(qū)域之上形成第十一硅外延區(qū)域，將所述第十一硅外延區(qū)域摻雜成p型，濃度大于1×1019原子/cm3，形成第二垂直列結(jié)構(gòu)，它包含所述第七硅區(qū)域、第八摻碳區(qū)域、第九硅外延區(qū)域，第十Si1-w-qGewCq區(qū)域，以及第十一硅外延區(qū)域，在上述第二垂直列結(jié)構(gòu)的外圍之上形成第十二應(yīng)變Si1-sGes區(qū)域，在上述第十二區(qū)域的外圍之上形成第二柵介電區(qū)域，以及在所述第二柵介電區(qū)域的外圍之上形成第二柵導(dǎo)電區(qū)域。
57.根據(jù)權(quán)利要求56的方法，進(jìn)一步包含下列步驟在上面所述第一整個(gè)垂直列結(jié)構(gòu)之上形成第一覆蓋介電層，形成第一導(dǎo)電區(qū)域，穿過上面第一覆蓋介電層，與所述第一n型硅區(qū)域接觸，形成第二導(dǎo)電區(qū)域，穿過上面所述第一覆蓋介電層，與所述第五硅區(qū)域在上面所述第一垂直列結(jié)構(gòu)的頂部接觸，形成第三導(dǎo)電區(qū)域，穿過上面所述第一覆蓋介電層，與導(dǎo)電區(qū)域在所述第一垂直列結(jié)構(gòu)的外圍上接觸，在所述第二整個(gè)垂直列結(jié)構(gòu)之上形成第二覆蓋介電層，形成第四導(dǎo)電區(qū)域，穿過上述第二覆蓋介電層，與所述第七p型硅區(qū)域接觸，形成第五導(dǎo)電區(qū)域，穿過上述第二覆蓋介電層，與所述第十一p型硅區(qū)域在所述第二垂直列結(jié)構(gòu)頂部接觸，形成第六導(dǎo)電區(qū)域，穿過上述第二覆蓋介電區(qū)域，與所述第二柵導(dǎo)電在所述第二垂直列結(jié)構(gòu)的外圍上接觸，以及在所述第一襯底上，所述第一和第二垂直列結(jié)構(gòu)之間形成第三介電區(qū)域，用作器件絕緣。
58.根據(jù)權(quán)利要求56的方法，其中，通過導(dǎo)電材料，所述第四導(dǎo)電區(qū)域與所述第一導(dǎo)電區(qū)域耦合，所述第六導(dǎo)電區(qū)域與所述第三導(dǎo)電區(qū)域耦合，以及所述第五導(dǎo)電區(qū)域與所述第二導(dǎo)電區(qū)域耦合。
59.根據(jù)權(quán)利要求56的方法，其中所述第一垂直列的側(cè)壁在面(100)中，垂直于襯底平面，
60.根據(jù)權(quán)利要求56的方法，其中所述第二垂直列的側(cè)壁在面(110)中，垂直于襯底平面。
61.一種場(chǎng)效應(yīng)晶體管，包含襯底，第一單晶硅區(qū)域，在所述襯底上，具有大于1×1019原子/cm3的p型濃度，第二摻碳外延區(qū)域，在所述第一晶體硅區(qū)域之上，具有大于1×1019原子/cm3的p型濃度，第三硅外延區(qū)域，在所述第二摻碳區(qū)域之上，摻雜成n型，第四壓應(yīng)變Si1-w-qGewCq外延區(qū)域，在所述第三硅外延區(qū)域之上，所述Si1-w-qGewCq區(qū)域具有大于1×1019原子/cm3的p型濃度，第五含硅區(qū)域，在所述第四Si1-w-qGewCq區(qū)域之上，具有大于1×1019原子/cm3的p型濃度，垂直結(jié)構(gòu)，包含至少一個(gè)側(cè)壁，該側(cè)壁從所述第一硅區(qū)域、摻碳層第二區(qū)域、硅第三區(qū)域、Si1-w-qGewCq外延區(qū)域第四區(qū)域延伸到所述硅第五區(qū)域，第六壓應(yīng)變Si1-sGes區(qū)域，在所述垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上，從所述摻碳層第二區(qū)域越過所述硅第三區(qū)域延伸到所述Si1-w-qGewCq外延區(qū)域第四區(qū)域，柵介電區(qū)域，在所述第六壓應(yīng)變Si1-sGes區(qū)域之上，以及柵導(dǎo)電區(qū)域，在所述介電區(qū)域之上。
62.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，進(jìn)一步包括覆蓋介電層，在所述垂直結(jié)構(gòu)之上，第一導(dǎo)電通孔，穿過所述覆蓋介電層，與所述第一p型硅區(qū)域接觸，第二導(dǎo)電通孔，穿過所述覆蓋介電層，與所述第五p型含硅區(qū)域在所述垂直結(jié)構(gòu)的頂部接觸，以及第三導(dǎo)電通孔，穿過所述覆蓋介電層，與所述柵導(dǎo)電區(qū)域接觸。
63.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述第五含硅區(qū)域相對(duì)于所述第四Si1-w-qGewCq區(qū)域的上表面弛豫。
64.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述第五含硅區(qū)域選自由單晶硅、多晶硅和多晶SiGe構(gòu)成的組中。
65.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述垂直結(jié)構(gòu)的所述側(cè)壁在晶面(110)中，垂直于所述襯底的主表面。
66.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述垂直結(jié)構(gòu)的所述側(cè)壁上的所述第六應(yīng)變Si1-sGes區(qū)域相對(duì)于所述第一硅區(qū)域壓應(yīng)變。
67.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述柵介電區(qū)域選自下列這些物質(zhì)構(gòu)成的組中硅的氧化物、氮化物、氮氧化物，以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物，單獨(dú)形成或混合形成。
68.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述柵導(dǎo)電區(qū)域選自由金屬、金屬硅化物、摻雜多晶硅和摻雜多晶SiGe構(gòu)成的組中。
69.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述第二摻碳區(qū)域摻雜成p型，濃度范圍為1×1019至1×1021原子/cm3。
70.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述第五含硅區(qū)域摻雜成p型，濃度范圍為1×1019至1×1021原子/cm3。
71.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，其中所述第六應(yīng)變Si1-sGes區(qū)域在鄰近所述第一p型區(qū)域、第二區(qū)域、第四區(qū)域和第五區(qū)域的區(qū)域中摻雜成p型，而在鄰近所述第三n型硅的區(qū)域中摻雜成n型。
72.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，進(jìn)一步包括第七硅區(qū)域，在所述第六壓應(yīng)變Si1-sGes區(qū)域之上、所述柵介電區(qū)域之下。
73.根據(jù)權(quán)利要求72的場(chǎng)效應(yīng)晶體管，其中所述第六應(yīng)變Si1-sGes區(qū)域和所述第七硅區(qū)域在鄰近所述第一p型區(qū)域、第二區(qū)域、第四區(qū)域和第五區(qū)域的區(qū)域中摻雜成p型，而在鄰近所述第三n型硅的區(qū)域中摻雜成n型。
74.根據(jù)權(quán)利要求61的場(chǎng)效應(yīng)晶體管，進(jìn)一步包括第八壓應(yīng)變Si1-x-yGexCy外延區(qū)域，在所述第一硅區(qū)域之上，所述第八壓應(yīng)變Si1-x-yGexCy外延區(qū)域具有大于1×1019原子/cm3的p型濃度。
75.根據(jù)權(quán)利要求74的場(chǎng)效應(yīng)晶體管，其中所述第三硅區(qū)域相對(duì)于所述第八Si1-x-yGexCy區(qū)域的上表面弛豫。
76.根據(jù)權(quán)利要求74的方法，其中所述第六應(yīng)變Si1-sGes區(qū)域在鄰近所述第一p型區(qū)域、第八外延區(qū)域、第四區(qū)域和第五區(qū)域的區(qū)域中摻雜成p型，而在鄰近所述第三n型硅的區(qū)域中摻雜成n型。
77.一種反相器，包含第一硅外延區(qū)域，在第一單晶襯底上，具有大于1×1019原子/cm3的n型濃度，第二Si1-i-jGeiCj外延區(qū)域，在所述第一n型硅區(qū)域之上，第三硅外延區(qū)域，在所述第二Si1-i-jGeiCj外延區(qū)域之上，摻雜成p型，第四應(yīng)變Si1-yCy外延區(qū)域，在所述第三p型硅區(qū)域之上，具有大于1×1019原子/cm3的n型濃度，第五區(qū)域，選自由單晶硅、多晶硅和多晶SiGe構(gòu)成的組中，在所述第四n型應(yīng)變Si1-yCy區(qū)域之上，具有大于1×1019原子/cm3的n型濃度，第一垂直結(jié)構(gòu)，包含至少一個(gè)側(cè)壁，該側(cè)壁從所述第一硅區(qū)域，越過所述應(yīng)變Si1-xCx區(qū)域的第二區(qū)域，越過所述p型硅第三區(qū)域，越過所述應(yīng)變Si1-yCy第四區(qū)域，延伸到所述第五區(qū)域，第六硅區(qū)域，在所述垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上，第一柵介電區(qū)域，在所述第六硅區(qū)域之上，以及第一柵導(dǎo)電區(qū)域，在所述柵介電區(qū)域之上，第七p型硅外延區(qū)域，在所述第一單晶襯底上，具有大于1×1019原子/cm3的濃度，第八摻碳外延區(qū)域，在所述第七p型硅外延區(qū)域之上，具有大于1×1019原子/cm3的p型濃度，第九硅外延區(qū)域，在所述第八摻碳外延區(qū)域之上，摻雜成n型，第十壓應(yīng)變Si1-w-qGewCq外延區(qū)域，在所述第九硅外延區(qū)域之上，具有大于1×1019原子/cm3的p型濃度，第十一區(qū)域，選自由單晶硅、多晶硅和多晶SiGe構(gòu)成的組中，在所述第十Si1-w-qGewCq區(qū)域之上，具有大于1×1019原子/cm3的p型濃度，第二垂直結(jié)構(gòu)，包含至少一個(gè)側(cè)壁，從所述第七p型硅區(qū)域、第八摻碳外延區(qū)域、第九硅外延區(qū)域、第十壓應(yīng)變Si1-w-qGewCq外延區(qū)域，延伸到所述第十一硅外延區(qū)域，第十二應(yīng)變Si1-sGes區(qū)域，在所述垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上，第二柵介電區(qū)域，在所述第十二應(yīng)變Si1-sGes區(qū)域之上，以及第二柵導(dǎo)電區(qū)域，在所述柵介電區(qū)域之上。
78.根據(jù)權(quán)利要求77的場(chǎng)效應(yīng)晶體管，進(jìn)一步包含第一覆蓋介電層，在所述第一垂直結(jié)構(gòu)之上，第一導(dǎo)電通孔，穿過所述第一覆蓋介電層，與所述第一n型硅區(qū)域接觸，第二導(dǎo)電通孔，穿過所述第一覆蓋介電層，與所述第五區(qū)域在所述第一垂直結(jié)構(gòu)的頂部接觸，第三導(dǎo)電通孔，穿過所述第一覆蓋介電層，與所述第一柵導(dǎo)電區(qū)域接觸，第二覆蓋介電層，在所述第二垂直結(jié)構(gòu)之上，第四導(dǎo)電通孔，穿過所述第二覆蓋介電層，與所述第七p型硅外延區(qū)域接觸第五導(dǎo)電通孔，穿過所述第二覆蓋介電層，與所述第十一p型含硅區(qū)域在上述垂直結(jié)構(gòu)的頂部接觸，第六導(dǎo)電通孔，穿過所述第二覆蓋介電層，與所述第二柵導(dǎo)電區(qū)域接觸，以及第三介電區(qū)域，在所述第一襯底上、所述第一和第二垂直結(jié)構(gòu)之間，以提供器件絕緣。
79.根據(jù)權(quán)利要求78的反相器，其中，通過導(dǎo)電材料，所述第四導(dǎo)電通孔與所述第一導(dǎo)電通孔耦合，所述第六導(dǎo)電通孔與所述第三導(dǎo)電通孔耦合，以及所述第五導(dǎo)電通孔與所述第二導(dǎo)電通孔耦合。
80.根據(jù)權(quán)利要求77的反相器，其中所述第一垂直結(jié)構(gòu)的所述側(cè)壁在面(100)中，垂直于所述襯底的主表面。
81.根據(jù)權(quán)利要求77的反相器，其中所述第二垂直結(jié)構(gòu)的所述側(cè)壁在面(110)中，垂直于所述襯底的主表面。
82.根據(jù)權(quán)利要求77的反相器，其中所述第十二應(yīng)變SiGe區(qū)域?yàn)楣鑵^(qū)域。
83.一種反相器，包含第一弛豫Si1-iGei外延區(qū)域，在第一單晶襯底上，所述第一Si1-iGei外延層摻雜成n型，濃度大于1×1019原子/cm3，第二張應(yīng)變硅外延區(qū)域，在所述第一p型Si1-iGei區(qū)域之上，所述第二硅外延區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，第三弛豫Si1-iGei外延區(qū)域，在所述第二硅區(qū)域之上，所述第三硅外延區(qū)域摻雜成p型，第四張應(yīng)變硅外延區(qū)域，在所述第三p型Si1-iGei區(qū)域之上，所述第四應(yīng)變硅區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，第五區(qū)域，選自由弛豫Si1-iGei、多晶硅和多晶SiGe構(gòu)成的組中，在所述第四n型應(yīng)變硅區(qū)域之上，所述第五Si1-iGei區(qū)域摻雜成n型，濃度大于1×1019原子/cm3，第一垂直結(jié)構(gòu)，包含至少一個(gè)側(cè)壁，該側(cè)壁從所述第一弛豫SiGe區(qū)域，越過所述第二應(yīng)變硅外延區(qū)域，越過所述第三p型弛豫Si1-iGei外延區(qū)域，越過所述第四應(yīng)變硅外延區(qū)域，延伸到所述第五區(qū)域。第六應(yīng)變硅區(qū)域，在所述第一垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上，第一柵介電區(qū)域，在所述第六硅區(qū)域之上，以及第一柵導(dǎo)電區(qū)域，在所述柵介電區(qū)域之上，第七p型硅外延區(qū)域，在第一單晶襯底上，具有大于1×1019原子/cm3的濃度，第八摻碳外延區(qū)域，在所述第七p型硅外延區(qū)域之上，具有大于1×1019原子/cm3的p型濃度，第九硅外延區(qū)域，在所屬第八摻碳外延區(qū)域之上，摻雜成n型，第十壓應(yīng)變Si1-w-qGewCq外延區(qū)域，在所述第九硅外延區(qū)域之上，具有大于1×1019原子/cm3的p型濃度，第十一區(qū)域，選自由單晶硅、多晶Si和多晶SiGe構(gòu)成的組中，在所述第十Si1-w-qGewCq之上，具有大于1×1019原子/cm3的p型濃度，第二垂直結(jié)構(gòu)，包含至少一個(gè)側(cè)壁，該側(cè)壁從所述第七p型硅外延區(qū)域、第八摻碳外延區(qū)域、第九硅外延區(qū)域、第十壓應(yīng)變Si1-w-qGewCq外延區(qū)域延伸到所述第十一硅外延區(qū)域，第十二應(yīng)變Si1-sGes區(qū)域，在所述第二垂直結(jié)構(gòu)的所述至少一個(gè)側(cè)壁的一區(qū)域之上，第二柵介電區(qū)域，在所述第十二硅區(qū)域之上，以及第二柵導(dǎo)電區(qū)域，在所述柵介電區(qū)域之上。
84.根據(jù)權(quán)利要求83的場(chǎng)效應(yīng)晶體管，進(jìn)一步包含第一覆蓋介電層，在所述第一垂直結(jié)構(gòu)之上，第一導(dǎo)電通孔，穿過所述第一覆蓋介電層，與所述第六硅區(qū)域在所述第一n型硅層頂部上的區(qū)域中接觸，第二導(dǎo)電通孔，穿過所述第一覆蓋介電層，與所述第五含硅區(qū)域在所述第一垂直結(jié)構(gòu)的頂部接觸，第三導(dǎo)電通孔，穿過所述第一覆蓋介電層，與所述第一柵導(dǎo)電層接觸，第二覆蓋介電層，在所述垂直結(jié)構(gòu)之上，第四導(dǎo)電通孔，穿過所述第二覆蓋介電層，與所述第七p型硅區(qū)域接觸，第五導(dǎo)電通孔，穿過所述第二覆蓋介電層，與所述第十二硅區(qū)域在所述第十一p型硅外延區(qū)域之上、上面所述第一垂直結(jié)構(gòu)頂部的區(qū)域中接觸，第六導(dǎo)電通孔，穿過所述第二覆蓋介電層，與所述第二柵導(dǎo)電區(qū)域接觸，以及第三介電區(qū)域，在所述第一襯底上、所述第一和第二垂直結(jié)構(gòu)之間，以提供器件絕緣。
85.根據(jù)權(quán)利要求84的反相器，其中，通過導(dǎo)電材料，所述第四導(dǎo)電通孔與所述第一導(dǎo)電通孔耦合，所述第六導(dǎo)電通孔與所述第三導(dǎo)電通孔耦合，以及所述第五導(dǎo)電通孔與所述第二導(dǎo)電通孔耦合。
86.根據(jù)權(quán)利要求83的反相器，其中所述第一垂直結(jié)構(gòu)的所述側(cè)壁在面(100)中，垂直于所述襯底的主表面。
87.根據(jù)權(quán)利要求83的反相器，其中所述第二垂直結(jié)構(gòu)的所述側(cè)壁在面(110)中，垂直于所述襯底的主表面。
88.根據(jù)權(quán)利要求83的反相器，其中所述第十二應(yīng)變SiGe區(qū)域?yàn)楣鑵^(qū)域。
全文摘要
本發(fā)明描述了場(chǎng)效應(yīng)晶體管的垂直溝道的結(jié)構(gòu)及形成方法，場(chǎng)效應(yīng)晶體管以及CMOS電路，在垂直單晶半導(dǎo)體結(jié)構(gòu)的側(cè)壁上組合了漏、主體和源區(qū)域，其中在晶體管源和主體之間形成異質(zhì)結(jié)，其中源區(qū)域和溝道獨(dú)立地相對(duì)于主體區(qū)域晶格應(yīng)變，并且其中漏區(qū)域含有放置摻雜劑(例如B和P)擴(kuò)散進(jìn)主體的摻碳區(qū)域。本發(fā)明減小了短溝效應(yīng)問題，例如漏所引入的勢(shì)壘降低以及通過異質(zhì)結(jié)從源到漏區(qū)域的泄漏電流，同時(shí)通過選擇半導(dǎo)體材料，獨(dú)立地允許了溝道區(qū)域中的晶格應(yīng)變，以提高遷移率。通過源和主體區(qū)域之間的異質(zhì)結(jié)克服了柵長(zhǎng)小于100nm的縮放問題。
文檔編號(hào)H01L27/092GK1574253SQ20041004929
公開日2005年2月2日 申請(qǐng)日期2004年6月10日 優(yōu)先權(quán)日2003年6月17日
發(fā)明者歐陽齊慶, 趙澤安 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司