專利名稱：半導(dǎo)體與反相器的結(jié)構(gòu)以及形成半導(dǎo)體結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于半導(dǎo)體組件，特別是有關(guān)于一應(yīng)用在應(yīng)變溝道晶體管(strained channel transistor)的反向器以及集成電路。
背景技術(shù)：
過(guò)去數(shù)十年間為持續(xù)改善集成電路的操作速度、密度以及花費(fèi)，因此縮小金-氧-半場(chǎng)效應(yīng)晶體管(MOSFET)的尺寸，其包括縮小柵極長(zhǎng)度以與柵極氧化層厚度。典型的集成電路包括許多(例如數(shù)百萬(wàn)的)的晶體管，因此業(yè)界一直持續(xù)地試圖改善該些組件。
反向器為一常用于集成電路的半導(dǎo)體電路。圖1a是顯示一反相器電路104，而圖1b則是顯示由該晶體管100、102所組成的反相電路104剖面圖106。一反相器104是用于反轉(zhuǎn)一邏輯態(tài)。一互補(bǔ)式金氧半(CMOS)反相器包括一PMOS晶體管100以及一NMOS晶體管102如圖1a以及圖1b所示。于操作中，當(dāng)輸入端電壓VIN增壓到供應(yīng)電壓VDD，即邏輯態(tài)“1”，該NMOS晶體管102為“開(kāi)”的狀態(tài)，此時(shí)輸出端電壓VOUT接地，即邏輯態(tài)“0”。當(dāng)該輸入端VIN接地，而該輸出端VOUT被驅(qū)動(dòng)至VDD時(shí)，即邏輯態(tài)“1”，該NMOS晶體管102在“關(guān)”的狀態(tài)而該P(yáng)MOS晶體管100在“開(kāi)”的狀態(tài)。
請(qǐng)參照?qǐng)D1b，該P(yáng)MOS晶體管100以及該NMOS晶體管102的漏極108皆與輸出端VOUT連接，而其柵極電極110則連接至一輸入端VIN。該P(yáng)MOS晶體管100的源極112連接至供應(yīng)電壓VDD而該NMOS晶體管102的源極114則接地。
一負(fù)載電容，以CL表示，其代表在輸出端以及接地間的集總電容(lumpedcapacitance)。由于該負(fù)載電容CL需于邏輯擺幅(logic swing)完成前充電或放電，因此該反向器104的功效與CL有很大的影響。
該傳遞延遲(tp)是顯示出反相器104經(jīng)輸入后反應(yīng)出改變的快慢，該參數(shù)為tp＝GL.VDD/Iav(Eq.1)其中Iav是于電壓轉(zhuǎn)換時(shí)的平均電流，而VDD則是一供應(yīng)電流。此外，傳遞延遲(tpHL)與NMOS晶體管102放電電流有關(guān)，如圖1d所示；而傳遞延遲(tpLH)則與PMOS晶體管100的充電電流有關(guān)，如圖1c所示。該tpHL與tpLH的平均則代表反相器104整體的延遲。為減低該反相器104的延遲，則需減低tpHL值、tpLH值或兩者皆需減低。
反相器以及其它半導(dǎo)體電路的延遲值可藉由增加載子遷移率來(lái)減小。過(guò)去曾報(bào)導(dǎo)利用于雙軸拉伸應(yīng)力下的硅溝道以有效增進(jìn)整個(gè)晶體管的電子電洞遷移率，該藉由高應(yīng)力層產(chǎn)生的張力會(huì)沿平行該源極對(duì)漏極的單軸方向產(chǎn)生。藉此，單軸拉伸應(yīng)力改善電子遷移率而單軸壓縮應(yīng)力改善電洞遷移率。而鍺離子植入可選擇性地用以釋放該張力。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的較佳實(shí)施例是提供一種利用應(yīng)變溝道晶體管的集成電路結(jié)構(gòu)及其形成方法。例如，包含一應(yīng)變溝道晶體管可達(dá)成的改良發(fā)明。
根據(jù)本發(fā)明的第一實(shí)施例，其包括形成于半導(dǎo)體基底中的第一晶體管，以及形成于基底中且相對(duì)鄰接于溝道區(qū)的源極以及漏極區(qū)。其中，至少部分的源極以及漏極區(qū)形成在該第二半導(dǎo)體材料中，以形成第一、第二晶格失配區(qū)(lattice-mismatched zones)。一第二晶體管形成于半導(dǎo)體基底上且具有與第一晶體管不同的導(dǎo)電態(tài)。
根據(jù)本發(fā)明的另一較佳實(shí)施例，一反相器包括一應(yīng)變晶體管以及另一半導(dǎo)體組件。該反相器由半導(dǎo)體基底形成，其包括第一、第二半導(dǎo)體材料，且該第一半導(dǎo)體材料的晶格長(zhǎng)數(shù)與第二半導(dǎo)體材料不同。該應(yīng)變晶體管的源極、漏極以及溝道區(qū)形成于半導(dǎo)體基底中。至少部分的第一源極以及漏極區(qū)形成在第二半導(dǎo)體材料中，以于第一晶體管中形成晶格失配區(qū)(lattice-mismatched zones)。該反相器亦包括一形成于半導(dǎo)體基底中并連接該第一晶體管的負(fù)載組件。該負(fù)載組件可為任何半導(dǎo)體組件，例如一第二晶體管，一第二應(yīng)變晶體管，或一電阻。
本發(fā)明較佳實(shí)施例的優(yōu)點(diǎn)在于可減低輸出組件的負(fù)載電容。負(fù)載電容的減低可減少輸出電壓組件增壓以及降壓所需的時(shí)間以增加該組件的速度。


圖1a是繪示出現(xiàn)有技術(shù)于輸出端以及接地間的一具有l(wèi)umped電容的反相器示意圖；圖1b是繪示出現(xiàn)有技術(shù)的晶體管形成反相器的剖面圖；圖1c、圖1d是繪示出一反相器的操作特征；
圖2a-圖2c是繪示出本發(fā)明的第一、第二、第三實(shí)施例；圖3a-圖3d是繪示出替代的實(shí)施例結(jié)構(gòu)；圖4是繪示出另一替代的較佳實(shí)施例結(jié)構(gòu)；圖5a-圖5c是繪示出代表本發(fā)明的再另一實(shí)施例的集成電路；圖6a-圖6h是繪示出制作半導(dǎo)體組件的較佳實(shí)施例方法的步驟；以及圖7a-圖7c是繪示出一反相器的替代實(shí)施例。
符號(hào)說(shuō)明100～PMOS晶體管；102～NMOS晶體管；104～反向器；106～反向電路剖面圖；108～PMOS晶體管漏極；110～柵極電極；112～PMOS晶體管源極；114～NMOS晶體管源極；Vin～輸入電壓；Vout～輸出電壓；VDD～電源端電壓；VSS～接地端電壓；CL～負(fù)載電容；GROUNG～接地；N-～N型淺摻雜；N+～N型重?fù)诫s；tpLH～傳遞延遲；tpHL～傳遞延遲；200～反向器；201～NMOS晶體管；202～PMOS應(yīng)變晶體管；203、203a-c～隔離結(jié)構(gòu)；204～柵極電極；205～柵極間隔物；206～柵極介電質(zhì)；207～應(yīng)變溝道NMOS晶體管；208～溝道區(qū)；209～溝道區(qū)；210～NMOS漏極區(qū)；211～PMOS漏極區(qū)；212～漏極延伸區(qū)；213～漏極延伸區(qū)；214～深漏極區(qū)；215～源極延伸區(qū)；216～NMOS源極區(qū)；217～PMOS源極區(qū)；218～源極延伸區(qū)；219～深漏極區(qū)；220～深源極區(qū)；221～深源極區(qū)；222、304～應(yīng)力源；223～晶格失配區(qū)；226～硅層；229、231、233、235～內(nèi)聯(lián)機(jī)；234～第二應(yīng)力源；241～晶格失配區(qū)；300～源極以及漏極區(qū)；306、308、312、314～應(yīng)變晶體管；315～金屬硅化物；316～凸出金屬硅化物；318～源極或漏極延伸區(qū)；320～溝道區(qū)；330～晶體管；340～NAND柵極；342～NOR柵極；344～XOR柵極；408～第一有源區(qū)；410～第二有源區(qū)；412～柵極堆棧；418～硬掩膜；420～輔助層；422～第一掩膜材料；424～第二掩膜材料；426～輔助間隔物；428～凹陷區(qū)；430～第二半導(dǎo)體材料；432～溝道區(qū)；434～第二晶體管；436～第一晶體管；444～內(nèi)襯層；446～間隔物主體；450～淺溝槽區(qū)；452～漏極區(qū)；770～電阻；772、774～高摻雜終端部分；776～應(yīng)變溝道晶體管；778～電阻；780～阻抗部分。
具體實(shí)施例方式
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下本發(fā)明是有關(guān)于半導(dǎo)體組件以及電路的領(lǐng)域，特別是有關(guān)于利用應(yīng)變溝道場(chǎng)效應(yīng)晶體管(strained channel field effect transistor)的反相電路制作。以下請(qǐng)配合圖2a-圖2c說(shuō)明本發(fā)明第一、第二、第三較佳實(shí)施例，其中該些圖總稱為圖2。
請(qǐng)參照?qǐng)D2，提供第一半導(dǎo)體材料226以作為半導(dǎo)體基底，其中該較佳的材料為硅。此外，亦包括其它半導(dǎo)體基底化合物，例如砷化鎵(galliumarsenide)或摻雜的半導(dǎo)體，例如硅-鍺(silicon-germanium)。而該起始材料亦可為絕緣層上有半導(dǎo)體(SOI)的基底，例如一絕緣層上有硅的基底。該起始材料亦包括一磊晶成長(zhǎng)半導(dǎo)體層及/或一半導(dǎo)體基底中的摻雜區(qū)，例如三重井結(jié)構(gòu)(triple well structure)。
請(qǐng)參照?qǐng)D2a，其是顯示由晶體管201/202所組成的反相器200。由隔離結(jié)構(gòu)203定義的有源區(qū)的PMOS應(yīng)變晶體管202以及NMOS晶體管201。該P(yáng)MOS應(yīng)變晶體管202具有溝道區(qū)208，而該NMOS具有一溝道區(qū)209且與該P(yáng)MOS溝道區(qū)具有不同的導(dǎo)電態(tài)。
該柵極電極204由摻雜復(fù)晶硅或復(fù)晶硅鍺形成并設(shè)置于柵極介電質(zhì)206上。于另一實(shí)施例中，該柵極電極204可由一或多種金屬、金屬硅化物、金屬氮化物或?qū)щ娊饘傺趸镄纬?。于該較佳實(shí)施例中，該電極204包括一復(fù)晶硅。上述的金屬包括例如鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)以及鉿(hafnium)可作為頂部電極204部分。此外，上述的該金屬氮化物包括但不限于氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalumnitride)。另外，該金屬硅化物則包括但不限于硅化鎳(nickel silicide)、硅化鈷(cobalt silicide)、硅化鎢(tungsten silicide)、硅化鈦(titaniumsilicide)、硅化鉭(tantalum silicide)、硅化鉑(platinum silicide)以及硅化鉺(erbium silicide)。而導(dǎo)電金屬氧化物則包括但不限于釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。
成對(duì)的柵極間隔物205由一介電質(zhì)(例如二氧化硅以及氮化硅)形成于柵極電極204的兩側(cè)。而柵極介電質(zhì)206形成于溝道區(qū)208/209上以與柵極電極204下。該柵極介電質(zhì)206的材料包括，例如二氧化硅、氮氧化硅或氮化硅。該柵極介電質(zhì)亦包括一高介電常數(shù)材料，其較佳的介電常數(shù)大于8。該介電材料可為下列一或多個(gè)組成，包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、硅酸鉿(HfSiO4)、氧化鋯(ZrO2)、氮氧化鋯(ZrON)、硅酸鋯(ZrSiO4)、氧化釔(Y2O3)、氧化鑭(La2O3)、氧化鈰(CeO2)、氧化鈦(TiO2)、氧化鉭(Ta2O5)及其連接。
于本發(fā)明較佳實(shí)施例中，該高介電常數(shù)材料為氧化鋯，且該介電質(zhì)206的硅平均氧化厚度(EOT)以小于50較佳，以小于20更佳，而甚至以小于10更佳。此外，該介電質(zhì)206的厚度小于100，以小于50更佳，而甚至以小于20者更佳。
該NMOS漏極區(qū)210包括一與深漏極區(qū)214連接的漏極延伸區(qū)212，而該P(yáng)MOS漏極區(qū)211包括一與深漏極區(qū)219連接的漏極延伸區(qū)213。該NMOS源極區(qū)216包括一與深源極區(qū)221連接的源極延伸區(qū)218，而該P(yáng)MOS源極區(qū)217包括一與深源極區(qū)220連接的源極延伸區(qū)215。
如圖2a-圖2c所示，該第一、第二以及第三較佳實(shí)施例更包括內(nèi)聯(lián)機(jī)229、231、233、235。其中該內(nèi)聯(lián)機(jī)由金屬或金屬合金形成，例如鋁、銅、鉭、鈦、鉬、鎢、鉑、鉿、釕或任何上述的連接。當(dāng)利用導(dǎo)線(例如銅)連結(jié)插塞至另一處以及供應(yīng)節(jié)點(diǎn)時(shí)，可經(jīng)由導(dǎo)電插塞(例如鎢)接觸該硅區(qū)。
一特殊的實(shí)施例中顯示，內(nèi)聯(lián)機(jī)235連接該P(yáng)MOS漏極211以及該NMOS漏極210并傳輸該反相電路的輸出電壓VOUT。另一內(nèi)聯(lián)機(jī)233提供一供應(yīng)電壓VDD至PMOS源極區(qū)217。一第三內(nèi)聯(lián)機(jī)231連接一供應(yīng)電壓VSS至NMOS源極區(qū)216。于一較佳實(shí)施例中，VSS是一接地線而VDD提供的電壓范圍為0.3-5伏特(例如低于1.8伏特)。此外，該柵極電極204相互連接后再藉由第四內(nèi)聯(lián)機(jī)229連接至供應(yīng)電流VIN。
一反相電流包括上述組件。如果由該輸入電壓VIN提供的電壓等于或幾乎等于VDD，該輸出電壓VOUT將會(huì)等于或幾乎等于電壓VSS。相反的，如果一由該輸入電壓VIN提供的電壓等于或幾乎等于VSS，該輸出電壓VOUT將會(huì)等于或幾乎等于電壓VDD。
于一較佳實(shí)施例中，該溝道區(qū)208包括一復(fù)晶硅。該復(fù)晶硅具有鉆石晶格結(jié)構(gòu)且該本質(zhì)晶格常數(shù)約5.431。該本質(zhì)晶格常數(shù)是該材料松弛或膨脹的平衡態(tài)下的晶格常數(shù)。
于第一較佳實(shí)施例中，一應(yīng)變溝道PMOS晶體管202與一NMOS晶體管201連接以形成一反相器，如圖2a所示。第一應(yīng)力源222為PMOS源極217以及漏極211區(qū)不可忽略的區(qū)域，其形成于接近該P(yáng)MOS溝道208兩側(cè)的區(qū)域。利用晶格失配區(qū)(lattice-mismatched zones)223定義出PMOS晶體管202中第一、第二半導(dǎo)體材料226、222的接面。在此，該些圖并無(wú)按實(shí)際比例表示。于較佳實(shí)施例中，當(dāng)源極以及漏極深度約一千埃或更深時(shí)，應(yīng)力源的實(shí)際厚度僅約幾百埃。因此，該應(yīng)力源通常為該源極/漏極區(qū)的一小部分。
該第二半導(dǎo)體材料222包括一摻雜半導(dǎo)體，例如本質(zhì)晶格常數(shù)為5.431-5.657的硅-鍺，而該本質(zhì)晶格常數(shù)取決于硅-鍺中鍺的濃度。一產(chǎn)生于源極217以及漏極211方向的溝道區(qū)208上的壓縮應(yīng)力，可增加PMOS晶體管的驅(qū)動(dòng)電流而使該P(yáng)MOS晶體管可自電源功率供應(yīng)VDD傳遞較高的充電電流至輸出端VOUT，而該較高充電電流可使PMOS晶體管202產(chǎn)生較小的傳遞延遲tpLH藉由傳遞延遲tPLH的減小可進(jìn)一步減少反相器200的延遲并改善反相器電路的效能。
如圖2b所示，于第二較佳實(shí)施例中，連接一PMOS晶體管205與應(yīng)變溝道NMOS晶體管207以形成一反相器200。一第二應(yīng)力源234由第三半導(dǎo)體材料形成于接近該NMOS溝道209兩側(cè)區(qū)且為該NMOS源極216以及漏極210區(qū)的重要部分。利用晶格失配區(qū)(lattice-mismatched zones)241定義出NMOS晶體管207中第一、第三導(dǎo)體材料226、234的接面。
該第二應(yīng)力源234的第三半導(dǎo)體材料234可包括一摻雜半導(dǎo)體，例如硅-鍺-碳(Si1-x-yGexCy)或硅-碳(Si1-yCy)。若該硅-鍺-碳的碳濃度大于鍺濃度的十分之一，則該硅-鍺-碳的晶格常數(shù)將小于硅。該晶格失配區(qū)(lattice-mismatched zones)241亦包括一晶格常數(shù)小于硅的半導(dǎo)體，例如硅-碳(Si1-yCy)，其莫耳分率y約0.01-0.04。
該晶格失配區(qū)(lattice-mismatched zones)241包括對(duì)該溝道區(qū)209施行應(yīng)變應(yīng)力的第二應(yīng)力源234，其中該應(yīng)力源234是由晶格常數(shù)小于第一半導(dǎo)體材料226的第三半導(dǎo)體材料組成，以于整個(gè)NMOS溝道區(qū)209的第一半導(dǎo)體材料226上產(chǎn)生一拉伸應(yīng)力。其中，沿源極216至漏極210方向的拉伸應(yīng)力(u沿著平行于源極至漏極聯(lián)機(jī)的方向)可增進(jìn)該應(yīng)變型NMOS溝道晶體管207的電子遷移率，進(jìn)而使NMOS晶體管201于該輸出端VOUT接地時(shí)傳遞較高放電電流。而該較高放電電流可使NMOS晶體管207產(chǎn)生較小的傳遞延遲tPHL。藉由傳遞延遲tPHL的減小可進(jìn)一步減少反相器200的延遲并改善反相器電路的效能。
如圖2c所示，于第三較佳實(shí)施例中，一PMOS晶體管202與應(yīng)變溝道NMOS晶體管207連接以形成一反相器200。一第一應(yīng)力源222形成于接近該P(yáng)MOS溝道208兩側(cè)區(qū)且為該P(yáng)MOS源極217以及漏極211區(qū)不可忽略的部分。利用晶格失配區(qū)(lattice-mismatched zones)定義出PMOS晶體管202中第一、第二導(dǎo)體材料226、222的接面。該第二應(yīng)力源234形成于接近該NMOS溝道209兩側(cè)區(qū)且為該NMOS源極216以及漏極210區(qū)的重要部分。利用晶格失配區(qū)(lattice-mismatched zones)定義出NMOS晶體管207中第一、第二導(dǎo)體材料226、234的接面。
綜上所述，由PMOS溝道區(qū)208產(chǎn)生的壓縮應(yīng)力可增進(jìn)PMOS晶體管202的驅(qū)動(dòng)電流，而由NMOS溝道區(qū)209產(chǎn)生的應(yīng)變應(yīng)力可提高NMOS晶體管207的放電電流。如上所述，本發(fā)明藉由較高的PMOS晶體管202驅(qū)動(dòng)電流以減小tPLH以及藉由較高的NMOS晶體管201放電電流以減小tPLH，進(jìn)而有效改善反相器200的效能。
圖3a-圖3d，在此總稱為圖3，是顯示應(yīng)變溝道晶體管306、308、312以及314中的應(yīng)力源的多個(gè)實(shí)施例。該第一、第二應(yīng)力源以300表示之。而圖3的該應(yīng)變晶體管306、308、312、314則代表應(yīng)變型NMOS晶體管207以及應(yīng)變型PMOS晶體管202，而該源極以及漏極區(qū)300則代表應(yīng)變型NMOS晶體管207的源極210以及漏極216以及應(yīng)變型PMOS晶體管202的源極211以及漏極217。
于圖3中，該應(yīng)力源304的位置是為說(shuō)明之用但不限于此。圖3是顯示該應(yīng)力源304可形成于源極或漏極區(qū)300的任何部分。如圖3b所示該應(yīng)力源300為淺埋藏的并以硅層226覆蓋，而該較佳的硅層為第一半導(dǎo)體材料或其相似物。
如圖3所示的一導(dǎo)電材料315，例如一金屬硅化物(例如硅化鈦、硅化鈷、硅化鎳、硅化鉭、硅化鉺、硅化銥)形成于源極以及漏極區(qū)300以減小電阻系數(shù)。其它材料包括鍺硅化鈷(cobalt germanosilicide)、鍺硅化鎳(nickelgermanosilicide)、碳-硅化鈷(cobalt carbon-silicide)、碳-硅化鎳(nickel carbon-silicide)。該金屬硅化物315形成于基底中且于該柵極介電層的表面下，如圖3a、圖3b所示，或者形成延伸至該柵極介電層206的表面上的凸出金屬硅化物316，如圖3c、圖3d所示。該應(yīng)力源304亦可進(jìn)一步延伸至柵極介電層206表面上以形成抬高的源極以及漏極區(qū)。圖3d顯示該應(yīng)力源304形成于基底表面226下而該第一半導(dǎo)體材料則形成于基底表面226上且介于金屬硅化物315以及該應(yīng)力源304之間。
此外，如圖4所示，該應(yīng)力源300可水平延伸至該源極或漏極延伸區(qū)318。于晶體管330中，該鄰近于溝道區(qū)320的應(yīng)力源與所需組件的功能特性十分有關(guān)。越接近溝道區(qū)形成該應(yīng)力源300則越可增進(jìn)該晶體管330的電子或電洞遷移率。
圖5a-圖5c是顯示多個(gè)實(shí)施例的電路圖，本發(fā)明包括例如NOR柵極342(圖5a)、NAND柵極340(圖5b)、XOR柵極344(圖5c)。該些實(shí)施例是顯示應(yīng)用本發(fā)明概念的多種電路。例如，當(dāng)該NMOS晶體管無(wú)應(yīng)變時(shí)，該P(yáng)MOS晶體管可為應(yīng)變溝道晶體管(詳見(jiàn)圖2a)。于另一實(shí)施例中，該NMOS晶體管被應(yīng)變，而該P(yáng)MOS晶體管則無(wú)(詳見(jiàn)圖2b)。最后，如圖2c的實(shí)施例所揭露，該NMOS以及PMOS晶體管皆被應(yīng)變。在此所舉的實(shí)施例是用以說(shuō)明本發(fā)明但并不限于此范圍。
另一方面，本發(fā)明是提出一種整合具有多于一種導(dǎo)電態(tài)的應(yīng)變溝道晶體管方法，其對(duì)另一種導(dǎo)電態(tài)的晶體管的載子遷移率的影響可降至最低。該圖5a-圖5c的電路圖是提供利用該些優(yōu)點(diǎn)的實(shí)施例電路圖。
請(qǐng)參照?qǐng)D6a-圖6h，其是顯示具有多重導(dǎo)電態(tài)的應(yīng)變溝道晶體管集成電路的制作方法。提供一半導(dǎo)體基底226以硅基底較佳，接著于基底中形成隔離結(jié)構(gòu)203以定義出有源區(qū)。該隔離結(jié)構(gòu)203是利用標(biāo)準(zhǔn)淺溝槽隔離(STI)制程形成，例如包括下列步驟蝕刻出深度為2000-6000的溝槽，利用化學(xué)氣相沉積制程填充介電材料于該溝槽中，以及進(jìn)行一化學(xué)機(jī)械平坦化，以形成如圖6a所示的剖面結(jié)構(gòu)。在此，亦可使用其它隔離結(jié)構(gòu)，例如場(chǎng)氧化物(即利用硅的局部氧化法形成)。
如圖6a所示，形成一柵極堆棧412于第一、第二有源區(qū)408/410中。其中該柵極堆棧412，包括一硬掩膜418、一柵極電極204以及一柵極介電質(zhì)206。于該柵極電極204頂部形成一硬掩膜418保護(hù)層。而該柵極電極204則形成于該柵極介電質(zhì)206上，在此可利用任何已知并適用于本技術(shù)領(lǐng)域的柵極介電質(zhì)制作步驟(例如熱氧化法、氮化法、濺鍍沉積法或化學(xué)氣相沉積法)以形成該柵極介電質(zhì)206。該柵極介電質(zhì)206的厚度范圍為5-100。該柵極介電質(zhì)206為一傳統(tǒng)柵極介電層，例如二氧化硅、氮氧化硅、高介電常數(shù)介電質(zhì)或上述的組合。
請(qǐng)參照?qǐng)D6b，一輔助層420形成于第一、第二有源區(qū)408/410上。該輔助層是利用化學(xué)氣相沉積或?yàn)R鍍沉積一介電層而形成，其中該輔助可為氧化物。在本發(fā)明較佳實(shí)施例中，該輔助層420厚度約為20-100。
接著請(qǐng)參照?qǐng)D6c，一第一掩膜材料422形成于第一、第二有源區(qū)408/410上。該材料422包括，例如二氧化硅、氮氧化硅或氮化硅。在本發(fā)明較佳實(shí)施例中，該第一掩膜材料422包括于二氧化硅多重層上的氮化硅。
圖6d是顯示利用沉積以及微影技術(shù)形成一第二掩膜材料424于該第二有源區(qū)410上以覆蓋該第一掩膜材料422，同時(shí)曝露出于第一有源區(qū)的該第一掩膜材料422。該第二掩膜材料424可包括任何與第一掩膜材料422不同的掩膜材料。在本發(fā)明較佳實(shí)施例中，該第二掩膜材料包括一光阻材料。
利用該第二掩膜材料424蝕刻第二有源區(qū)410的第一掩膜材料422。在此較佳的蝕刻制程為非等向性的電漿蝕刻。結(jié)果如圖6e所示，于鄰接該第一有源區(qū)408的柵極堆棧412區(qū)形成輔助間隔物或內(nèi)襯層426。
形成該輔助間隔物426后，于該有源區(qū)中蝕刻出大致與該輔助間隔物426對(duì)齊的凹陷區(qū)428，在此是利用上述的硅蝕刻化學(xué)技術(shù)形成。于該蝕刻制程后移除該第二掩膜材料424。
接著，磊晶成長(zhǎng)該第二半導(dǎo)體材料430以填充該凹陷區(qū)428，其中該成長(zhǎng)是利用選擇性磊晶成長(zhǎng)(SEG)完成。該用以完成磊晶成長(zhǎng)的制程可為化學(xué)氣相沉積法(CVD)、超高真空化學(xué)氣相沉積法(UHV-CVD)或分子束磊晶(MBE)。或者，亦可延伸該磊晶成長(zhǎng)材料至該第一有源區(qū)408的溝道區(qū)432表面上，已形成抬高的源極以及漏極結(jié)構(gòu)，如圖6f所示。
該第二半導(dǎo)體材料430包括鍺莫耳分率為0.1-0.9的硅-鍺。該第二半導(dǎo)體另外包括碳莫耳分率為0.01-0.04的硅-碳。此外，該第二半導(dǎo)體亦可包括硅-鍺-碳(Si1-x-yGezCy)。若該硅-鍺-碳的碳濃度高于鍺濃度的十分之一，則其晶格常數(shù)會(huì)低于硅。
覆蓋硬掩膜418于柵極電極204頂部以免磊晶成長(zhǎng)于該柵極電極204上。而該輔助間隔物426則可避免柵極電極側(cè)壁的磊晶成長(zhǎng)。于該磊晶成長(zhǎng)后，移除該硬掩膜418、輔助層420、輔助間隔物426以及第一掩膜材料422以形成如圖6g所示的結(jié)構(gòu)。
于磊晶成長(zhǎng)的第一半導(dǎo)體材料226過(guò)程中，可包括原位摻雜或不摻雜。若不于成長(zhǎng)中摻雜，亦可于后續(xù)過(guò)程進(jìn)行摻雜再利用一快速熱回火制程活化該摻雜物。該摻雜物的導(dǎo)入可利用傳統(tǒng)離子植入法、電漿浸入離子植入法(PIII)、氣體或固體源擴(kuò)散或任何其它已知且適用于本技術(shù)領(lǐng)域的技術(shù)。任何植入缺陷以及無(wú)晶格排列結(jié)構(gòu)皆可藉由后續(xù)升溫的回火處理進(jìn)行修補(bǔ)。
圖6h是顯示后續(xù)半導(dǎo)體組件的制程。于圖6g結(jié)構(gòu)上進(jìn)行一第一淺植入以摻雜第一、第二晶體管源極以及漏極區(qū)452的淺溝槽區(qū)450并形成該源極/漏極延伸區(qū)。
形成側(cè)壁間隔物于柵極電極204兩側(cè)。于實(shí)施例中，利用化學(xué)氣相沉積一介電材料以形成間隔物，該介電材料例如二氧化硅或氮化硅，接著非等向性蝕刻該介電材料以形成一對(duì)間隔物。于圖6h的實(shí)施例中，該間隔物是一復(fù)合的間隔材料。該復(fù)合間隔物可包括一介電質(zhì)內(nèi)襯層444以及一間隔物主體446。其中該介電質(zhì)內(nèi)襯層444可藉由沉積一介電質(zhì)內(nèi)襯層材料(例如二氧化硅)形成，而該間隔物主體446則由例如氮化硅形成，接著利用反應(yīng)性離子蝕刻進(jìn)行一非等向性蝕刻。于另一實(shí)施例中，該內(nèi)襯層444可為氧化物，而該間隔物主體446可為氮化物。
于覆蓋第二晶體管434時(shí)，利用離子植入形成第一晶體管436的源極以及漏極區(qū)，該較佳的摻雜物為砷、磷或兩者組合。而第一晶體管434的源極以及漏極區(qū)則是于覆蓋該第一晶體管436時(shí)利用離子植入形成，其較佳的摻雜物為硼。接著于該第一、第二有源區(qū)408/410上形成一保護(hù)層448。
圖7a-圖7c顯示另一反相器的實(shí)施例。在此實(shí)施例中，該反相器770包括串聯(lián)連接一電阻778的應(yīng)變溝道晶體管776。如圖2所示，一晶體管做為負(fù)載組件，而在此實(shí)施例中該負(fù)載組件則是電阻778。該應(yīng)變溝道晶體管776可為NMOS晶體管(圖7b)或PMOS晶體管(圖7c)。而晶體管的選擇通常取決于其它芯片位置上的晶體管的導(dǎo)電態(tài)。
請(qǐng)參照?qǐng)D7a，該電阻778包括一分隔兩高摻雜終端部分772、774的阻抗部分780。該終端部分772連接該晶體管776的源極/漏極區(qū)214。于圖式中顯示，一隔離溝槽203b形成于兩區(qū)214、772之間。于一些案例中，當(dāng)該兩區(qū)214、772為同一導(dǎo)電態(tài)時(shí)，可移除該隔離溝槽203b以減少該表面積。
該第二終端774連接至電壓供應(yīng)V2。請(qǐng)參照?qǐng)D7b，該電壓供應(yīng)結(jié)點(diǎn)V2為該供應(yīng)結(jié)點(diǎn)VDD，而該電壓供應(yīng)結(jié)點(diǎn)V1為該供應(yīng)結(jié)點(diǎn)VSS(例如接地)。請(qǐng)參照?qǐng)D7c，該電壓供應(yīng)結(jié)點(diǎn)V2為該供應(yīng)結(jié)點(diǎn)VSS，而該電壓供應(yīng)結(jié)點(diǎn)V1為該供應(yīng)結(jié)點(diǎn)VDD。在此雖未顯示，但其它組件(例如一晶體管)可連接于該供應(yīng)結(jié)點(diǎn)V1、V2以及該反相器組件776、778的晶體管間。
于另一實(shí)施例中，合并一已揭露于共同申請(qǐng)中的臺(tái)灣申請(qǐng)?zhí)?3110079所揭露的電阻型態(tài)的電阻778并入附件以作為參考。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括一半導(dǎo)體基底，其包括第一、第二半導(dǎo)體材料且該第一半導(dǎo)體材料的晶格常數(shù)與該第二半導(dǎo)體材料不同；一第一晶體管，形成于該半導(dǎo)體基底中，其中該第一晶體管具有形成于該基底中且相對(duì)鄰接于一第一溝道區(qū)的第一源極以及漏極區(qū)，其中一第一柵極介電質(zhì)覆蓋該第一溝道區(qū)域且一第一柵極電極覆蓋該第一柵極介電質(zhì)，而該第一溝道區(qū)形成在該第一半導(dǎo)體材料中而至少一部分的該第一源極以及漏極區(qū)形成在該第二半導(dǎo)體材料中；以及一第二晶體管，形成于該半導(dǎo)體基底中，其導(dǎo)電態(tài)與該第一晶體管不同，該第二晶體管具有一形成于該基底中且相對(duì)鄰接于第二溝道區(qū)的第二源極以及漏極區(qū)，其中一第二柵極介電質(zhì)覆蓋該第二溝道區(qū)且一第二柵極電極覆蓋該第二柵極介電質(zhì)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第一晶體管與該第二晶體管連接以形成一反相器、部分的NOR電路、部分的NAND電路或部分的XOR電路。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第一以及第二柵極介電質(zhì)是由一高介電常數(shù)材料形成。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第二半導(dǎo)體材料的晶格常數(shù)較該第一半導(dǎo)體材料者大，且該第一晶體管是一PMOS晶體管。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第二半導(dǎo)體材料包括硅以及鍺。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體結(jié)構(gòu)，其中該鍺的濃度大于10％。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第二半導(dǎo)體材料包括硅、鍺以及碳。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第二半導(dǎo)體材料的晶格常數(shù)較該第一半導(dǎo)體材料者小，且該第一晶體管是一NMOS晶體管。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中該第二半導(dǎo)體材料包括硅以及碳。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其中該碳的濃度范圍是0.01-0.04％。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中至少部分的該第二源極以及漏極區(qū)由一第三半導(dǎo)體材料形成。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體結(jié)構(gòu)，其中該第二半導(dǎo)體材料的晶格常數(shù)較該第一半導(dǎo)體材料者大且該第三材料的晶格常數(shù)較該第一材料者小。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中該第一晶體管是一PMOS而該第二晶體管是一NMOS。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中該第三半導(dǎo)體材料包括硅、鍺以及碳。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該第一、第二源極以及漏極區(qū)與該第一、第二晶體管的柵極電極各別包括一硅化物部分。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中于該第一以及第二半導(dǎo)體材料間的接面與該柵極介電質(zhì)邊緣的距離小于700。
17.一種反相器，包括一晶體管，形成于半導(dǎo)體基底中，該晶體管具有形成于該基底中且相對(duì)鄰接于一溝道區(qū)的源極以及漏極區(qū)，其中該溝道形成在一第一導(dǎo)電材料中而至少部分的該源極以及漏極區(qū)形成在一第二導(dǎo)電材料中，且該第一導(dǎo)電材料與該第二導(dǎo)電材料不同；一負(fù)載組件，形成于該半導(dǎo)體基底中，該負(fù)載組件連接于該漏極區(qū)以及一第一電壓供應(yīng)節(jié)點(diǎn)之間；以及一第二電壓供應(yīng)節(jié)點(diǎn)，連接該源極區(qū)。
18.根據(jù)權(quán)利要求17所述的反相器，其中該第二半導(dǎo)體材料的晶格常數(shù)較該第一半導(dǎo)體材料大，且該晶體管是一PMOS晶體管。
19.根據(jù)權(quán)利要求17所述的反相器，其中該第二半導(dǎo)體材料的晶格常數(shù)較該第一半導(dǎo)體材料者小，且該晶體管是一NMOS晶體管。
20.一種形成一半導(dǎo)體結(jié)構(gòu)的方法，包括下列步驟提供一半導(dǎo)體基底，該基底包括由一第一半導(dǎo)體材料形成的一半導(dǎo)體主體；于該半導(dǎo)體主體中定義第一以及第二有源區(qū)；形成一第一晶體管于該第一有源區(qū)，該第一晶體管包括形成于該半導(dǎo)體主體中且相對(duì)鄰接于一溝道區(qū)的源極以及漏極區(qū)，該第一晶體管更包括一形成于該溝道區(qū)的柵極介電質(zhì)以及一形成于該第一柵極介電質(zhì)上的一第一柵極電極，其中該第一溝道區(qū)形成在該第一半導(dǎo)體材料中而該至少一部分的源極以及漏極區(qū)形成在一第二半導(dǎo)體材料中，而該第二半導(dǎo)體材料具有與該第一半導(dǎo)體材料不同的晶格常數(shù)；形成一第二組件于該第二有源區(qū)；以及形成一導(dǎo)體于該晶體管的漏極以及一負(fù)載組件之間。
21.根據(jù)權(quán)利要求20所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該第二組件包括一與該第一晶體管不同導(dǎo)電形態(tài)的一第二晶體管，且該第二晶體管具有形成于該半導(dǎo)體中并相對(duì)鄰接一第二溝道區(qū)的第二源極以及漏極區(qū)，其中該導(dǎo)體形成于該第一晶體管以及該第二晶體管的源極間。
22.根據(jù)權(quán)利要求21所述的形成一半導(dǎo)體結(jié)構(gòu)的方法更包括電性連接該第一晶體管的源極與一第一電壓供應(yīng)節(jié)點(diǎn)；以及電性連接該第二晶體管的源極與一第二電壓供應(yīng)節(jié)點(diǎn)。
23.根據(jù)權(quán)利要求20所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該第二組件包括一電阻。
24.根據(jù)權(quán)利要求23所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該電阻包括第一以及第二端點(diǎn)以使該導(dǎo)體形成于該晶體管漏極以及該電阻的一第一端點(diǎn)間，該方法更包括電性連接該第一晶體管的源極與該第一電壓供應(yīng)節(jié)點(diǎn)；以及電性連接該電阻的一第二端點(diǎn)與該第二電壓供應(yīng)節(jié)點(diǎn)。
25.根據(jù)權(quán)利要求20所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中形成該第一晶體管包括形成一柵極堆棧，該堆棧包括該柵極介電質(zhì)以及該柵極電極；形成一介電層于包含有該柵極堆棧的一第一有源區(qū)上；非等向蝕刻該介電層以沿該柵極電極側(cè)壁形成一側(cè)壁間隔物；蝕刻部分的該半導(dǎo)體主體以形成鄰接于該側(cè)壁間隔物的溝槽；以及形成該第二半導(dǎo)體材料于該溝槽中。
26.根據(jù)權(quán)利要求25所述的形成一半導(dǎo)體結(jié)構(gòu)的方法更包括形成一第一半導(dǎo)體材料層于該第二半導(dǎo)體材料上。
27.根據(jù)權(quán)利要求20所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該第二半導(dǎo)體材料包括硅以及鍺，其晶格常數(shù)較該第一半導(dǎo)體材料者大。
28.根據(jù)權(quán)利要求27所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該第二導(dǎo)體材料包括硅、鍺以及碳。
29.根據(jù)權(quán)利要求27所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該鍺的濃度大于10％。
30.根據(jù)權(quán)利要求20所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該第二半導(dǎo)體材料包括硅以及碳，其晶格常數(shù)較該第一半導(dǎo)體材料小。
31.根據(jù)權(quán)利要求30所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該第二半導(dǎo)體材料包括硅、鍺以及碳。
32.根據(jù)權(quán)利要求31所述的形成一半導(dǎo)體結(jié)構(gòu)的方法，其中該鍺的濃度范圍是0.01-0.04％。
全文摘要
本發(fā)明提供一種形成于半導(dǎo)體基底上的組件或電路，其中該基底包括晶格常數(shù)不同的第一、第二半導(dǎo)體材料。一第一晶體管，包括相對(duì)鄰接于源極以及漏極區(qū)的溝道區(qū)，且至少部分的源極以及漏極區(qū)形成在第二半導(dǎo)體材料中以于該晶體管中形成晶格失配區(qū)(lattice－mismatched zones)。將該第一晶體管與第二組件連接以形成一電路，例如一反相器。其中，該第二組件可為第二晶體管，而該第二晶體管的導(dǎo)電態(tài)與第一晶體管或電阻不同。
文檔編號(hào)H01L21/00GK1627519SQ20041005518
公開(kāi)日2005年6月15日 申請(qǐng)日期2004年8月12日 優(yōu)先權(quán)日2003年8月15日
發(fā)明者林俊杰, 李文欽, 楊育佳, 胡正明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司