專利名稱：一種立體堆棧式封裝結構的制作方法
技術領域：
本發(fā)明涉及一種立體堆棧式封裝結構，特別是涉及一種將兩元件以背對背方式進行接合而成的立體堆棧式封裝結構。
背景技術：
電子構裝(Electronic Packaging)也被稱為電子封裝，它的目的在賦予集成電路元件(IC)組織架構，使其能發(fā)揮既定的功能。以微電子產品的處理來看，電子封裝屬于產品后段的處理技術，因此構裝常被認為只是集成電路處理技術的配角之一。事實上，電子封裝技術主宰電子產品尺寸與成本，因此開發(fā)構裝技術的重要性不亞于IC處理技術與其它的微電子相關處理技術。
依構裝中組合的IC芯片數(shù)目，電子封裝可區(qū)分為單芯片封裝(Single ChipPackages，SCP)與多芯片封裝(Multichip Packages，MCP)兩大類；而多芯片封裝也包括多芯片模塊封裝(Multichip Module，MCM)。為了達到小型化、低成本、高密度配線以及高功能化的產品需求，多芯片封裝即立體堆棧式封裝，已成為當前電子封裝發(fā)展的主流，因此如何降低多芯片封裝的成本以及簡化封裝處理也成為目前半導體業(yè)的研發(fā)目標。
其中，在美國專利第6359340號所揭露的具有堆棧芯片架構的多芯片模塊(Multichip module having a stacked chip arrangement)，就是將一顆一顆的芯片堆棧于一基板之后，再利用打線的技術進行電性連接。雖然以目前發(fā)展成熟的打線技術進行電性連接可降低制作成本，但其封裝完成的尺寸會比原本的芯片尺寸更大，因此，并不屬于芯片尺寸封裝。
此外，在美國專利第6611052號所揭露的堆棧式晶片級半導體封裝(WAFER LEVEL STACKABLE SEMICONDUCTOR PACKAGE)，則是將每一個芯片堆棧于一基板上，而每一個芯片的表面都設計有相對應的凸塊以構成電性導通。然而，此封裝結構要在所有芯片堆積完成后才能進行電性測試，因此，若其中有任何一個芯片在堆棧過程中發(fā)生問題時，則整個堆棧完成的封裝結構就無法使用，使成品率不穩(wěn)定并造成生產上的困難。

發(fā)明內容
本發(fā)明所要解決的問題在于提供一種立體堆棧式封裝結構。
為了實現(xiàn)上述目的，本發(fā)明提供了一種立體堆棧式封裝結構，此封裝結構主要將一第一元件與一個第二元件二者以背對背(back to back)的方式堆棧在一起，并利用線路重布技術(Redistribution Layer；RDL)將第一元件與第二元件上作為輸入/輸出埠的金屬墊分別拉線到第一元件與第二元件的邊緣處，并通過一導電柱使其上下電性導通，使第一元件與第二元件之間可進行信號的傳遞，之后，再通過第二元件上的導電凸塊使其與印刷電路板進行信號的傳遞。
此第一元件與第二元件可為晶片對晶片的結合(Wafer to Wafer)、芯片對芯片的結合(Die to Die)或是芯片與晶片的結合(Die to Wafer)。
當?shù)谝辉c第二元件為芯片對芯片的堆棧時，此第一元件與第二元件可為相同功能的半導體元件或是不同功能的半導體元件，例如當?shù)谝辉c第二元件二者皆為內存元件堆棧在一起時，則單位面積內存儲器元件的容量即可加倍；當?shù)谝辉c第二元件為內存元件與邏輯元件堆棧在一起時，則使每單位面積的封裝結構發(fā)揮更大的效能。
本發(fā)明可將兩顆芯片堆棧完成后的子模塊先進行電性的測量，待封裝后的各子模塊分別測試完后，再進行各子模塊的堆棧，如此一來，可避免現(xiàn)有技術中在所有芯片堆積完成后才能進行電性測試，而造成成品率降低的問題。當然也可以單獨將一個子模塊置放于印刷電路板使用。此外，封裝完成后的大小與原先的芯片大小一樣，并不會比原本的芯片尺寸更大。
在現(xiàn)有技術中，芯片與芯片間的堆棧多是用其中一個芯片的上表面去貼覆于另一個芯片的下表面，然而，在芯片的上表面處會因經過多道處理的制作而變得較不平坦，因此，在芯片進行研磨變薄，并使二者彼此貼覆時，容易產生不易完整接合與發(fā)生翹曲的現(xiàn)象，而影響芯片的接合可靠度。
本發(fā)明同樣是先將芯片研磨變薄后，再進行二者的接合，不過，研磨完的芯片是以背對背的方式接合，因此，整個封裝結構是屬于一個對稱的結構，且在研磨減薄晶片厚度的同時也產生了一個相當平整的接和界面，因此不會產生翹曲變形的問題，并且提高了芯片接合的可靠度，且易于生產。
若元件本身有散熱問題時，此第一元件與第二元件間可利用金屬材料進行接合，以利用金屬較佳的熱傳導特性將熱能帶走，并搭配導熱凸塊的設置將有助于元件的散熱。
此外，本發(fā)明不限于僅有兩個元件的堆棧，也可將兩個元件堆棧形成模塊化結構(子模塊)之后，再與其它元件或子模塊相堆棧，而相鄰元件與子模塊間需有相對應的導電凸塊進行電性連接即可。
以下結合附圖和具體實施例對本發(fā)明進行詳細描述，但不作為對本發(fā)明的限定。


圖1為本發(fā)明立體堆棧式封裝結構第一實施例的剖面圖；圖2A及圖2B分別為第一實施例中第一元件與第二元件的上表面示意圖；圖3為本發(fā)明立體堆棧式封裝結構第二實施例的剖面圖；圖4為本發(fā)明立體堆棧式封裝結構第三實施例的剖面圖；圖5為本發(fā)明立體堆棧式封裝結構第四實施例的剖面圖；圖6A及圖6B分別為本發(fā)明立體堆棧式封裝結構中的第一元件及第二元件的示意圖；圖7A至圖7C及圖8A至圖8C分別為本發(fā)明第一實施例的第一元件與第二元件結合前的制作流程圖；圖9A至圖9D為本發(fā)明立體堆棧式封裝結構中的第一元件與第二元件結合后的制作流程圖；圖10A至圖10G為制作本發(fā)明第一實施例的另一種處理的制作流程圖。
其中，附圖標記10第一元件；11第一上表面；111 第一金屬墊；112 絕緣層；12第一下表面；121 開口；13第一線路重布層；
14第一保護層；15貫孔；16絕緣層；17金屬層；20第二元件；21第二上表面；211 第二金屬墊；212 絕緣層；22第二下表面；23第二線路重布層；24導電凸塊；25導熱凸塊；26第二保護層；27金屬層；30粘著層；31金屬層；40導電柱；41溝槽；50印刷電路板；51導熱墊；60第三元件；70第四元件；80封膠。
具體實施例方式
請參考圖1所示，為本發(fā)明的立體堆棧式封裝結構第一實施例的剖面圖；請參考圖2A及圖2B所示，分別為第一實施例中第一元件10與第二元件20的上表面示意圖。
此封裝結構將一第一元件10與一第二元件20二者以背對背的方式堆棧在一起，并利用線路重布技術將第一元件10與第二元件20上作為輸入/輸出埠的金屬墊拉到第一元件10與第二元件20的邊緣處，并使其上下電性導通，之后，再通過第二元件20上的導電凸塊24使其與印刷電路板50進行信號的傳遞。
而此第一元件10與第二元件20可為晶片對晶片的結合、芯片對芯片的結合、晶片對芯片的結合或是芯片對晶片的結合。
而此芯片可為一般半導體元件，例如動態(tài)隨機存取內存(DynamicRandom Access Memory；DRAM)、同步動態(tài)隨機存取內存(SynchronousDynamic RAM；SDRAM)、靜態(tài)隨機內存(Static Random Access Memory；SRAM)、可消除可程序只讀存儲器(Erasable & Programmable ROM；EPROM)、邏輯電路或是其它需要封裝的半導體元件。
此外，第一元件10與第二元件20若為晶片對晶片的堆棧時，此第一元件10與第二元件20可為相同或是不同的半導體元件，例如第一元件10與第二元件20皆為內存元件，或是第一元件10為內存元件、第二元件20為邏輯元件...等，使用者可依據其不同的需求而進行相同元件或是不同元件的堆棧。
此封裝結構的第一實施例主要包含有第一元件10、第二元件20及導電柱40。
此第一元件10包括有相對的第一上表面11及第一下表面12，而此第一上表面11上具有一個以上的第一金屬墊111，以作為第一元件10的輸入/輸出埠。而每一個第一金屬墊111再通過一第一線路重布層13拉到第一上表面11的邊緣處。最后，在整個第一元件10的上表面處再沉積上一層第一保護層14，以保護整個第一元件10免于受損。而此第一保護層14選用絕緣材料制作。
此第二元件20同樣包括有相對的第二上表面21及第二下表面22，而此第二下表面22通過一粘著層30連接于第一元件10的第一下表面12，使第一元件10堆棧于第二元件20之上。此粘著層30的材料可為高分子材料層、金屬層或是其它無機材料層等。
此第二上表面21上同樣具有一個以上的第二金屬墊211，此第二金屬墊211通過一第二線路重布層23拉線到第二上表面21的邊緣。此外，每個第二金屬墊211上分別具有一導電凸塊24，使第一元件10與第二元件20與下方的印刷電路板50進行電性導通。而整個第二元件20的上表面處同樣沉積上一層第二保護層26，以保護整個第二元件20免于受損。而此第二保護層26選用絕緣材料制作。
此導電柱40形成于第一元件10及第二元件20的邊緣，使拉到第一元件10邊緣的第一線路重布層13與拉到第二元件20邊緣的第二線路重布層23構成電性連接，以形成堆棧式封裝結構。
而本發(fā)明可將封裝完成后的子模塊分別測試完后，再進行二個子模塊的堆棧，如此一來，可避免現(xiàn)有技術中在所有芯片堆積完成后才能進行電性測試，而造成成品率降低的問題。
請參考圖3所示，為本發(fā)明的立體堆棧式封裝結構第二實施例的剖面圖，此第二實施例的封裝結構大致上是與第一實施例雷同，不過，當?shù)谝辉?0或是第二元件20本身有散熱問題時，采用金屬層31作為第一元件10與第二元件20間的粘著層30，而在第二元件20的第二上表面21上設置一些專作導熱用的導熱凸塊25，并將此導熱凸塊25與印刷電路板50上的導熱墊51相連接，如此一來，將有助于元件的散熱。
請參考圖4所示，為本發(fā)明的立體堆棧式封裝結構第三實施例的剖面圖，此第三實施例是在第一實施例的第一元件10上再堆棧另一個與第一元件10及第二元件20相同尺寸的第三元件60及第四元件70，如此一來，可增加每單位面積內元件的密度。
不過，在電路布局時需使第一元件10與第四元件70上用以導電的金屬墊的位置相對應，再通過導熱凸塊25使二者構成電性連接即可。當然，此第三實施例不僅限于四個元件的堆棧，也可將六個元件、八個元件、十個元件...等進行堆棧，以形成立體堆棧式封裝結構。
請參考圖5所示，為本發(fā)明的立體堆棧式封裝結構第四實施例的剖面圖，此第四實施例大致上是與第三實施例雷同，不過，其第三元件60及第四元件70的尺寸小于第一元件10及第二元件20的尺寸，因此，本發(fā)明也可將不同尺寸或是不同功能的元件進行堆棧，以使每單位面積的封裝結構發(fā)揮更大的效能。
而在導電凸塊24與導熱凸塊25的地方也可點上封膠(underfill)80，以保護導電凸塊24與導熱凸塊25免于受損。
請參考圖7A至圖7C及圖8A至圖8C所示，分別為本發(fā)明第一實施例的第一元件10與第二元件20結合前的制作流程圖；請參考圖9A至圖9D所示，則是第一元件10與第二元件20結合后的制作流程圖；此制作流程圖分別對應于圖6A及圖6B中的第一元件10的I-I’區(qū)域及第二元件20的II-II’區(qū)域，而在此實施例中，此第一元件10與第二元件20皆為晶片，說明如下首先，如圖7A所示，在第一元件10的第一上表面11上形成第一金屬墊111，并于第一上表面11的邊緣處形成導電柱40所在的溝槽41，接著，再長上一層絕緣層112，并裸露出第一金屬墊111；如圖8A所示，在第二元件20的第二上表面21上形成第二金屬墊211，并同樣于第二上表面21的邊緣處形成導電柱40所在的溝槽41，接著，再長上一層絕緣層212，并裸露出第二金屬墊211。
之后，如圖7B所示，在第一元件10上利用電鍍或是濺鍍等方式形成第一線路重布層13及導電柱40，以將第一金屬墊111拉到導電柱40，并沉積上第一保護層14；如圖8B所示，在第二元件20上利用電鍍或是濺鍍等方式形成第二線路重布層23及導電柱40，以將第二金屬墊211拉到導電柱40，并沉積上第二保護層26，但需在第二保護層26上預留導電凸塊24的開口。
接著，如圖7C所示，研磨第一元件10的背面，使其變薄且更為平坦，以露出導電柱40；同理，如圖8C所示，研磨第二元件20的背面，使其變薄且更為平坦，以露出導電柱40。
然后，如圖9A所示，利用一粘著材料使第一元件10的第一下表面12與第二元件20的第二下表面22背對背連接，而在第一元件10與第二元件20的導電柱40之處需使其電性連接。
接著，如圖9B所示，在第二元件20上對應于第二金屬墊211之處形成導電凸塊24；之后，如圖9C所示，進行晶片的切割，即可形成如圖9D所示的堆棧式封裝結構，不過，在圖9D中所示為切割完成的芯片，即對應于圖6A及圖6B中的第一元件10的III-III’區(qū)域及第二元件20的IV-IV’區(qū)域。
請參考圖10A至圖10G所示，為制作本發(fā)明第一實施例的另一種處理的制作流程圖。
首先，如圖10A所示，將具有第一金屬墊111的第一元件10磨薄，并制作出一貫孔15，以作為導電柱40的位置。
接著，如圖10B所示，在第一元件10的表面上沉積一絕緣層16及一金屬層17，此金屬層17可依據各個不同元件的需求而選擇性地制作；之后，如第10C圖所示，于第一元件10上利用微影技術及蝕刻處理使第一元件10的第一上表面11對應于第一金屬墊111及第一線路重布層13之處裸露，并使第一下表面12形成數(shù)個開口121，以防止電線短路。
而第二元件20也與第一元件10一樣經過圖10A至圖10C的步驟處理。
接著，如圖10D所示，將第一元件10與第二元件20背對背的接合，將第一元件10上的金屬層17與第二元件20上的金屬層27利用熱壓或其它方式接合在一起。而若第一元件10與第二元件20皆沒有制作金屬層時，則進行第一元件10與第二元件20表面的絕緣層的接合。
之后，如圖10E所示，在貫孔15的位置填入金屬，以作為導電柱40。
然后，如圖10F所示，在第一元件10的第一上表面11上依序形成一第一線路重布層13及一第一保護層14；在第二元件20的第二上表面21上依序形成一第二線路重布層23及一第二保護層26，并在第二保護層26上預留數(shù)個開口121，以形成導電凸塊24。
然后，如圖10G所示，在第二元件20的第二保護層26的預留開口121處形成導電凸塊24，即形成立體堆棧式封裝結構。
當然，形成本發(fā)明的立體堆棧式封裝結構有許多不同的處理，并不限于只能以上述兩種處理制作。
本發(fā)明還可有其他多種實施例，在不背離本發(fā)明精神及其實質的情況下，熟悉本領域的技術人員當可根據本發(fā)明作出各種相應的改變和變形，但這些相應的改變和變形都應屬于本發(fā)明所附的權利要求的保護范圍。
權利要求
1.一種立體堆棧式封裝結構，其特征在于，包含有一第一元件，其包括有相對之一第一上表面及一第一下表面，該第一上表面具有一個以上的第一金屬墊，該第一金屬墊通過一第一線路重布層連接至該第一上表面的邊緣；一第二元件，其包括有相對之一第二上表面及一第二下表面，該第二下表面連接至該第一下表面，該第一元件堆棧于該第二元件之上，該第二上表面具有一個以上的第二金屬墊，各該第二金屬墊上分別具有一導電凸塊，并且通過一第二線路重布層連接至該第二上表面的邊緣；一導電柱，其形成于該第一元件及該第二元件的邊緣，使該第一線路重布層及該第二線路重布層進行電性連接，形成堆棧式封裝結構。
2.根據權利要求1所述的立體堆棧式封裝結構，其特征在于，其中還包含有一第一保護層，該第一保護層設置于整個第一上表面之上。
3.根據權利要求1所述的立體堆棧式封裝結構，其特征在于，其中還包含有一第二保護層，該第二保護層設置于整個第二上表面之上。
4.根據權利要求1所述的立體堆棧式封裝結構，其特征在于，其中還包含一粘著層，該粘著層設置于該第一元件與該第二元件之間，使該第二下表面通過該粘著層連接于該第一下表面。
5.根據權利要求4所述的立體堆棧式封裝結構，其特征在于，該粘著層的材料是選自由高分子材料、金屬和/或無機材料所成組合之一。
6.根據權利要求1所述的立體堆棧式封裝結構，其特征在于，其中該第二上表面還包括一個以上的導熱凸塊，以作為散熱之用。
7.根據權利要求1所述的立體堆棧式封裝結構，其特征在于，其中該第一元件與該第二元件均為晶片。
8.根據權利要求1所述的立體堆棧式封裝結構，其特征在于，其中該第一元件與該第二元件均為芯片。
9.根據權利要求1所述的立體堆棧式封裝結構，其特征在于，其中該第一元件為晶片，該第二元件為芯片。
10.根據權利要求1所述的立體堆棧式封裝結構，其特征在于，其中該第一元件為芯片，該第二元件為晶片。
全文摘要
本發(fā)明公開了一種立體堆棧式封裝結構，該立體堆棧式封裝結構是將一第一元件與一第二元件二者以背對背的方式堆棧在一起，并利用線路重布技術將第一元件與第二元件表面的金屬墊分別拉線到第一元件與第二元件的邊緣處，并通過一導電柱使其上下電性導通，使第一元件與第二元件之間可進行信號的傳遞，之后，再通過第二元件上的導電凸塊與印刷電路板進行信號的傳遞。
文檔編號H01L23/00GK1741270SQ20041007435
公開日2006年3月1日 申請日期2004年9月10日 優(yōu)先權日2004年8月26日
發(fā)明者張恕銘, 何宗哲 申請人:財團法人工業(yè)技術研究院