專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，特別是涉及高耐壓IC(以下稱“HVIC”)。
背景技術(shù)：
專利文獻1中公開了關(guān)于HVIC的技術(shù)。專利文獻1中記載的技術(shù)中，利用RESURF(降低的表面場)效應(yīng)，實現(xiàn)高耐壓，使用電容元件將電荷供給到被施加高電位的半導(dǎo)體元件。
在例如專利文獻2中記載了關(guān)于RESURF效應(yīng)。另外，在專利文獻3中公開了多重形成與周圍絕緣的場板，通過它們之間的電容耦合，使半導(dǎo)體器件表面的電場穩(wěn)定的技術(shù)。
日本專利特開2002-324848號公報[專利文獻2]日本專利美國專利第4292642號說明書[專利文獻3]日本專利特開平5-190693號公報在專利文獻1記載的技術(shù)中，通過二極管對電容元件進行充電。因此，由于該二極管的電壓降，有時電容元件不能蓄積充分的電荷，根據(jù)半導(dǎo)體器件的要求規(guī)格，有時不能獲得所希望的電氣特性。
另外，在專利文獻1記載的技術(shù)中，在p型半導(dǎo)體襯底上的n型半導(dǎo)體層上，形成作為二極管的陽極區(qū)的p型雜質(zhì)區(qū)。因此，這樣的p型雜質(zhì)區(qū)、n型半導(dǎo)體層及p型半導(dǎo)體襯底構(gòu)成pnp寄生雙極性晶體管，該pnp寄生雙極性晶體管工作時，有時充電電流泄漏到電容元件中，因此有時不能獲得所希望的電氣特性。
因此，本發(fā)明就是鑒于所述的問題而完成的，目的在于提供一種能提高半導(dǎo)體器件的電氣特性的技術(shù)。

發(fā)明內(nèi)容
本發(fā)明的第一種半導(dǎo)體器件，其特征在于包括p型半導(dǎo)體襯底；在上述半導(dǎo)體襯底上形成的n型半導(dǎo)體層；在上述半導(dǎo)體層內(nèi)形成的上述p型的第一雜質(zhì)區(qū)，該p型的第一雜質(zhì)區(qū)從上述半導(dǎo)體層的上表面延伸到與上述半導(dǎo)體襯底的界面，在上述半導(dǎo)體層內(nèi)區(qū)分第一至第三區(qū)，且雜質(zhì)濃度比上述半導(dǎo)體層高；在上述第一區(qū)中的上述半導(dǎo)體層和上述半導(dǎo)體襯底的界面上形成的雜質(zhì)濃度也比上述半導(dǎo)體層高的上述n型的第一埋入雜質(zhì)區(qū)；以及在上述第一埋入雜質(zhì)區(qū)的上方且在上述半導(dǎo)體層中形成的半導(dǎo)體元件，上述第一區(qū)中的上述半導(dǎo)體層與電容元件導(dǎo)電性地連接，上述第一區(qū)中的上述半導(dǎo)體層和上述第二區(qū)中的上述半導(dǎo)體層利用上述第三區(qū)中的上述半導(dǎo)體層互相連接，在平面圖中，在與上述第一區(qū)和上述第三區(qū)的排列方向相垂直的方向上，上述第三區(qū)中的上述半導(dǎo)體層的寬度比上述第一區(qū)中的上述半導(dǎo)體層的寬度小。
本發(fā)明的第二種半導(dǎo)體器件，其特征在于包括p型半導(dǎo)體襯底；在上述半導(dǎo)體襯底上形成的n型半導(dǎo)體層；在上述半導(dǎo)體層內(nèi)形成的上述p型的第一雜質(zhì)區(qū)，該p型的第一雜質(zhì)區(qū)從上述半導(dǎo)體層的上表面延伸到與上述半導(dǎo)體襯底的界面，在上述半導(dǎo)體層內(nèi)區(qū)分第一至第三區(qū)，且雜質(zhì)濃度比上述半導(dǎo)體層高；在上述第一區(qū)中的上述半導(dǎo)體層和上述半導(dǎo)體襯底的界面上形成的雜質(zhì)濃度也比上述半導(dǎo)體層高的上述n型的第一埋入雜質(zhì)區(qū)；以及在上述第一埋入雜質(zhì)區(qū)的上方且在上述半導(dǎo)體層中形成的半導(dǎo)體元件，在上述第二區(qū)中的上述半導(dǎo)體層的上表面內(nèi)，與上述第一雜質(zhì)區(qū)分離設(shè)置的上述p型的第二雜質(zhì)區(qū)；以及在上述第二雜質(zhì)區(qū)的下方，在上述第二區(qū)中的上述半導(dǎo)體層和上述半導(dǎo)體襯底的界面上設(shè)置的雜質(zhì)濃度也比上述半導(dǎo)體層高的上述n型的第二埋入雜質(zhì)區(qū)，上述第一區(qū)中的上述半導(dǎo)體層與電容元件導(dǎo)電性地連接，上述第一區(qū)中的上述半導(dǎo)體層和上述第二區(qū)中的上述半導(dǎo)體層利用上述第三區(qū)中的上述半導(dǎo)體層互相連接，在平面圖中，在與上述第一區(qū)和上述第三區(qū)的排列方向相垂直的方向上，上述第三區(qū)中的上述半導(dǎo)體層的寬度比上述第一區(qū)中的上述半導(dǎo)體層的寬度小。
如果采用本發(fā)明的第一種半導(dǎo)體器件，則一旦將逆電壓加到在p型的第一雜質(zhì)區(qū)和n型半導(dǎo)體層上形成的pn結(jié)上，半導(dǎo)體元件便被耗盡層包圍，保護半導(dǎo)體元件。
而且，能構(gòu)成將第三區(qū)的半導(dǎo)體層的兩端部分別作為漏及源，將與第三區(qū)的半導(dǎo)體層接觸的第一雜質(zhì)區(qū)作為柵的寄生JFET。因此，如果將正電位加在第二區(qū)的半導(dǎo)體層上，則通過該JFET，能對導(dǎo)電性地連接在第一區(qū)的半導(dǎo)體層上的電容元件進行充電。因此，充電電流不通過pn結(jié)供給電容元件，與通過二極管進行充電的情況相比，能將充分的電荷供給電容元件。其結(jié)果，能獲得電氣特性優(yōu)異的半導(dǎo)體器件。
而且，由于第三區(qū)的半導(dǎo)體層的寬度設(shè)定得比第一區(qū)的半導(dǎo)體層的寬度小，所以即使在由于形成占有面積大的半導(dǎo)體元件、致使第一區(qū)的半導(dǎo)體層的寬度增大了的情況下，也能將第三區(qū)的半導(dǎo)體層的寬度維持在小的值，能在該第三區(qū)的半導(dǎo)體層的幾乎全部區(qū)中容易形成耗盡層。因此，即使在電容元件充電后第一區(qū)的半導(dǎo)體層的電位比第二區(qū)的半導(dǎo)體層的電位大的情況下，也能抑制電容元件的蓄積電荷的泄漏。
而且，如果采用本發(fā)明的第二種半導(dǎo)體器件，則一旦將正電位加在第二區(qū)的半導(dǎo)體層上，就能通過由第二雜質(zhì)區(qū)和與它接觸的半導(dǎo)體層構(gòu)成的pn結(jié)二極管，將充電電流供給電容元件，所以在充電后第一區(qū)的半導(dǎo)體層的電位比第二區(qū)的半導(dǎo)體層的電位大的情況下，也能抑制電容元件的蓄積電荷的泄漏。
而且，由于設(shè)置雜質(zhì)濃度比半導(dǎo)體層高的n型的第二埋入雜質(zhì)區(qū)，所以能降低由p型的第二雜質(zhì)區(qū)、n型半導(dǎo)體層、p型半導(dǎo)體襯底構(gòu)成的pnp寄生雙極性晶體管的電流放大率，能抑制由該pnp寄生雙極性晶體管的工作引起的充電電流的泄漏。因此，提高了半導(dǎo)體器件的電氣特性。
而且，由于設(shè)置n型的第二埋入雜質(zhì)區(qū)，雖然第二區(qū)的半導(dǎo)體層的耗盡層的延伸受到阻礙，但由于在第二區(qū)的半導(dǎo)體層和第一區(qū)的半導(dǎo)體層之間，設(shè)有寬度比第一區(qū)的半導(dǎo)體層小的第三區(qū)的半導(dǎo)體層，該第三區(qū)的半導(dǎo)體層容易耗盡化，所以能可靠地用耗盡層包圍半導(dǎo)體元件。因此，能抑制由設(shè)置第二埋入雜質(zhì)區(qū)引起的耐壓下降。


圖1是表示本發(fā)明的實施方式1的半導(dǎo)體器件的等效電路圖。
圖2是表示本發(fā)明的實施方式1的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖3是表示本發(fā)明的實施方式1的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖4是表示本發(fā)明的實施方式1的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖5是表示本發(fā)明的實施方式1的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖6是表示本發(fā)明的實施方式1的半導(dǎo)體器件中，直接連接了電壓源和自舉(bootstrap)電容元件時的電路結(jié)構(gòu)圖。
圖7是表示本發(fā)明的實施方式1的半導(dǎo)體器件中，通過限制電阻連接了電壓源和自舉電容元件時的電路結(jié)構(gòu)圖。
圖8是表示對自舉電容元件進行充電時的充電特性的圖。
圖9是表示形成耗盡層的形態(tài)的圖。
圖10是表示本發(fā)明的實施方式2的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖11是表示本發(fā)明的實施方式2的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖12是表示本發(fā)明的實施方式2的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖13是表示本發(fā)明的實施方式3的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖14是表示本發(fā)明的實施方式3的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖15是表示本發(fā)明的實施方式3的半導(dǎo)體器件的變形例的結(jié)構(gòu)的剖面圖。
圖16是表示本發(fā)明的實施方式4的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖17是表示本發(fā)明的實施方式4的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖18是表示本發(fā)明的實施方式5的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖19是表示本發(fā)明的實施方式5的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖20是表示本發(fā)明的實施方式5的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖21是表示本發(fā)明的實施方式5的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖22是表示施加電位Vg和初始充電電流的關(guān)系圖。
圖23是表示本發(fā)明的實施方式6的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖24是表示本發(fā)明的實施方式6的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖25是表示本發(fā)明的實施方式7的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖26是表示本發(fā)明的實施方式7的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖27是表示本發(fā)明的實施方式7的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖28是表示本發(fā)明的實施方式7的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。
圖29是表示本發(fā)明的實施方式7的半導(dǎo)體器件的等效電路圖。
圖30是表示寄生雙極性晶體管的圖。
圖31是表示本發(fā)明的實施方式8的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖32是表示電位Vb、電位V0及檢測信號DS0的電位波形圖。
圖33是表示本發(fā)明的實施方式9的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖34是表示電位Vb、電位V0及檢測信號DS1的電位波形圖。
具體實施例方式
(實施方式1)圖1是表示本發(fā)明的實施方式1的半導(dǎo)體器件的等效電路及其外圍電路的圖。本實施方式1的半導(dǎo)體器件是HVIC，具有在后面所述的高電位島區(qū)101中形成的邏輯電路103、以及源連接在該邏輯電路103上的n溝道型JFET(結(jié)型FET)102。JFET 102的源連接在例如邏輯電路103的正電源端子上。
自舉電容元件200的一端200a及另一端200b連接在邏輯電路103上。在本例中，自舉電容元件200的一端200a及另一端200b分別連接在邏輯電路103正電源端子及負電源端子上。這里，將自舉電容元件200的一端200a的電位稱為“電位Vb”。
電壓源150L連接在JFET 102的漏上，接地電位加在其柵上。而且，圖中未示出的負載連接在自舉電容元件200的另一端200b上，該連接點的電位隨著負載的狀態(tài)而變化。例如，該連接點的電位變?yōu)榻拥仉娢换驍?shù)百V的高電位(以下，稱為“電位VH”)。因此，如圖1所示，能看作，作為假想的可變電壓源的假想電壓源150H連接在自舉電容元件200的另一端200b上，該假想電壓源150H的輸出電位VS呈接地電位或電位VH。
作為連接在自舉電容元件200的上述另一端200b上的負載，例如，能舉出在電位VH和接地電位之間進行推挽輸出的兩個IGBT，自舉電容元件200的另一端200b連接在這兩個IGBT之間的連接點上。兩個IGBT以相互不同的時序進行開關(guān)工作，將電位VH或接地電位賦予連接在兩者的連接點上的負載。另外，電壓源150L是例如恒定電壓源，其輸出電位VL為十幾V。
下面，說明本實施方式1的半導(dǎo)體器件的工作。在自舉電容元件200不充電的情況下，假想電壓源150H的輸出電位VS為接地電位(0V)時，電荷從電壓源150L通過JFET 102，被供給自舉電容元件200，自舉電容元件200被充電。其結(jié)構(gòu)，在自舉電容元件200中蓄積了電壓VL(＝VL-0V)。另外，這時電壓VL加在邏輯電路103的電源上，由此，該邏輯電路103進行工作。
然后，在自舉電容元件200被充電了的狀態(tài)下，如果假想電壓源150H的輸出電位VS變?yōu)殡娢籚H，則如后面所述，從JFET 102的源向漏幾乎沒有電流流過，所以JFET 102的源電位即電位VH上升，變?yōu)?VL+VH)。因此，停止從電壓源150L向邏輯電路103的正電源端子的電流供給，自舉電容元件200中充電的電荷被供給邏輯電路103的正電源端子。就是說，電位(VL+VH)被加在邏輯電路103的正電源端子上，電位VH被加在負電源端子上。這樣電壓VL經(jīng)常被供給邏輯電路103的電源，不管假想電壓源150H的輸出電位VS的值如何，邏輯電路103能用電壓一定的電源工作。
然后，說明實施方式1的半導(dǎo)體器件的結(jié)構(gòu)。圖2是示意性地表示本實施方式1的半導(dǎo)體器件的平面圖，圖3～5分別表示圖2中的箭頭A-A～C-C處的剖面圖。另外，圖2中為了避免繁雜，省略了圖3～5中的絕緣膜8，絕緣膜18上形成的電極中只記載電極13、15。在以后出現(xiàn)的平面圖中也同樣。
另外，以下說明中的標記“p”、“p+”、“p-”、“n+”、“n-”表示半導(dǎo)體中的雜質(zhì)的導(dǎo)電類型及雜質(zhì)濃度，按照“p-”、“p”、“p+”的順序濃度升高，而且意味著“n+”的雜質(zhì)濃度比“n-”高。而且，“p”、“p+”的雜質(zhì)濃度比“n-”高，“p-”、“p”的雜質(zhì)濃度比“n+”低。
如圖2～5所示，在本實施方式1的半導(dǎo)體器件中，在p-半導(dǎo)體襯底1上形成n-半導(dǎo)體層3。在n-半導(dǎo)體層3上，從其上表面到與p-半導(dǎo)體襯底1的界面，形成p+雜質(zhì)區(qū)4。p+雜質(zhì)區(qū)4形成為包圍n-半導(dǎo)體層3的一部分，在n-半導(dǎo)體層3內(nèi)區(qū)分，配置有邏輯電路103的高電位島區(qū)101、施加電壓源150L的輸出電位VL的低電位島區(qū)104、以及狹縫區(qū)105。
高電位島區(qū)101中的n-半導(dǎo)體層3和低電位島區(qū)104中的n-半導(dǎo)體層3，利用狹縫區(qū)105中的n-半導(dǎo)體層3進行連接。換句話說，狹縫區(qū)105中的n-半導(dǎo)體層3位于高電位島區(qū)101及低電位島區(qū)104中的n-半導(dǎo)體層3之間，而且連接兩者。
如圖2所示，在平面圖中，高電位島區(qū)101中的n-半導(dǎo)體層3呈大致正方形，有多條邊。另外，低電位島區(qū)104及狹縫區(qū)105中的n-半導(dǎo)體層3在平面圖中呈大致長方形。
在平面圖中，高電位島區(qū)101、狹縫區(qū)105及低電位島區(qū)104沿X軸方向依次排列成直線。而且，在平面圖中，狹縫區(qū)105中的n-半導(dǎo)體層3沿Y軸方向的寬度W，設(shè)定得比高電位島區(qū)101中的n-半導(dǎo)體層3沿Y軸方向的寬度HW小。這里，所謂Y軸方向，是指垂直于X軸方向的方向。因此，可以說，在與高電位島區(qū)101和狹縫區(qū)105的排列方向相垂直的方向上，狹縫區(qū)105中的n-半導(dǎo)體層3的寬度比高電位島區(qū)101中的寬度小。另外，圖2中的Z軸是垂直于X軸和Y軸的軸。就是說，X軸、Y軸及Z軸形成直角坐標系。
這樣，由于狹縫區(qū)105中的n-半導(dǎo)體層3的寬度W比高電位島區(qū)101中的n-半導(dǎo)體層3的寬度小，所以如圖2所示，在平面圖中，能將狹縫區(qū)105中的n-半導(dǎo)體層3局部地連接在高電位島區(qū)101中的n-半導(dǎo)體層3的一邊上。
在高電位島區(qū)101中的n-半導(dǎo)體層3和p-半導(dǎo)體襯底1的界面上，有選擇地形成n+埋入雜質(zhì)區(qū)2。然后，在n+埋入雜質(zhì)區(qū)2的上方，在n-半導(dǎo)體層3上形成邏輯電路103。
邏輯電路103具有例如p溝道MOSFET 130及n溝道MOSFET131。p溝道MOSFET 130有p+型漏區(qū)31、源區(qū)32、以及柵極36。以預(yù)定的距離在n-半導(dǎo)體層3的上表面內(nèi)形成漏區(qū)31和源區(qū)32，在被漏區(qū)31和源區(qū)32夾在中間的n-半導(dǎo)體層3上，通過絕緣膜34形成柵極36。另外，與漏區(qū)31相鄰，以預(yù)定的距離在n-半導(dǎo)體層3的上表面內(nèi)形成n+雜質(zhì)區(qū)30。
與p溝道MOSFET 130相鄰地配置、且在n-半導(dǎo)體層3的上表面內(nèi)形成的p阱區(qū)20上形成n溝道MOSFET 131。n溝道MOSFET131有n+型漏區(qū)23、源區(qū)22、以及柵極26。以規(guī)定的距離在p阱區(qū)20的上表面內(nèi)形成漏區(qū)23和源區(qū)22，在被漏區(qū)23和源區(qū)22夾在中間的p阱區(qū)20上，通過絕緣膜24形成柵極26。另外，與源區(qū)22相鄰地以規(guī)定的距離在p阱區(qū)20的上表面內(nèi)形成p+雜質(zhì)區(qū)21。
在高電位島區(qū)101中的n-半導(dǎo)體層3的上表面內(nèi)，還形成由n+雜質(zhì)區(qū)5a和n+雜質(zhì)區(qū)5b構(gòu)成的n+雜質(zhì)區(qū)5。從n-半導(dǎo)體層3的上表面到n+埋入雜質(zhì)區(qū)2設(shè)置n+雜質(zhì)區(qū)5，與n+埋入雜質(zhì)區(qū)2的周邊部連接。然后，包圍著邏輯電路103，形成n+雜質(zhì)區(qū)5。在n-半導(dǎo)體層3的上表面附近形成n+雜質(zhì)區(qū)5a，n+雜質(zhì)區(qū)5b與n+雜質(zhì)區(qū)5a連接，延伸到n+埋入雜質(zhì)區(qū)2。
另外，在高電位島區(qū)101中的n-半導(dǎo)體層3的上表面內(nèi)，在n+雜質(zhì)區(qū)5的外側(cè)，沿著高電位島區(qū)101的周圍，形成p+雜質(zhì)區(qū)7，該p+雜質(zhì)區(qū)7與p+雜質(zhì)區(qū)4連接。另外，p+雜質(zhì)區(qū)7不設(shè)置在高電位島區(qū)101和狹縫區(qū)105的邊界部分中的n-半導(dǎo)體層3上。然后，在低電位島區(qū)104中的n-半導(dǎo)體層3的上表面內(nèi)，與p+雜質(zhì)區(qū)4分離地形成n+雜質(zhì)區(qū)6。
在高電位島區(qū)101、低電位島區(qū)104及狹縫區(qū)105中的n-半導(dǎo)體層3的上表面上、p+雜質(zhì)區(qū)4的上表面上、p阱區(qū)20的上表面上，為了使n+雜質(zhì)區(qū)5、30、p+雜質(zhì)區(qū)7、21、源區(qū)22、32、及漏區(qū)23、31、以及n+雜質(zhì)區(qū)6露出，有選擇地形成氧化膜12。然后，在n+雜質(zhì)區(qū)5和p+雜質(zhì)區(qū)7之間的n-半導(dǎo)體層3的上表面上設(shè)置的氧化膜12上，在平面圖中包圍著n+雜質(zhì)區(qū)5及邏輯電路103，形成多個電極9。這些電極9形成場屏，由此謀求提高本實施方式的半導(dǎo)體器件的耐壓性能。另外，與柵極26、36相同，例如用多晶硅形成電極9。
在本實施方式1的半導(dǎo)體器件中，覆蓋著n-半導(dǎo)體層3、氧化膜12、柵極26、36及電極9，形成絕緣膜18。而且，貫通絕緣膜18，分別將電極16連接在n+雜質(zhì)區(qū)6上，將電極15連接在n+雜質(zhì)區(qū)5上，將電極17連接在p+雜質(zhì)區(qū)7上。另外，電極35貫通絕緣膜18分別連接在p溝道MOSFET 130的漏區(qū)31、源區(qū)32和漏電極36、以及n+雜質(zhì)區(qū)30上。另外，電極25貫通絕緣膜18，分別連接在n溝道MOSFET 131的漏區(qū)23、源區(qū)22和柵極26、以及p+雜質(zhì)區(qū)21上。
在平面圖中，沿著與電極15自身連接的n+雜質(zhì)區(qū)5，包圍著邏輯電路103配置電極15。然后，利用漏區(qū)31及n+雜質(zhì)區(qū)30上的電極35和電極13，連接電極15。另外，在平面圖中，沿著與電極17自身連接的p+雜質(zhì)區(qū)7，包圍著邏輯電路103及電極15，形成電極17。
多個電極10浮置地配置在電極9的上方的絕緣膜18上，通過這些電極10和電極9的電容耦合，謀求提高本實施方式1的半導(dǎo)體器件的耐壓。而且，在絕緣膜18上以覆蓋著各電極的方式形成絕緣膜8。
在本實施方式1的半導(dǎo)體器件中，形成將狹縫區(qū)105中的n-半導(dǎo)體層3的X軸方向的兩端作為源和漏、將沿Y軸方向夾著該n-半導(dǎo)體層3的p+雜質(zhì)區(qū)4作為柵的寄生JFET 102。利用該JFET 102的作用，如后面所述，能將充分的電荷供給自舉電容元件200。另外，狹縫區(qū)105中的n-半導(dǎo)體層3的X軸方向的兩端中，低電位島區(qū)104側(cè)的一端作為JFET 102的漏起作用，高電位島區(qū)101側(cè)的一端作為源起作用。
在呈這樣的結(jié)構(gòu)的本實施方式1的半導(dǎo)體器件中，接地電位被施加在p+雜質(zhì)區(qū)4、7及p-半導(dǎo)體襯底1上。而且，電壓源150L的輸出電位VL被加在電極16上，由此電位VL被加在低電位島區(qū)104中的n-半導(dǎo)體層3上，電位VL被加在JFET 102的漏上。
另外，連接在p+雜質(zhì)區(qū)21上的電極25是邏輯電路103的負電源端子，假想電壓源150H的輸出電位VS加在該電極25上。另外，連接在n+雜質(zhì)區(qū)30上的電極35是邏輯電路103的正電源端子，自舉電容元件200的一端200a導(dǎo)電性地連接在該電極35上。由此，電位Vb被加在高電位島區(qū)105中的n-半導(dǎo)體層3的電位上，電位Vb被加在JFET 102的源上。
如上所述，在自舉電容元件200不被充電的情況下，電位VS為接地電位時，自舉電容元件200利用電壓源150L進行充電。這時的充電電流依次通過低電位島區(qū)104中的n-半導(dǎo)體層3、成為JFET 102的溝道的狹縫區(qū)105中的n-半導(dǎo)體層3、以及高電位島區(qū)101中的n-半導(dǎo)體層3，被供給到自舉電容元件200。
這樣，在本實施方式1中，充電電流不通過pn結(jié)，被供給到自舉電容元件200，所以能使電位Vb上升到電壓源150L的輸出電位VL。
自舉電容元件200充電后，假想電壓源150H的輸出電位VS一旦變?yōu)殡娢籚H，則電位Vb變?yōu)?VL+VH)。因此，數(shù)百V的逆電壓加在由狹縫區(qū)105中的n-半導(dǎo)體層3和沿Y軸方向夾著它的p+雜質(zhì)區(qū)4形成的pn結(jié)上。由此，在本實施方式1的狹縫區(qū)105中的n-半導(dǎo)體層3上幾乎在全部區(qū)域上形成耗盡層。其結(jié)果，如上所述電位Vb變?yōu)?VL+VH)，即使在變得比電壓源150L的輸出電位VL大的情況下，自舉電容元件200得蓄積電荷也不容易向低電位島區(qū)104中的n-半導(dǎo)體層3中流，電位Vb維持(VL+VH)。因此，電壓VL能經(jīng)常供給邏輯電路103的電源。
另外，假想電壓源150H的輸出電位VS一旦變?yōu)殡娢籚H，則數(shù)百V的逆電壓加在由高電位島區(qū)101中的n-半導(dǎo)體層3和包圍它的p+雜質(zhì)區(qū)4構(gòu)成的pn結(jié)上，利用RESUF效應(yīng)，在高電位島區(qū)101中的n-半導(dǎo)體層3中，相對于n+雜質(zhì)區(qū)5位于與邏輯電路103相反一側(cè)的部分、換句話說，在n+雜質(zhì)區(qū)5的外側(cè)部分的全部區(qū)域中，形成耗盡層。由此，邏輯電路103被耗盡層包圍，能獲得高耐壓的半導(dǎo)體器件。另外，在圖2中用斜線表示的RESURF分離區(qū)106表示假想電壓源150H的輸出電位VS變成電位VH時，形成耗盡層的區(qū)域的概貌。
另外，在本實施方式1的半導(dǎo)體器件中，低電位島區(qū)104、狹縫區(qū)105及高電位島區(qū)101以外的n-半導(dǎo)體層3，在通過p+雜質(zhì)區(qū)4與它們連接的n-半導(dǎo)體層3上，形成將電壓源150L作為正電源的電路(圖中未示出)。另外，以下將該電路稱為“低耐壓電路”。
這樣，在本實施方式1的半導(dǎo)體器件中，形成將狹縫區(qū)105中的n-半導(dǎo)體層3的X軸方向的兩端作為源和漏、將沿Y軸方向夾著該n-半導(dǎo)體層3的p+雜質(zhì)區(qū)4作為柵的寄生JFET 102，所以通過該JFET102，能對自舉電容元件200進行充電。因此，充電電流不通過pn結(jié)供給自舉電容元件200，所以與通過二極管進行充電的情況相比，能將充分的電荷供給到自舉電容元件200。其結(jié)果，能獲得電氣特性優(yōu)異的半導(dǎo)體器件。
另外，在本實施方式1中，狹縫區(qū)105中的n-半導(dǎo)體層3的寬度W，設(shè)定得比高電位島區(qū)101中的n-半導(dǎo)體層3的寬度HW小。這里，假設(shè)與本實施方式1不同，在寬度W被設(shè)定為寬度HW以上的情況下，為了形成占有面積大的大規(guī)模的邏輯電路103，如果將高電位島區(qū)101中的n-半導(dǎo)體層3的寬度HW增大，則寬度W也增大，即使在電位VS被設(shè)定為高電位的情況下，也難以在狹縫區(qū)105中的n-半導(dǎo)體層3的大致全部區(qū)域中形成耗盡層。因此，自舉電容元件200的蓄積電荷容易在狹縫區(qū)105中的n-半導(dǎo)體層3中泄漏。
可是，在本實施方式1中，由于寬度W設(shè)定得比寬度HW小，所以為了形成大規(guī)模的邏輯電路103，，即使在寬度HW增大了的情況下，也能將寬度W維持在小的值，容易在狹縫區(qū)105中的n-半導(dǎo)體層3的大致全部區(qū)域中形成耗盡層。因此，能抑制自舉電容元件200的蓄積電荷的泄漏，能將電位Vb維持為(VL+VH)。
另外，本實施方式1的狹縫區(qū)105中的n-半導(dǎo)體層3的寬度W最好滿足下式(1)。
W=2·2·ϵS·VL/(q·Nd)...(1)]]>式中，Na＞＞Nd，εS是本實施方式1的半導(dǎo)體器件中使用的半導(dǎo)體的介電常數(shù)(F/cm)，q是單位電荷量(C)，Nd是n-半導(dǎo)體層3的雜質(zhì)濃度(cm-3)，Na是p+雜質(zhì)區(qū)4的雜質(zhì)濃度(cm-3)。
對自舉電容元件200進行充電時，上式(1)是狹縫區(qū)105中的n-半導(dǎo)體層3的漏側(cè)的端部呈夾斷(pinch-off)狀態(tài)的條件式。因此，JFET 102具有作為充電電流的限流電阻的功能，能使電壓源150L降低必要的電流容量。以下說明其理由。
圖6是表示在實施方式1的半導(dǎo)體器件中，不設(shè)置JFET 102，直接連接電壓源150L和自舉電容元件200時的電路結(jié)構(gòu)圖，圖7是表示設(shè)置限流電阻201來代替JFET 102時的電路結(jié)構(gòu)圖。另外，圖8是表示圖6、7所示的電路的充電特性圖，圖8(a)表示自舉電容元件200的充電電流I和充電時間t的關(guān)系，圖8(b)表示電位Vb和充電時間t的關(guān)系。另外在圖6、7中，為了說明的方便，圖中省略了邏輯電路103。另外，圖8中的虛線表示圖6所示的電路特性，實線表示圖7所示的電路特性。
如圖6所示，在直接連接電壓源150L和自舉電容元件200的情況下，如圖8(a)所示，充電開始后充電電流(以下稱“初始充電電流”)非常大。因此，在此情況下，如果使用具有大電流容量的電壓源150L，則流過初始充電電流時，有時電壓源150L的輸出電位VL下降。如上所述，由于輸出電位VL作為圖中未示出的低耐壓電路的正電源使用，所以輸出電位VL一旦下降，該低耐壓電路有時會誤工作。因此，為了防止該現(xiàn)象的發(fā)生，由必要準備大容量的電壓源150L。
另一方面，如圖7所示，通過限流電阻201連接電壓源150L和自舉電容元件200的情況下，如圖8(a)所示，能抑制初始充電電流。因此，與直接連接兩者的情況相比，能使用具有小電流容量的電壓源150L。因此，如果使本實施方式1的JFET 102具有作為限流電阻的功能，則能降低電壓源150L的電流容量。
圖9是表示對自舉電容元件200進行充電時，在狹縫區(qū)105中的n-半導(dǎo)體層3中形成耗盡層的形態(tài)的圖，是從上方看該n-半導(dǎo)體層3時的平面圖。圖9(a)表示Vb＝0V時，即，對自舉電容元件200開始充電時的形態(tài)，圖9(b)表示0＜Vb＜VL時，即充電開始后至充電結(jié)束時的形態(tài)。另外圖9(c)表示Vb＝VL時，即，充電結(jié)束時的形態(tài)。
如圖9(a)所示，充電開始時，在狹縫區(qū)105中的n-半導(dǎo)體層3的漏側(cè)的端部處，耗盡層250從沿Y軸方向夾著該n-半導(dǎo)體層3的p+雜質(zhì)區(qū)4延伸，它們互相接觸而呈夾斷狀態(tài)。因此，充電開始時，JFET 102作為限流電阻而起作用。然后，電荷一旦被蓄積在自舉電容元件200中，電位Vb上升，所以如圖9(b)所示，在狹縫區(qū)105中的n-半導(dǎo)體層3的源側(cè)的端部中，耗盡層250也從p+雜質(zhì)區(qū)4延伸。
這樣，如果進行對自舉電容元件200的充電，則在狹縫區(qū)105中的n-半導(dǎo)體層3的漏側(cè)的端部中也形成耗盡層250，與其相伴隨，JFET 102的溝道的阻抗上升，但如圖8(a)所示，隨著充電時間t的推移，必要的充電電流I減少，所以該阻抗的增加對充電時間沒有太大影響。
而且，如果Vb＝VL，如圖9(c)所示，在狹縫區(qū)105中的n-半導(dǎo)體層3的全部區(qū)域形成耗盡層250。因此，電位VS隨后設(shè)定為電位VH，即使在電位Vb比電位VL大的情況下，自舉電容元件200的蓄積電荷也難以流向低電位島區(qū)104中的n-半導(dǎo)體層3，電位Vb能可靠地維持(VL+VH)。
這樣，通過設(shè)定狹縫區(qū)105中的n-半導(dǎo)體層3的寬度W滿足式(1)，JFET 102具有作為限流電阻的功能，因此，能降低將電位供給低電位島區(qū)104中的n-半導(dǎo)體層3的電壓源150L所必要的電流容量。另外，如果Vb＝VL，則狹縫區(qū)105中的n-半導(dǎo)體層3的全部區(qū)域被耗盡層覆蓋，所以能使自舉電容元件200的一端200a的電位Vb可靠地上升到電位VL，同時能抑制自舉電容元件200中蓄積的電荷的泄漏。
(實施方式2)圖10～12是表示本發(fā)明的實施方式2的半導(dǎo)體器件的結(jié)構(gòu)的剖面圖。圖10～12分別是相當于圖2中的箭頭A-A～C-C的剖面圖。本實施方式2的半導(dǎo)體器件基本上是，在上述的實施方式1的半導(dǎo)體器件中，還設(shè)置了p+埋入雜質(zhì)區(qū)50的半導(dǎo)體器件。
如圖10～12所示，在n-半導(dǎo)體層3和p-半導(dǎo)體襯底1的界面上，包圍著n+埋入雜質(zhì)區(qū)2，形成p+埋入雜質(zhì)區(qū)50。具體地說，在包括高電位島區(qū)101中的n-半導(dǎo)體層3的邊緣部和p-半導(dǎo)體襯底1的界面、以及低電位島區(qū)104和狹縫區(qū)105中的n-半導(dǎo)體層3的高電位島區(qū)101以外的n-半導(dǎo)體層3和p-半導(dǎo)體襯底1的界面上，包圍著n+埋入雜質(zhì)區(qū)2，形成p+埋入雜質(zhì)區(qū)50。而且，p+雜質(zhì)區(qū)4與實施方式1不同，形成為到達p+埋入雜質(zhì)區(qū)50。其他結(jié)構(gòu)與實施方式1的半導(dǎo)體器件相同，所以說明從略。
這樣，在本實施方式2的半導(dǎo)體器件中，在狹縫區(qū)105中的n-半導(dǎo)體層3和p-半導(dǎo)體襯底1的界面上，設(shè)置與p+雜質(zhì)區(qū)4連接的、雜質(zhì)濃度比n-半導(dǎo)體層3高的p+埋入雜質(zhì)區(qū)50。因此，逆電壓一旦被加在由p+雜質(zhì)區(qū)4及p+埋入雜質(zhì)區(qū)50、以及n-半導(dǎo)體層3形成的pn結(jié)上，耗盡層便在狹縫區(qū)105中的n-半導(dǎo)體層3中，不僅從沿Y軸方向夾著它的p+雜質(zhì)區(qū)4，而且從p+埋入雜質(zhì)區(qū)50延伸得很大。因此，本實施方式2的半導(dǎo)體器件工作時，JFET 102的溝道的阻抗增大。因此，更能抑制電位Vb比電位VL大時蓄積在自舉電容元件200中的電荷的泄漏。
另外，本實施方式2的p+雜質(zhì)區(qū)4形成得到達p+埋入雜質(zhì)區(qū)50，所以與p+雜質(zhì)區(qū)4到達n-半導(dǎo)體層3和p-半導(dǎo)體襯底1的界面形成的實施方式1的半導(dǎo)體器件相比，能使p+雜質(zhì)區(qū)4的擴散深度淺一些。因此，能降低多個半導(dǎo)體器件之間的狹縫區(qū)105中的n-半導(dǎo)體層3的寬度W的離散。
另外，在本實施方式2中，通過將狹縫區(qū)105中的n-半導(dǎo)體層3的寬度W設(shè)定成滿足上述的式(1)，更能抑制自舉電容元件200中的電荷的泄漏。
(實施方式3)圖13是示意性地表示本發(fā)明的實施方式3的半導(dǎo)體器件的結(jié)構(gòu)的平面圖，圖14是圖13中的箭頭D-D處的剖面圖。本實施方式3的半導(dǎo)體器件是在上述的實施方式1的半導(dǎo)體器件中設(shè)置了多個狹縫區(qū)105的半導(dǎo)體器件。
如圖13、14所示，包圍著n-半導(dǎo)體層3的一部分，形成本實施方式3的p+雜質(zhì)區(qū)4，在n-半導(dǎo)體層3內(nèi)區(qū)分高電位島區(qū)101、低電位島區(qū)104、以及多個狹縫區(qū)105。多個狹縫區(qū)105中的n-半導(dǎo)體層3分別位于高電位島區(qū)101及低電位島區(qū)104中的n-半導(dǎo)體層3之間，而且連接在兩者上。其他結(jié)構(gòu)與實施方式1的半導(dǎo)體器件相同，所以其說明從略。
這樣，在本實施方式3的半導(dǎo)體器件中，由于設(shè)置多個狹縫區(qū)105，所以能設(shè)置多個寄生JFET 102。因此，能用并列連接的多個JFET102，對自舉電容元件200進行充電。其結(jié)果，由于JFET 102的溝道的阻抗高等的理由，在用一個JFET 102不能供給充分的充電電流的情況下，也能根據(jù)自舉電容元件200的電容值，設(shè)置多個JFET 102，能縮短充電時間。
另外，在本實施方式3中，通過將狹縫區(qū)105中的n-半導(dǎo)體層3的寬度W設(shè)定成滿足上述的式(1)，更能抑制自舉電容元件200中的電荷的泄漏。在此情況下，利用夾斷效應(yīng)，能極大地限制自舉電容元件200的充電電流，所以如本實施方式3所示，設(shè)置多個狹縫區(qū)105，形成多個JFET 102，特別有效。
另外，在實施方式2的半導(dǎo)體器件中，也可以與本實施方式3的半導(dǎo)體器件同樣地設(shè)置多個狹縫區(qū)105。圖15中示出了該情況下的相當于圖13中的箭頭D-D處的剖面圖。
(實施方式4)圖16是示意性地表示本發(fā)明的實施方式4的半導(dǎo)體器件的結(jié)構(gòu)的平面圖，圖17是圖16中的箭頭E-E處的剖面圖。本實施方式4的半導(dǎo)體器件是在上述的實施方式3的半導(dǎo)體器件中，基本上將低電位島區(qū)104分割成多個的半導(dǎo)體器件。
如圖16、17所示，本實施方式4的低電位島區(qū)104被分割成多個，具有多個分割區(qū)104a。而且，多個分割區(qū)104a中的n-半導(dǎo)體層3與多個狹縫區(qū)105中的n-半導(dǎo)體層3一對一地連接。另外，在每個分割區(qū)104a中分別地設(shè)置n+雜質(zhì)區(qū)6，在每個分割區(qū)104a中也分別地設(shè)置電極16。
另外，在本實施方式4的半導(dǎo)體器件中，設(shè)置多個開關(guān)電路SW，這些開關(guān)電路SW的一端與多個電極一對一地導(dǎo)電性地連接。而且，各開關(guān)電路SW的另一端與電壓源150L連接。
本實施方式4的開關(guān)電路SW是預(yù)先固定成接通狀態(tài)或斷開狀態(tài)的開關(guān)。例如，用與多個電極16一對一地連接的多個電極端子、連接在電壓源150L上的電極端子、以及連接它們之間的的鋁導(dǎo)線構(gòu)成開關(guān)電路SW，在組裝工序中，通過是否進行導(dǎo)線焊接，能預(yù)先固定開關(guān)電路SW的通/斷狀態(tài)。
另外，用與多個電極16一對一地連接的多個電極端子、連接在電壓源150L上的電極端子、以及分別地連接它們之間的多條布線構(gòu)成開關(guān)電路SW，在組裝工序中，通過是否用激光等切斷該布線，能預(yù)先固定開關(guān)電路SW的通/斷狀態(tài)。
另外，作為開關(guān)電路SW，也可以采用半導(dǎo)體開關(guān)。在該情況下，也可以這樣構(gòu)成在芯片工序中形成ROM，用寫入該ROM中的信息控制半導(dǎo)體開關(guān)。而且，在此后的試驗工序中，通過將半導(dǎo)體開關(guān)的通/斷信息寫入該ROM，預(yù)先固定各半導(dǎo)體開關(guān)的通/斷狀態(tài)。另外，開關(guān)電路SW和上述ROM被設(shè)置在上述的低耐壓電路中。其他結(jié)構(gòu)與實施方式3的半導(dǎo)體器件相同，所以其說明從略。
這樣，在本實施方式4的半導(dǎo)體器件中，由多個分割區(qū)104a構(gòu)成低電位島區(qū)104，該分割區(qū)104a中的n-半導(dǎo)體層3與多個狹縫區(qū)105中的n-半導(dǎo)體層3一對一地連接，所以通過設(shè)置上述開關(guān)電路SW，在組裝工序和試驗工序等芯片工序后的工序中，能自由地選擇使用多個JFET 102中的哪一個JFET 102進行自舉電容元件200的充電。因此，能用同一個芯片工序，制造能對應(yīng)于不同的電容值的自舉電容元件200的多個半導(dǎo)體器件，由此能降低成本。
(實施方式5)圖18是示意性地表示本發(fā)明的實施方式5的半導(dǎo)體器件的結(jié)構(gòu)的平面圖，圖19～21分別表示圖18中的箭頭F-F～H-H處的剖面圖。本實施方式5的半導(dǎo)體器件是在上述的實施方式1的半導(dǎo)體器件中，基本上又設(shè)置了柵極60及柵絕緣膜61的半導(dǎo)體器件。
如圖18～21所示，在狹縫區(qū)105中的n-半導(dǎo)體層3上，取代氧化膜12，而設(shè)置非常薄的柵絕緣膜61，在該柵絕緣膜61上設(shè)置柵極60。另外，在沿Y軸方向夾著狹縫區(qū)105中的n-半導(dǎo)體層3的p+雜質(zhì)區(qū)4上，通過氧化膜12也局部地設(shè)置柵極60。
柵極60是由例如多晶硅構(gòu)成的導(dǎo)電膜。另外，由例如氧化硅膜形成柵絕緣膜61。其他結(jié)構(gòu)與上述的實施方式1的半導(dǎo)體器件相同，所以其說明從略。
這樣，在本實施方式5的半導(dǎo)體器件中，通過柵絕緣膜61在狹縫區(qū)105中的n-半導(dǎo)體層3上設(shè)置柵極60，所以一旦將正電位加在該柵極60上，便在狹縫區(qū)105中的n-半導(dǎo)體層3的上表面附近形成蓄積層。因此，能提高JFET 102的溝道中的電子的遷移率。其結(jié)果，自舉電容元件200的充電電流增大，短時間內(nèi)便完成了充電。
另外，如果增加?xùn)艠O60的施加電位Vg，則狹縫區(qū)105中的n-半導(dǎo)體層3中的電子遷移率提高，所以初始充電電流增加。就是說，能利用供給柵極60的電位Vg，控制初始充電電流。圖22是表示施加電位Vg和初始充電電流的關(guān)系的圖，從圖22所示的曲線，也能理解如果增加?xùn)艠O60的施加電位Vg，則初始充電電流增加。
另外，自舉電容元件200的充電結(jié)束，將電位VS設(shè)定為VH時，通過將接地電位加在柵極60上，能抑制蓄積在自舉電容元件200中的電荷的泄漏。另外，通過氧化膜12在p+雜質(zhì)區(qū)4上也局部地設(shè)置柵極60，調(diào)整氧化膜12的厚度，能防止在p+雜質(zhì)區(qū)4的表面附近形成反射層。
另外，在上述的實施方式3、4的半導(dǎo)體器件中，在多個狹縫區(qū)105中的n-半導(dǎo)體層3上形成柵絕緣膜61，在該柵絕緣膜61上設(shè)置多個狹縫區(qū)105公用的柵極60，通過將正電位加在該柵極60上，能提高各JFET 102的溝道中的電子遷移率，能獲得與本實施方式5的半導(dǎo)體器件同樣的效果。
(實施方式6)圖23是示意性地表示本發(fā)明的實施方式6的半導(dǎo)體器件的結(jié)構(gòu)的平面圖，圖24是圖23中的箭頭I-I處的剖面圖。本實施方式6的半導(dǎo)體器件是在上述的實施方式3的半導(dǎo)體器件中，基本上在每個狹縫區(qū)105中又設(shè)置了柵極60及柵極絕緣膜61的半導(dǎo)體器件。
如圖23、24所示，在多個狹縫區(qū)105各自的n-半導(dǎo)體層3上，互相分離地設(shè)置柵絕緣膜61。然后，在各柵絕緣膜61上互相分離地設(shè)置柵極60。就是說，在多個狹縫區(qū)105中的n-半導(dǎo)體層3上一對一地設(shè)置柵極60。
而且，在本實施方式6的半導(dǎo)體器件中，設(shè)置上述的多個開關(guān)電路SW，這些開關(guān)電路SW的一端與多個柵極60一對一地導(dǎo)電性地連接。而且，各開關(guān)電路SW的另一端與電壓源150L連接。本實施方式6的多個開關(guān)電路SW與實施方式4相同，在組裝工序和試驗工序等芯片工序后的工序中，分別地決定是接通狀態(tài)還是斷開狀態(tài)。
這樣，在本實施方式6的半導(dǎo)體器件中，在多個狹縫區(qū)105各自的n-半導(dǎo)體層3上，通過柵絕緣膜61，分別地設(shè)置柵極60，所以通過設(shè)置上述的開關(guān)電路SW，在組裝工序和試驗工序等芯片工序后的工序中，能在多個狹縫區(qū)105中的n-半導(dǎo)體層3中，自由地選擇在哪一個n-半導(dǎo)體層3上形成蓄積層。就是說，在芯片工序后能自由地決定提高多個JFET 102中的哪一個JFET 102的溝道中的電子遷移率。因此，能用同一個芯片工序，制造能對應(yīng)于不同的電容值的自舉電容元件200的多個半導(dǎo)體器件，因此能降低成本。
(實施方式7)圖25是示意性地表示本發(fā)明的實施方式7的半導(dǎo)體器件的結(jié)構(gòu)的平面圖，圖26～28分別表示圖25中的箭頭J-J～L-L得的剖面圖。本實施方式7的半導(dǎo)體器件是在上述的實施方式1的半導(dǎo)體器件中，取代n+雜質(zhì)區(qū)6而設(shè)置p+雜質(zhì)區(qū)70，還設(shè)置了n+埋入雜質(zhì)區(qū)71的半導(dǎo)體器件。
如圖25～28所示，在低電位島區(qū)104中的n-半導(dǎo)體層3的上表面內(nèi)，與p+雜質(zhì)區(qū)4分離地設(shè)置p+雜質(zhì)區(qū)70。然后，電極16連接在p+雜質(zhì)區(qū)70上。另外，在p+雜質(zhì)區(qū)70的下方，在低電位島區(qū)104中的n-半導(dǎo)體層3和p-半導(dǎo)體襯底1的界面上設(shè)置n+埋入雜質(zhì)區(qū)71。其他結(jié)構(gòu)與實施方式1的半導(dǎo)體器件相同，所以其說明從略。
這樣，在本發(fā)明的實施方式7的半導(dǎo)體器件中，在低電位島區(qū)104中的n-半導(dǎo)體層3的上表面內(nèi)，與施加電位VL的電極16連接而設(shè)置p+雜質(zhì)區(qū)70。因此，用p+雜質(zhì)區(qū)70和與其接觸的n-半導(dǎo)體層3，構(gòu)成pn結(jié)二極管。
圖29是表示本發(fā)明的實施方式7的半導(dǎo)體器件的等效電路圖。如圖29所示，通過設(shè)置p+雜質(zhì)區(qū)70，在JFET 102的漏和電壓源150L之間，等效地插入二極管110，通過該二極管110和JFET 102，充電電流被供給自舉電容元件200。就是說，從電壓源150L供給的充電電流依次通過二極管110的成為陽極區(qū)的p+雜質(zhì)區(qū)70、狹縫區(qū)105中的n-半導(dǎo)體層3、以及高電位島區(qū)101中的n-半導(dǎo)體層3，供給自舉電容元件200。
這樣，在本發(fā)明的實施方式7的半導(dǎo)體器件中，通過用p+雜質(zhì)區(qū)70和與其接觸的n-半導(dǎo)體層3構(gòu)成的二極管，將充電電流供給自舉電容元件200，所以即使在充電結(jié)束后電位Vb比電位VL大的情況下，也能抑制蓄積在自舉電容元件200中的電荷的泄漏。
另外，在本實施方式7的半導(dǎo)體器件中，由于設(shè)置雜質(zhì)濃度比n-半導(dǎo)體層3高的n+埋入雜質(zhì)區(qū)71，所以能抑制由本半導(dǎo)體器件中形成的寄生雙極性晶體管引起的充電電流的泄漏。以下具體地說明這一點。
圖30是表示本實施方式7的半導(dǎo)體器件中形成的寄生雙極性晶體管的圖，在圖30中，示出了圖25中的箭頭L-L處的剖面圖中的寄生雙極性晶體管。另外在圖30中，為了避免圖的復(fù)雜，將電極16及絕緣膜8、18的記載省略。
如圖30所示，p+雜質(zhì)區(qū)4、n-半導(dǎo)體層3、以及p+雜質(zhì)區(qū)70構(gòu)成pnp寄生雙極性晶體管160。另外，p-半導(dǎo)體襯底1、n-半導(dǎo)體層3、n+埋入雜質(zhì)區(qū)71、以及p+雜質(zhì)區(qū)70構(gòu)成pnp寄生雙極性晶體管161。而且pnp寄生雙極性晶體管160、161并聯(lián)連接。
在本實施方式7的半導(dǎo)體器件中，由于形成以上的pnp寄生雙極性晶體管160、161，所以對自舉電容元件200充電時，一旦該pnp寄生雙極性晶體管160、161工作，從電壓源150L供給的充電電流的一部分便成為它們的集電極電流，向設(shè)定為接地電位的p-半導(dǎo)體襯底1泄漏。因此，為了抑制充電電流的泄漏，有必要降低pnp寄生雙極性晶體管160、161的電流放大率hFE。
在本實施方式7中，在p+雜質(zhì)區(qū)70的下方，在低電位島區(qū)104中的n-半導(dǎo)體層3和p-半導(dǎo)體襯底1的界面上設(shè)置n+埋入雜質(zhì)區(qū)71，所以與不設(shè)置它的情況相比，能提高pnp寄生雙極性晶體管161的基區(qū)的雜質(zhì)濃度。因此，pnp寄生雙極性晶體管161的電流放大率hFE降低。其結(jié)果，能抑制充電電流的泄漏。
另外，關(guān)于pnp寄生雙極性晶體管160，如圖28所示，通過增大p+雜質(zhì)區(qū)4和p+雜質(zhì)區(qū)70的距離L，能降低該電流放大率hFE。
另外，在本實施方式7中，由于設(shè)置n+埋入雜質(zhì)區(qū)71，所以低電位島區(qū)104中的n-半導(dǎo)體層3的耗盡層的延伸受到阻礙。可是，低電位島區(qū)104中的n-半導(dǎo)體層3和高電位島區(qū)101中的n-半導(dǎo)體層3不直接連接，在它們之間設(shè)置狹縫區(qū)105中的n-半導(dǎo)體層3。該狹縫區(qū)105中的n-半導(dǎo)體層3，由于其寬度W設(shè)定得比高電位島區(qū)101中的n-半導(dǎo)體層3的寬度HW小，所以容易耗盡化。因此，利用RESURF效應(yīng)，能可靠地用耗盡層包圍邏輯電路103。因此，能抑制由設(shè)置n+埋入雜質(zhì)區(qū)71引起的耐壓下降。
(實施方式8)圖31是示意性地表示本發(fā)明的實施方式8的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。本實施方式8的半導(dǎo)體器件是在上述的實施方式4中，基本上只設(shè)置兩組由狹縫區(qū)105和分割區(qū)104a構(gòu)成的組，設(shè)置與其一組的分割區(qū)104a中的n-半導(dǎo)體層3導(dǎo)電性連接的檢測電路80，來代替開關(guān)電路SW。
如圖31所示，在本實施方式8中，分別設(shè)置兩個狹縫區(qū)105和分割區(qū)104a，分割區(qū)104a中的n-半導(dǎo)體層3和狹縫區(qū)105中的n-半導(dǎo)體層3一對一地連接。而且，在每個分割區(qū)104a中分別地設(shè)置n+雜質(zhì)區(qū)6及電極16。
在本實施方式8中，電壓源150L的輸出電位VL通過電極16及n+雜質(zhì)區(qū)6，加在兩個分割區(qū)104a之一的n-半導(dǎo)體層3上，檢測電路80導(dǎo)電性地連接在其另一個的n-半導(dǎo)體層3上。以下，將一個分割區(qū)104a稱為“分割區(qū)104aa”，將另一個分割區(qū)104a稱為“分割區(qū)104ab”。另外，將與分割區(qū)104aa組成的狹縫區(qū)105稱為“狹縫區(qū)105aa”，將與分割區(qū)104ab組成的狹縫區(qū)105稱為“狹縫區(qū)105ab”。
檢測電路80是檢測分割區(qū)104ab中的n-半導(dǎo)體層3的電位V0的電路，設(shè)置在上述的低耐壓電路中。檢測電路80具有增強型p溝道MOSFET 80p、同樣增強型的n溝道MOSFET 80n、以及保護二極管80d，施加電位VL作為其正電源電位。
p溝道MOSFET 80p和n溝道MOSFET 80n構(gòu)成CMOS反相器80pn，電位VL及接地電位分別加在p溝道MOSFET 80p和n溝道MOSFET 80n的源上。而且，p溝道MOSFET 80p和n溝道MOSFET 80n的柵與分割區(qū)104ab中的n-半導(dǎo)體層3導(dǎo)電性地連接，再連接在保護二極管80d的陰極上。另外，接地電位加在保護二極管80d的陽極上。本檢測電路80將CMOS反相器80pn的輸出電位，即，互相連接的p溝道MOSFET 80p和n溝道MOSFET 80n的漏電位，作為檢測信號DS0輸出。
在呈這樣的結(jié)構(gòu)的檢測電路80中，分割區(qū)104ab中的n-半導(dǎo)體層3的電位V0小于CMOS反相器80pn的閾值電位Vth0時，輸出高電平的檢測信號DS0，如果超過閾值電位Vth0，則輸出低電平的檢測信號DS0。
在本實施方式8中，通過用檢測電路80檢測分割區(qū)104ab中的n-半導(dǎo)體層3的電位V0，能間接地檢測高電位島區(qū)101中的n-半導(dǎo)體層3的電位、即電位Vb。以下具體地說明這一點。
圖32是表示電位Vb、電位V0及檢測信號DS0的電位波形的圖，圖32(a)表示電位Vb，圖32(b)表示電位V0，圖32(c)表示檢測信號DS0。如圖32(a)所示，電位VL加在分割區(qū)104ab中的n-半導(dǎo)體層3上，一旦開始自舉電容元件200的充電，電位Vb便上升。如果電位Vb上升，則如圖32(b)所示，能看作浮游狀態(tài)的電位V0由于電位Vb進行感應(yīng)而上升。而且，如果電位Vb及電位V0上升，則在分割區(qū)104ab中的n-半導(dǎo)體層3中，耗盡層占的比例增加。
如果對自舉電容元件200的充電結(jié)束，Vb＝VL，則假想電壓源150H的輸出電位VS被設(shè)定為電位VH，電位Vb上升到(VL+VH)。這時，電位V0只上升到分割區(qū)104ab中的n-半導(dǎo)體層3完全被耗盡層覆蓋的電位VF。在本實施方式8中，由于電位VF被設(shè)定為十幾V，所以電位V0不會上升到十幾V以上。另外，電位VF的值通過改變狹縫區(qū)105ab中的n-半導(dǎo)體層3的寬度W，能進行調(diào)整。例如，通過將寬度W設(shè)定得滿足上述式(1)，電位VF就會變?yōu)槭畮譜。
如上所述，在本實施方式8中，電位V0因電位Vb的上升而上升，即使在電位Vb變?yōu)閿?shù)百V的情況下，也不會上升到十幾V以上。因此，如本檢測電路80所示，能利用采用十幾V的電源進行工作的電路檢測電位V0。
在本實施方式8的檢測電路80中，CMOS反相器80pn的閾值電位Vth0被設(shè)定為低于電位VF的值。因此，如圖32(c)所示，自舉電容元件200充電開始時，檢測電路80輸出低電平的檢測信號DS0，充電結(jié)束時如果電位Vb變?yōu)楦唠娢唬瑒t檢測電路80輸出低電平的檢測信號DS0。
這樣，在本實施方式8的半導(dǎo)體器件中，由于分割區(qū)104ab中的n-半導(dǎo)體層3的電位V0隨著電位Vb的上升而上升，所以通過檢測該電位V0，就能觀測高電位島區(qū)101中的n-半導(dǎo)體層3的電位變化。
另外，如果電位Vb、V0上升，狹縫區(qū)105ab中的n-半導(dǎo)體層3完全耗盡化，則電位V0不會上升更高，所以即使在高電位加在高電位島區(qū)101中的n-半導(dǎo)體層3上的情況下，通過調(diào)整狹縫區(qū)105ab中的n-半導(dǎo)體層3的寬度W，如本實施方式8所示，也能用電位比較低的電源使檢測電路80工作。其結(jié)果，能縮小本半導(dǎo)體器件總體的電路規(guī)模。
另外，由于狹縫區(qū)105ab中的n-半導(dǎo)體層3的寬度W設(shè)定得比在高電位島區(qū)101中的n-半導(dǎo)體層3的寬度HW小，所以能一邊維持高電位島區(qū)101中的n-半導(dǎo)體層3的寬度HW，一邊調(diào)整狹縫區(qū)105ab中的n-半導(dǎo)體層3的寬度W。因此，既能確保能形成邏輯電路103的區(qū)域，又能使狹縫區(qū)105ab中的n-半導(dǎo)體層3的全部區(qū)域進行耗盡化的電位V0呈低電位。
另外，在本實施方式8的檢測電路80中，如果電位V0超過正電位的閾值電位Vth0，便輸出低電平的檢測信號DS0，所以能大概判斷是否是自舉電容元件200的充電期間。
(實施方式9)圖33是示意性地表示本發(fā)明的實施方式9的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。本實施方式9的半導(dǎo)體器件是在上述的實施方式8中，設(shè)置檢測電路81代替檢測電路80的半導(dǎo)體器件。
如圖33所示，本檢測電路81具有降低(depression)型n溝道MOSFET 81n、以及電阻81r，施加電位VL作為正電源電位。n溝道MOSFET 81n的漏與電阻81r的一端連接，接地電位被供給到其源。另外，電位VL加在電阻81r的另一端上。而且，本檢測電路81輸出n溝道MOSFET 81n的漏電位作為檢測信號DS1。另外，檢測電路81也被設(shè)置在上述低耐壓電路中。
在呈這樣的結(jié)構(gòu)的檢測電路81中，分割區(qū)104ab中的n-半導(dǎo)體層3的電位V0比呈負電位的閾值電位Vth1大時，輸出低電平的檢測信號DS1，比閾值電位Vth1小時，輸出高電平的檢測信號DS1。
如上所述，自舉電容元件200的另一端200b連接在例如，在電位VH和接地電位之間進行推挽輸出連接的兩個IGBT之間的連接點上。而且，在電感分量的負載連接在這兩個IGBT之間的連接點上的情況下，如果高電位側(cè)的IGBT從導(dǎo)通狀態(tài)轉(zhuǎn)移到截止狀態(tài)，同時低電位側(cè)的IGBT從導(dǎo)通狀態(tài)轉(zhuǎn)移到截止狀態(tài)，則由上述電感分量在該連接點上發(fā)生尖峰脈沖噪聲。因此，大的負電位加在自舉電容元件200的另一端200b上，電位Vb變成負電位。其結(jié)果，電壓依次加在p-半導(dǎo)體襯底1和n-半導(dǎo)體層3上形成的pn結(jié)上，由于大電流流過p-半導(dǎo)體襯底1，所以上述低耐壓電路有時誤工作。
因此，為了進行對低耐壓電路的保護工作，有必要檢測負電位是否加在了高電位島區(qū)101中的n-半導(dǎo)體層3上。在本實施方式9的半導(dǎo)體器件中，由于用檢測電路81檢測分割區(qū)104ab中的n-半導(dǎo)體層3的電位V0，所以能間接地檢測對高電位島區(qū)101中的n-半導(dǎo)體層3的負電位的施加。以下具體地說明。
圖34是表示電位Vb、電位V0及檢測信號DS1的電位波形的圖，圖34(a)表示電位Vb，圖34(b)表示電位V0，圖34(c)表示檢測信號DS1。如圖34(a)、34(b)所示，如果自舉電容元件200的充電開始電位Vb上升，則電位V0也上升。而且，充電結(jié)束后，電位VH被設(shè)定為電位VS，電位Vb變?yōu)?VL+VH)。這時，如上所述，電位V0只上升到狹縫區(qū)105ab中的n-半導(dǎo)體層3的全部區(qū)域成為耗盡層的電位VF。
如果連接在自舉電容元件200的另一端200b上的兩個IGBT中高電位側(cè)的IGBT從導(dǎo)通狀態(tài)轉(zhuǎn)移到截止狀態(tài)，同時低電位側(cè)的IGBT從截止狀態(tài)轉(zhuǎn)移到導(dǎo)通狀態(tài)，則電位VH降低，因此電位Vb降低。而且，由于連接在IGBT上的電感成分的負載的作用，電位VH變成負電位，因此電位Vb也變成負電位。這時，如圖34(b)所示，電位V0也被電位Vb感應(yīng)而變成負電位。
如果電位V0變成負電位，該電位V0比檢測電路81中的n溝道MOSFET 81n的負電位的閾值電位Vth1小，則n溝道MOSFET 81n變成截止狀態(tài)，如圖34(c)所示，從檢測電路81輸出高電平的檢測信號DS1。此后，由于電位VH變成接地電位，所以電位Vb也變成接地電位，因此電位V0也變成接地電位。另外，電位V0變成接地電位時，由于電位V0比n溝道MOSFET 81n的閾值電位Vth1大，所以檢測電路81輸出低電平的檢測信號DS1。
這樣，在本實施方式9的半導(dǎo)體器件中，由于由高電位島區(qū)101中的n-半導(dǎo)體層3的電位感應(yīng)出電位V0，所以通過用檢測電路81檢測電位V0是否是負電位，就能檢測負電位是否加在了高電位島區(qū)101中的n-半導(dǎo)體層3上。因此，能防止電壓依次加在由p-半導(dǎo)體襯底1和n-半導(dǎo)體層3構(gòu)成的pn結(jié)上，能防止上述低耐壓電路的誤工作。
而且，與實施方式8的半導(dǎo)體器件相同，如果電位Vb、V0上升，狹縫區(qū)105中的n-半導(dǎo)體層3完全耗盡化，則由于電位V0不會上升到該電位以上，所以即使在高電位加在高電位島區(qū)101中的n-半導(dǎo)體層3上的情況下，通過適當?shù)卣{(diào)整狹縫區(qū)105ab中的n-半導(dǎo)體層3的寬度W，如本實施方式9所示，也能用電位較低的電源使檢測電路81工作。其結(jié)果，能縮小本半導(dǎo)體器件總體的電路規(guī)模。
而且，由于狹縫區(qū)105ab中的n-半導(dǎo)體層3的寬度W設(shè)定得比高電位島區(qū)101中的n-半導(dǎo)體層3的寬度HW小，所以能一邊維持高電位島區(qū)101中的n-半導(dǎo)體層3的寬度HW，一邊調(diào)整狹縫區(qū)105ab中的n-半導(dǎo)體層3的寬度W。因此，既能確保能形成邏輯電路103的區(qū)域，又能使狹縫區(qū)105ab中的n-半導(dǎo)體層3的全部區(qū)域進行耗盡化的電位V0呈低電位。
另外，從以上的說明可知，實施方式8、9的半導(dǎo)體器件雖然將由低電位島區(qū)104和狹縫區(qū)105構(gòu)成的組新設(shè)置在實施方式1的半導(dǎo)體器件中，而構(gòu)成設(shè)置了檢測該新設(shè)置的低電位島區(qū)104中的n-半導(dǎo)體層3的電位V0的檢測電路的結(jié)構(gòu)，但即使在實施方式2～7的半導(dǎo)體器件中再設(shè)置同樣的結(jié)構(gòu)，也能獲得與實施方式8、9的半導(dǎo)體器件同樣的效果。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于包括p型半導(dǎo)體襯底；在上述半導(dǎo)體襯底上形成的n型半導(dǎo)體層；在上述半導(dǎo)體層內(nèi)形成的、雜質(zhì)濃度比上述半導(dǎo)體層高的p型的第一雜質(zhì)區(qū)，該p型的第一雜質(zhì)區(qū)從上述半導(dǎo)體層的上表面延伸到與上述半導(dǎo)體襯底的界面，在上述半導(dǎo)體層內(nèi)區(qū)分第一至第三區(qū)；在上述第一區(qū)中的上述半導(dǎo)體層和上述半導(dǎo)體襯底的界面上形成的、雜質(zhì)濃度比上述半導(dǎo)體層高的n型的第一埋入雜質(zhì)區(qū)；以及在上述第一埋入雜質(zhì)區(qū)的上方且在上述半導(dǎo)體層中形成的半導(dǎo)體元件，上述第一區(qū)中的上述半導(dǎo)體層與電容元件導(dǎo)電性地連接，上述第一區(qū)中的上述半導(dǎo)體層和上述第二區(qū)中的上述半導(dǎo)體層利用上述第三區(qū)中的上述半導(dǎo)體層互相連接，在平面圖中，在與上述第一區(qū)和上述第三區(qū)的排列方向相垂直的方向上，上述第三區(qū)中的上述半導(dǎo)體層的寬度比上述第一區(qū)中的上述半導(dǎo)體層的寬度小。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述垂直方向上的上述第三區(qū)中的上述半導(dǎo)體層的寬度W滿足下式W=2·2·ϵS·VL/(q·Nd)]]>式中，Na>>Nd,]]>εS半導(dǎo)體的介電常數(shù)(F/cm)VL第二區(qū)中的半導(dǎo)體層相對于第一雜質(zhì)區(qū)的電位(V)q單位電荷量(C)Nd半導(dǎo)體層的雜質(zhì)濃度(cm-3)Na第一雜質(zhì)區(qū)的雜質(zhì)濃度(cm-3)。
3.權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于在上述第三區(qū)中的上述半導(dǎo)體層和上述半導(dǎo)體襯底的界面上，還具有與上述第一雜質(zhì)區(qū)連接設(shè)置的、雜質(zhì)濃度比上述半導(dǎo)體層高的p型的第二埋入雜質(zhì)區(qū)。
4.權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于上述第一雜質(zhì)區(qū)在上述半導(dǎo)體層內(nèi)把上述第三區(qū)區(qū)分成多個。
5.權(quán)利要求4所述的半導(dǎo)體器件，其特征在于上述第二區(qū)由多個分割區(qū)構(gòu)成，上述多個分割區(qū)中的上述半導(dǎo)體層與上述第三區(qū)中的上述半導(dǎo)體層一對一地連接。
6.權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于還具有設(shè)置在上述第三區(qū)中的上述半導(dǎo)體層上的絕緣膜；以及設(shè)置在上述絕緣膜上的導(dǎo)電膜。
7.權(quán)利要求4所述的半導(dǎo)體器件，其特征在于還具有設(shè)置在各個上述第三區(qū)中的上述半導(dǎo)體層上的絕緣膜；以及與上述第三區(qū)中的上述半導(dǎo)體層一對一地在上述絕緣膜上設(shè)置的多個導(dǎo)電膜。
8.權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于上述第一雜質(zhì)區(qū)在上述半導(dǎo)體層內(nèi)還區(qū)分第四及第五區(qū)，用上述第五區(qū)中的上述半導(dǎo)體層，連接上述第四區(qū)中的上述半導(dǎo)體層和上述第一區(qū)中的上述半導(dǎo)體層，在平面圖中，在與上述第一區(qū)和上述第五區(qū)的排列方向垂直的方向上，上述第五區(qū)中的上述半導(dǎo)體層的寬度比上述第一區(qū)中的上述半導(dǎo)體層的寬度小，且還具有檢測上述第四區(qū)中的上述半導(dǎo)體層的電位的檢測電路。
9.權(quán)利要求8所述的半導(dǎo)體器件，其特征在于上述第四區(qū)中的上述半導(dǎo)體層的電位比正電位的閾值電位大時，上述檢測電路輸出檢測信號。
10.權(quán)利要求8所述的半導(dǎo)體器件，其特征在于上述第四區(qū)中的上述半導(dǎo)體層的電位比負電位的閾值電位小時，上述檢測電路輸出檢測信號。
11.一種半導(dǎo)體器件，其特征在于包括p型半導(dǎo)體襯底；在上述半導(dǎo)體襯底上形成的n型半導(dǎo)體層；在上述半導(dǎo)體層內(nèi)形成的、雜質(zhì)濃度比上述半導(dǎo)體層高的p型的第一雜質(zhì)區(qū)，該p型的第一雜質(zhì)區(qū)從上述半導(dǎo)體層的上表面延伸到與上述半導(dǎo)體襯底的界面，且在上述半導(dǎo)體層內(nèi)區(qū)分第一至第三區(qū)；在上述第一區(qū)中的上述半導(dǎo)體層和上述半導(dǎo)體襯底的界面上形成的、雜質(zhì)濃度比上述半導(dǎo)體層高的n型的第一埋入雜質(zhì)區(qū)；以及在上述第一埋入雜質(zhì)區(qū)的上方且在上述半導(dǎo)體層中形成的半導(dǎo)體元件，在上述第二區(qū)中的上述半導(dǎo)體層的上表面內(nèi)，與上述第一雜質(zhì)區(qū)分離設(shè)置的p型的第二雜質(zhì)區(qū)；以及在上述第二雜質(zhì)區(qū)的下方，在上述第二區(qū)中的上述半導(dǎo)體層和上述半導(dǎo)體襯底的界面上設(shè)置的、雜質(zhì)濃度比上述半導(dǎo)體層高的n型的第二埋入雜質(zhì)區(qū)，上述第一區(qū)中的上述半導(dǎo)體層與電容元件導(dǎo)電性地連接，上述第一區(qū)中的上述半導(dǎo)體層和上述第二區(qū)中的上述半導(dǎo)體層利用上述第三區(qū)中的上述半導(dǎo)體層互相連接，在平面圖中，在與上述第一區(qū)和上述第三區(qū)的排列方向相垂直的方向上，上述第三區(qū)中的上述半導(dǎo)體層的寬度比上述第一區(qū)中的上述半導(dǎo)體層的寬度小。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其特征在于上述第一雜質(zhì)區(qū)在上述半導(dǎo)體層內(nèi)還區(qū)分第四及第五區(qū)，用上述第五區(qū)中的上述半導(dǎo)體層，連接上述第四區(qū)中的上述半導(dǎo)體層和上述第一區(qū)中的上述半導(dǎo)體層，在平面圖中，在與上述第一區(qū)和上述第五區(qū)的排列方向相垂直的方向上，上述第五區(qū)中的上述半導(dǎo)體層的寬度比上述第一區(qū)中的上述半導(dǎo)體層的寬度小，且還具有檢測上述第四區(qū)中的上述半導(dǎo)體層的電位的檢測電路。
13.權(quán)利要求12所述的半導(dǎo)體器件，其特征在于在上述第四區(qū)中的上述半導(dǎo)體層的電位比正電位的閾值電位大時，上述檢測電路輸出檢測信號。
14.權(quán)利要求12所述的半導(dǎo)體器件，其特征在于在上述第四區(qū)中的上述半導(dǎo)體層的電位比負電位的閾值電位小時，上述檢測電路輸出檢測信號。
全文摘要
提供一種半導(dǎo)體器件，能提高半導(dǎo)體器件的電氣特性。在p型半導(dǎo)體襯底(1)上的n
文檔編號H01L27/092GK1658390SQ20041007863
公開日2005年8月24日 申請日期2004年9月14日 優(yōu)先權(quán)日2004年2月18日
發(fā)明者清水和宏 申請人:三菱電機株式會社