專利名稱：快閃存儲(chǔ)單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)器元件及其制造方法，特別是涉及一種快閃存儲(chǔ)單元(Flash memory cell)的結(jié)構(gòu)及其制造方法。
背景技術(shù)：
非揮發(fā)性存儲(chǔ)器(Nonvolatile memory)目前多應(yīng)用在各種電子元件的使用上，如儲(chǔ)存結(jié)構(gòu)數(shù)據(jù)、程序數(shù)據(jù)及其它可以重復(fù)存取的數(shù)據(jù)。而其中一種可重復(fù)存取數(shù)據(jù)的非揮發(fā)性存儲(chǔ)器稱為閃存。閃存為一種可電抹除且可編程只讀存儲(chǔ)器(Electrically Erasable Programmable Read Only Memory，EEPROM)，其具有可進(jìn)行多次數(shù)據(jù)的存入、讀取、抹除等動(dòng)作且存入的數(shù)據(jù)在斷電后也不會(huì)消失的優(yōu)點(diǎn)，所以已成為個(gè)人計(jì)算機(jī)和電子設(shè)備所廣泛采用的一種存儲(chǔ)器元件。
圖1繪示為現(xiàn)有一種閃存的存儲(chǔ)單元的布局示意圖。圖2A至圖2C繪示為圖1所繪示的存儲(chǔ)單元沿I-I’線的制造流程剖面圖。而圖3A繪示為圖1的存儲(chǔ)單元在圖2A的步驟中沿II-II’線的剖面示意圖。圖3B繪示為圖1的存儲(chǔ)單元在圖2B及圖2C的步驟中沿II-II’線的剖面示意圖。
請(qǐng)同時(shí)參照?qǐng)D2A及圖3A，首先在基底100上形成多條元件隔離結(jié)構(gòu)102，接著再以元件隔離結(jié)構(gòu)102為掩模而在基底100中形成井區(qū)104以及摻雜區(qū)106。然后，在摻雜區(qū)106上方的基底100上形成穿隧介電層(tunnelingdielectric layer)108。之后，再于穿隧介電層108上形成圖案化導(dǎo)體層110。其中，圖案化導(dǎo)體層110具有多個(gè)相互平行的條狀圖案。
請(qǐng)同時(shí)參照?qǐng)D2B以及圖3B，在基底100與圖案化導(dǎo)體層110上形成柵間介電層112。接著在柵間介電層112上形成導(dǎo)體層114。然后請(qǐng)同時(shí)參照?qǐng)D2C以及圖3B，同時(shí)對(duì)導(dǎo)體層114、柵間介電層112以及圖案化導(dǎo)體層110進(jìn)行圖案化工藝，以形成多條控制柵極(control gate)114a以及多個(gè)浮置柵極(floating gate)110a，并暴露出浮置柵極110a兩側(cè)的基底100。接著，在浮置柵極110a兩側(cè)的基底100中形成摻雜區(qū)116，以作為快閃存儲(chǔ)單元的源極/漏極區(qū)。而摻雜區(qū)116之間的摻雜區(qū)106即成為快閃存儲(chǔ)單元的通道區(qū)。
目前的半導(dǎo)體技術(shù)正逐漸朝向提高集成度以及縮小元件尺寸的發(fā)展趨勢(shì)。而在縮小元件尺寸的過(guò)程中，常會(huì)遭遇到許多工藝上的困難。以上述的現(xiàn)有快閃存儲(chǔ)單元的工藝為例，為了增加浮置柵極110a與控制柵極114a之間所夾的面積以提高快閃存儲(chǔ)單元的耦合率(coupling ratio)，因此在制作浮置柵極110a時(shí)，必須使其具有足夠的厚度，且在元件隔離結(jié)構(gòu)102上兩相鄰的浮置柵極110之間的距離越小越好。也就是說(shuō)，圖3A所繪示的圖案化導(dǎo)體層110必須具有一定的厚度，且開口113的越小越好，因此圖案化導(dǎo)體層110中的開口113深寬比(aspect ratio)就會(huì)很大，進(jìn)而導(dǎo)致形成圖案化導(dǎo)體層110的蝕刻工藝的困難度提高。
而且，在形成控制柵極114a以及浮置柵極110a的蝕刻工藝中，為了完全移除殘留的柵間介電層112而增長(zhǎng)蝕刻時(shí)間，也容易對(duì)元件隔離結(jié)構(gòu)102造成過(guò)度蝕刻，導(dǎo)致元件發(fā)生漏電流的現(xiàn)象，進(jìn)而影響元件效能。

發(fā)明內(nèi)容
因此，本發(fā)明的目的就是提供一種快閃存儲(chǔ)單元的制造方法，以降低工藝的困難度，并提高元件的可靠性。
本發(fā)明的另一目的是提供一種快閃存儲(chǔ)單元，具有高耦合比，可提升存儲(chǔ)單元的讀取及抹除速度。
本發(fā)明提出一種快閃存儲(chǔ)單元的制造方法，此方法先提供第一導(dǎo)電型基底，此第一導(dǎo)電型基底中已形成有第二導(dǎo)電型井區(qū)以及多個(gè)元件隔離結(jié)構(gòu)，其中這些元件隔離結(jié)構(gòu)位于第二導(dǎo)電型井區(qū)內(nèi)，并且在第一導(dǎo)電型基底上定義出有源區(qū)。接著，于有源區(qū)內(nèi)的第二導(dǎo)電型井區(qū)中形成第一導(dǎo)電型摻雜區(qū)。之后，在第一導(dǎo)電型基底上形成圖案化膜層，且此圖案化膜層中具有多個(gè)開口，而這些開口暴露出部分的第一導(dǎo)電型摻雜區(qū)。
然后，在這些開口所暴露出的第一導(dǎo)電型基底中形成第二導(dǎo)電型摻雜區(qū)，再于這些開口所暴露出的第一導(dǎo)電型基底上形成穿隧介電層。之后，在每一個(gè)開口內(nèi)的穿隧介電層上形成一浮置柵極，然后移除部分的圖案化膜層，以使其厚度小于浮置柵極的厚度。接著，在圖案化膜層上形成柵間介電層，且此柵間介電層覆蓋住這些浮置柵極。在柵間介電層上形成多個(gè)控制柵極，而這些控制柵極與浮置柵極重疊。
本發(fā)明先在基底上形成具有開口的圖案化膜層，之后再將導(dǎo)體材料填入開口中，以形成浮置柵極。由此可知，本發(fā)明的快閃存儲(chǔ)單元的工藝中并非以蝕刻工藝來(lái)形成浮置柵極，因此可避免現(xiàn)有在形成浮置柵極的蝕刻工藝中，因欲形成的開口深寬比太大而遭遇到的困難。
本發(fā)明提出一種閃存，主要包括第一導(dǎo)電型基底、第二導(dǎo)電型井區(qū)、多個(gè)元件隔離結(jié)構(gòu)、第一導(dǎo)電型摻雜區(qū)、圖案化膜層、穿隧介電層、多個(gè)浮置柵極、柵間介電層以及多條控制柵極。其中，第一第二導(dǎo)電型井區(qū)與這些元件隔離結(jié)構(gòu)位于第一導(dǎo)電型基底中，且這些元件隔離結(jié)構(gòu)于第一導(dǎo)電型基底上定義出一有源區(qū)，而第一導(dǎo)電型摻雜區(qū)配置在有源區(qū)內(nèi)的第二導(dǎo)電型井區(qū)中。圖案化膜層則配置在部分的第一導(dǎo)電型基底上。
穿隧介電層配置于未被圖案化膜層所覆蓋的第一導(dǎo)電型基底上，而這些浮置柵極配置在穿隧介電層上，且其厚度大于圖案化膜層的厚度。柵間介電層配置在浮置柵極上，并覆蓋住這些圖案化膜層。而控制柵極則配置在柵間介電層上，并與這些浮置柵極重疊。
由于本發(fā)明的快閃存儲(chǔ)單元的浮置柵極的厚度并未受限于蝕刻工藝的極限，因此本發(fā)明的快閃存儲(chǔ)單元的浮置柵極可具有較為適當(dāng)?shù)暮穸?，進(jìn)而提高快閃存儲(chǔ)單元的耦合率。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下配合附圖以及優(yōu)選實(shí)施例，以更詳細(xì)地說(shuō)明本發(fā)明。


圖1繪示為現(xiàn)有一種閃存的存儲(chǔ)單元的布局示意圖。
圖2A至圖2C繪示為圖1所繪示的存儲(chǔ)單元沿I-I’線的制造流程剖面圖。
圖3A繪示為圖1的存儲(chǔ)單元在圖2A的步驟中沿II-II’線的剖面示意圖。
圖3B繪示為圖1的存儲(chǔ)單元在圖2B及圖2C的步驟中沿II-II’線的剖面示意圖。
圖4繪示為本發(fā)明的一種閃存的存儲(chǔ)單元的布局示意圖。
圖5A至圖5D繪示為圖4所繪示的存儲(chǔ)單元沿I-I’線的制造流程剖面圖。
圖6A至圖6D則分別對(duì)應(yīng)至圖5A至圖5D而繪示為圖4的存儲(chǔ)單元沿II-II’線的制造流程剖面圖。
圖7A至圖7B繪示為圖4所繪示的快閃存儲(chǔ)單元的浮置柵極沿II-II’線的制造流程剖面圖。
圖8及圖9分別繪示為圖4所繪示的快閃存儲(chǔ)單元的控制柵極沿I-I’線及II-II’線的制造流程剖面圖。
圖10繪示為本發(fā)明的另一種快閃存儲(chǔ)單元的剖面示意圖。
圖11A至圖11C繪示為本發(fā)明的另一種快閃存儲(chǔ)單元沿I-I’線的制造流程剖面圖。
圖12A至圖12C則分別對(duì)應(yīng)圖11A至圖11C而繪示為本發(fā)明的另一種快閃存儲(chǔ)單元沿II-II’線的制造流程剖面圖。
簡(jiǎn)單符號(hào)說(shuō)明100基底102、504元件隔離結(jié)構(gòu)104井區(qū)106、116摻雜區(qū)108、514穿隧介電層110、114、518、519導(dǎo)體層110a、516浮置柵極111、530、532、534快閃存儲(chǔ)單元112、520柵間介電層113、510、510a開口114a、522、522a控制柵極500n型基底502p型井區(qū)503有源區(qū)506n型摻雜區(qū)508圖案化膜層512p型摻雜區(qū)524圖案化光致抗蝕劑層526間隙壁528犧牲層
具體實(shí)施例方式
以下實(shí)施例是以第一導(dǎo)電型為n型，而第二導(dǎo)電型為p型來(lái)說(shuō)明，但本領(lǐng)域技術(shù)人員應(yīng)知，若將第一導(dǎo)電型置換成p型，第二導(dǎo)電型置換成n型，則下述實(shí)施例仍可據(jù)以實(shí)施。
圖4繪示為本發(fā)明的一種閃存的存儲(chǔ)單元的布局示意圖。圖5A至圖5D繪示為圖4所繪示的快閃存儲(chǔ)單元沿I-I’線的制造流程剖面圖。圖6A至圖6D則分別對(duì)應(yīng)圖5A至圖5D而繪示為圖4的快閃存儲(chǔ)單元沿II-II’線的制造流程剖面圖。
請(qǐng)同時(shí)參照?qǐng)D5A及圖6A，首先在n型基底500上形成多條元件隔離結(jié)構(gòu)504(如圖6A所示)，以定義出存儲(chǔ)器元件的有源區(qū)503，接著在有源區(qū)503內(nèi)的n型基底500中形成p型井區(qū)502。其中，元件隔離結(jié)構(gòu)504的形成方法例如是利用淺溝渠隔離(Shallow Trench Insulator，簡(jiǎn)稱STI)法或是區(qū)域氧化(local oxidation，簡(jiǎn)稱LOCOS)法。然后，在n型基底500的有源區(qū)503內(nèi)的p型井區(qū)502中形成n型摻雜區(qū)506，其例如是在后續(xù)工藝中用以作為快閃存儲(chǔ)單元的源極/漏極區(qū)。之后，在n型基底500上形成圖案化膜層508，其材料例如是氧化硅。圖案化膜層508中具有多個(gè)開口510，而這些開口510暴露出部分的有源區(qū)503內(nèi)的n型摻雜區(qū)506。
圖案化膜層508的形成方法例如是先在n型基底500形成一層材料層(未繪示)，在一實(shí)施例中，此材料層例如是氧化硅層，而其形成方法例如是化學(xué)氣相沉積(Chemical Vapor Deposition，簡(jiǎn)稱CVD)法。接著再進(jìn)行例如是微影及蝕刻工藝，以形成具有多個(gè)開口510的圖案化膜層508。
請(qǐng)參照?qǐng)D5B及圖6B，在開口510所暴露出的n型摻雜區(qū)506中形成p型摻雜區(qū)512，其例如是用以在后續(xù)工藝中作為快閃存儲(chǔ)單元的通道區(qū)。而p型摻雜區(qū)512的形成方法例如是利用圖案化膜層508為掩模以進(jìn)行一離子摻入工藝，以便于將p型離子摻入開口510所暴露出的n型摻雜區(qū)506中。
請(qǐng)參照?qǐng)D5C及圖6C，在p型摻雜區(qū)512上方的n型基底500上形成穿隧介電層514，且穿隧介電層514的材料例如是氧化硅，而其形成方法例如是熱氧化法(thermal oxidation)。接著，在每一開口510內(nèi)的穿隧介電層514上形成浮置柵極516。
請(qǐng)參照?qǐng)D7A及圖7B，在一優(yōu)選實(shí)施例中，浮置柵極516的形成方法例如是先在圖案化膜層508以及n型基底500上形成導(dǎo)體層518(如圖7A所示)，并填入開口510內(nèi)，且導(dǎo)體層518例如是摻雜多晶硅層，而其形成方法例如是化學(xué)氣相沉積。之后，再進(jìn)行平坦化工藝，其例如是化學(xué)機(jī)械研磨(chemical mechanical polishing，簡(jiǎn)稱CMP)工藝或是蝕刻工藝，并以圖案化膜層508作為化學(xué)機(jī)械研磨終止層(CMP stop layer)或是蝕刻終止層(etch stoplayer)，以移除部分的導(dǎo)體層518而暴露出圖案化膜層508，并形成多個(gè)浮置柵極516，如圖7B所示。然后，再回蝕(etch back)圖案化膜層508。由于圖案化膜層508的材料與浮置柵極516的材料之間具有較高的蝕刻選擇性，因此可在不損壞浮置柵極516的情況下，移除部分圖案化膜層508，以使圖案化膜層508的厚度小于浮置柵極516的厚度，如圖5C及圖6C所示。其中，浮置柵極516的厚度例如是5000埃，而圖案化膜層508的厚度則例如是介于1500埃至2000埃之間。特別值得注意的是，浮置柵極516與圖案化膜層508的厚度差(也就是浮置柵極516暴露在圖案化膜層508的開口510外的高度)h將決定此快閃存儲(chǔ)單元的耦合率。更進(jìn)一步地來(lái)說(shuō)，當(dāng)h愈大時(shí)，快閃存儲(chǔ)單元的耦合率也會(huì)愈大，則此快閃存儲(chǔ)單元可具有優(yōu)選的讀取及抹除速度。
值得注意的是，本發(fā)明并不限定浮置柵極516的形成方法為上述工藝(如圖7A至圖7B所示)，本領(lǐng)域技術(shù)人員可以依照本發(fā)明的精神而利用其它工藝來(lái)形成圖5C及圖6C所繪示的浮置柵極516，惟其亦落于本發(fā)明的范圍內(nèi)。
請(qǐng)參照?qǐng)D5D及圖6D，在圖案化膜層508上形成柵間介電層520，并覆蓋住這些浮置柵極516。其中，柵間介電層520的材料例如是氧化硅/氮化硅/氧化硅等，或是由氧化硅層或氧化硅/氮化硅層等所構(gòu)成，而其形成方法例如是低壓化學(xué)氣相沉積(Low Pressure CVD，LPCVD)。接著，在柵間介電層520上形成控制柵極522，且這些控制柵極522實(shí)質(zhì)上相互平行的(如圖4所示)，以于后續(xù)工藝中作為快閃存儲(chǔ)單元的字符線(word line)。而且，這些控制柵極522覆蓋住浮置柵極516及其側(cè)壁上的柵間介電層520。此外，若n型基底500上形成有元件隔離結(jié)構(gòu)504，則控制柵極522與條狀的元件隔離結(jié)構(gòu)504相交，且優(yōu)選的是控制柵極522垂直于元件隔離結(jié)構(gòu)504，如圖4所示。
圖8及圖9分別繪示為圖4所繪示的快閃存儲(chǔ)單元沿I-I’及II-II’的部分制造流程剖面圖。請(qǐng)參照?qǐng)D8及圖9，控制柵極522的形成方法例如是先在柵間介電層520上形成導(dǎo)體層519，其材料例如是摻雜多晶硅，且導(dǎo)體層519的形成方法例如是化學(xué)氣相沉積。然后在導(dǎo)體層519上形成圖案化光致抗蝕劑層524，且圖案化光致抗蝕劑層524覆蓋住浮置柵極516。而且，圖案化光致抗蝕劑層524具有多個(gè)實(shí)質(zhì)上相互平行的條狀圖案，其形成方法例如是微影工藝。之后，以圖案化光致抗蝕劑524為掩模，進(jìn)行蝕刻工藝以移除部分的導(dǎo)電層519。然后再移除圖案化光致抗蝕劑層524，即可在柵間介電層520上形成多條控制柵極522，如圖5D及圖6D所示。此時(shí)即完成快閃存儲(chǔ)單元530的工藝，而后續(xù)完成閃存的工藝為本領(lǐng)域技術(shù)人員所周知，在此不再贅述。
此外，在本發(fā)明的另一優(yōu)選實(shí)施例中，快閃存儲(chǔ)單元的控制柵極522a可以是位于浮置柵極516的正上方且未覆蓋住浮置柵極516的側(cè)壁，如圖10所示。在此，為了增加快閃存儲(chǔ)單元的耦合率，可以在控制柵極522a的側(cè)壁形成間隙壁526。特別的是，間隙壁526的材料例如是導(dǎo)體材料，且優(yōu)選的是與控制柵極522a的材料相同，也就是多晶硅材料。由此可知，控制柵極522a與間隙壁526電連接。間隙壁526的形成方法例如是先在基底上方形成一層共形導(dǎo)體層(未繪示)覆蓋住柵間介電層520以及控制柵極522a，之后再回蝕此導(dǎo)體層，以使其形成間隙壁526，即完成快閃存儲(chǔ)單元532的制作。后續(xù)的工藝即同于一般的存儲(chǔ)器元件的工藝。
另外，在一優(yōu)選實(shí)施例中，本發(fā)明還可以在形成元件隔離結(jié)構(gòu)504之后及形成p型井區(qū)502之前，先在n型基底500上形成犧牲層528(如圖11A及圖12A所示)，用以保護(hù)n型基底500及元件隔離結(jié)構(gòu)504，使其在后續(xù)工藝(例如是蝕刻工藝)中不會(huì)受到損壞。舉例來(lái)說(shuō)，請(qǐng)同時(shí)參照?qǐng)D11B及圖12B，形成圖案化膜層508的方法例如是利用微影及蝕刻工藝以于一材料層(未繪示)中形成開口510a。在此蝕刻工藝中，犧牲層528用來(lái)作為蝕刻終止層(etching stop layer)，以防止在形成開口510a的蝕刻工藝中過(guò)度蝕刻n型基底500及元件隔離結(jié)構(gòu)504，因此可避免元件產(chǎn)生漏電流的問(wèn)題。之后再移除部分的犧牲層528，以暴露出部分的n型基底500及元件隔離結(jié)構(gòu)504。然后，再以前述的工藝完成快閃存儲(chǔ)單元534，如圖11C及圖12C所示。
以下將以圖5D及圖6D所繪示的快閃存儲(chǔ)單元為例來(lái)詳細(xì)說(shuō)明本發(fā)明的快閃存儲(chǔ)單元，而圖中所繪示的膜層的材料已于上述實(shí)施例中說(shuō)明，以下不再贅述。
請(qǐng)?jiān)賲⒄請(qǐng)D5D及圖6D，本發(fā)明的快閃存儲(chǔ)單元530主要包括n型基底500、多條元件隔離結(jié)構(gòu)504、n型摻雜區(qū)506、圖案化膜層508、p型摻雜區(qū)512、穿隧介電層514、多個(gè)浮置柵極516、柵間介電層520以及多條控制柵極522。其中，n型基底500中已形成有p型井區(qū)502。n型摻雜區(qū)506配置在n型基底500中的p型井區(qū)502內(nèi)，以于后續(xù)工藝中作為快閃存儲(chǔ)單元530的源極/漏極區(qū)。圖案化膜層508配置在n型基底500上，而p型摻雜區(qū)512則系是配置在未被圖案化膜層508所覆蓋的n型基底500中，以于后續(xù)工藝中作為快閃存儲(chǔ)單元530的通道區(qū)。穿隧介電層514則配置在p型摻雜區(qū)512上方的n型基底500上。
浮置柵極516配置在穿隧介電層514上，且浮置柵極516的厚度大于圖案化膜層508的厚度。在一優(yōu)選實(shí)施例中，浮置柵極516的厚度例如是5000埃，而圖案化膜層508的厚度例如是1500埃至2000埃之間。柵間介電層520配置在圖案化膜層508上，并覆蓋位浮置柵極516。控制柵極522則實(shí)質(zhì)上相互平行地配置在柵間介電層520上，并覆蓋住浮置柵極516及其側(cè)壁。
在本發(fā)明的另一優(yōu)選實(shí)施例中，控制柵極522a(見圖10)還可以是配置在浮置柵極516的正上方。換言之，控制柵極522a并未覆蓋住浮置柵極516的側(cè)壁。而且，控制柵極522a以及浮置柵極516的側(cè)壁上配置有間隙壁526，如圖10所示。其中間隙壁526的材料例如是導(dǎo)體材料，而在一優(yōu)選實(shí)施例中，間隙壁526的材料例如是多晶硅。
再者，在本發(fā)明的又一實(shí)施例中，圖案化膜層508與n型基底500之間還可以配置有犧牲層528(如圖11C及圖12C所示)，用以保護(hù)n型基底500及元件隔離結(jié)構(gòu)504，使其在工藝(例如是蝕刻工藝)中不會(huì)受到損壞。另外，在此實(shí)施例中，浮置柵極516配置于穿隧介電層514上，并延伸至部分的元件隔離結(jié)構(gòu)504上，如圖12C所示。
本發(fā)明的快閃存儲(chǔ)單元的制造方法先在基底上形成具有開口的圖案化膜層，之后再將導(dǎo)體材料填入開口中，以形成浮置柵極。由此可知，本發(fā)明的快閃存儲(chǔ)單元的工藝中并非以蝕刻工藝來(lái)形成浮置柵極，因此可避免現(xiàn)有在形成浮置柵極的蝕刻工藝中，因欲形成的開口深寬比太大而遭遇到的困難。而且，本發(fā)明在一優(yōu)選實(shí)施例中更在基底上形成一層犧牲層，用以保護(hù)基底及元件隔離結(jié)構(gòu)在形成圖案化膜層的蝕刻工藝中不會(huì)受到損壞。由此可知，本發(fā)明可避免現(xiàn)有工藝中因?qū)υ綦x結(jié)構(gòu)過(guò)度蝕刻而導(dǎo)致元件產(chǎn)生漏電流的問(wèn)題?？偠灾?，本發(fā)明的快閃存儲(chǔ)單元的制造方法可以降低工藝?yán)щy度，并且提高元件的可靠性。
本發(fā)明的快閃存儲(chǔ)單元可依實(shí)際所需而決定浮置柵極被控制柵極所覆蓋的厚度，以使快閃存儲(chǔ)單元具有較高的耦合率，進(jìn)而提高快閃存儲(chǔ)單元的讀取及抹除速度。
雖然本發(fā)明以優(yōu)選實(shí)施例揭露如上，然而其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種快閃存儲(chǔ)單元的制造方法，包括提供一第一導(dǎo)電型基底，且該第一導(dǎo)電型基底中已形成有一第二導(dǎo)電型井區(qū)以及多個(gè)元件隔離結(jié)構(gòu)，而該些元件隔離結(jié)構(gòu)位于該第二導(dǎo)電型井區(qū)中，并在該第一導(dǎo)電型基底上定義出一有源區(qū)；于該有源區(qū)內(nèi)的該第二導(dǎo)電型井區(qū)上形成一第一導(dǎo)電型摻雜區(qū)；于該第一導(dǎo)電型基底上形成一圖案化膜層，且該圖案化膜層具有多個(gè)開口，而該些開口暴露出部分的該有源區(qū)內(nèi)的該第一導(dǎo)電型摻雜區(qū)；以該圖案化膜層為掩模，于該第一導(dǎo)電型基底中形成一第二導(dǎo)電型摻雜區(qū)，且該第二導(dǎo)電型摻雜區(qū)截?cái)嘣摰谝粚?dǎo)電型摻雜區(qū)；于該些開口所暴露出的該第二導(dǎo)電型摻雜區(qū)上形成一穿隧介電層；于該些開口中形成多個(gè)浮置柵極；移除部分的該圖案化膜層，以使該圖案化膜層的厚度小于該些浮置柵極的厚度；于該第一導(dǎo)電型基底上形成一柵間介電層，且該柵間介電層覆蓋住該些浮置柵極以及該圖案化膜層；以及于該柵間介電層上形成多個(gè)控制柵極，且該些控制柵極與該些浮置柵極重疊。
2.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中形成該些浮置柵極的步驟包括于該第一導(dǎo)電型基底上形成一第一導(dǎo)體層；以及進(jìn)行一化學(xué)機(jī)械研磨工藝，以移除該些開口外的該第一導(dǎo)體層。
3.如權(quán)利要求2所述的快閃存儲(chǔ)單元的制造方法，其中該第一導(dǎo)體層的材料與該圖案化膜層的材料之間具有蝕刻選擇性。
4.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中該第二導(dǎo)電型摻雜區(qū)與該第二導(dǎo)電型井區(qū)的摻雜濃度不同。
5.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中形成該些控制柵極的步驟包括于該柵間介電層上形成一第二導(dǎo)體層；以及圖案化該第二導(dǎo)體層以形成與該些浮置柵極重疊的該些控制柵極。
6.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中該些控制柵極與該些浮置柵極的上方重疊，且該快閃存儲(chǔ)單元的制造方法還包括在該些控制柵極的側(cè)壁形成一導(dǎo)體間隙壁，并覆蓋住該些浮置柵極的側(cè)壁。
7.如權(quán)利要求6所述的快閃存儲(chǔ)單元的制造方法，其中該導(dǎo)體間隙壁的材料包括摻雜多晶硅。
8.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中于該柵間介電層上形成該些控制柵極的步驟中，該些控制柵極與該些浮置柵極的上方及側(cè)壁重疊。
9.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中在形成該第一導(dǎo)電型摻雜區(qū)之前，還包括在第一導(dǎo)電型基底上形成一犧牲層，以作為形成該圖案化膜層的步驟中的蝕刻終止層。
10.如權(quán)利要求9所述的快閃存儲(chǔ)單元的制造方法，其中該犧牲層的材料包括氮化硅。
11.如權(quán)利要求9所述的快閃存儲(chǔ)單元的制造方法，其中該犧牲層的材料與該圖案化膜層的材料間具有蝕刻選擇性。
12.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中該圖案化膜層的材料包括氧化硅。
13.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中在形成該圖案化膜層的步驟中，還包括使該些開口暴露出該些元件隔離結(jié)構(gòu)的部分。
14.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中該浮置柵極以及該控制柵極的材料包括摻雜多晶硅。
15.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中該柵間介電層包括氧化硅層以及氧化硅/氮化硅/氧化硅層至少其中之一。
16.如權(quán)利要求1所述的快閃存儲(chǔ)單元的制造方法，其中該穿隧介電層的材料包括氧化硅。
17.一種快閃存儲(chǔ)單元，包括一第一導(dǎo)電型基底；多個(gè)元件隔離結(jié)構(gòu)，配置于該第一導(dǎo)電型基底上，以定義出多個(gè)有源區(qū)；一第二導(dǎo)電型井區(qū)，配置于該第一導(dǎo)電型基底中；一圖案化膜層，配置于該第一導(dǎo)電型基底上，且該圖案化膜層具有多個(gè)開口，暴露出部分的該些有源區(qū)內(nèi)的該第一導(dǎo)電型基底；多個(gè)浮置柵極，配置于該些開口內(nèi)并延伸至部分該些元件隔離結(jié)構(gòu)之上，且該些浮置柵極的厚度大于該圖案化膜層的厚度；一穿隧介電層，配置該些浮置柵極與該第一導(dǎo)電型基底之間；多個(gè)控制柵極，配置于該些浮置柵極上方；一柵間介電層，配置于該些浮置柵極與該些控制柵極之間；以及一第一導(dǎo)電型摻雜區(qū)，配置于該控制柵極兩側(cè)的該些有源區(qū)內(nèi)的該第一導(dǎo)電型基底中。
18.如權(quán)利要求17所述的快閃存儲(chǔ)單元，還包括一第二導(dǎo)電型摻雜區(qū)，配置于未被該圖案化膜層所覆蓋的該第一導(dǎo)電型基底中，且該第二導(dǎo)電型摻雜區(qū)與該第二導(dǎo)電型井區(qū)的摻雜濃度不同。
19.如權(quán)利要求17所述的快閃存儲(chǔ)單元，其中該些控制柵極系與該些浮置柵極的上方重疊，且該快閃存儲(chǔ)單元還包括一導(dǎo)體間隙壁，配置于該些控制柵極的側(cè)壁上，并覆蓋住該些浮置柵極的側(cè)壁。
20.如權(quán)利要求19所述的快閃存儲(chǔ)單元，其中該導(dǎo)體間隙壁的材料包括摻雜多晶硅。
21.如權(quán)利要求17所述的快閃存儲(chǔ)單元，還包括一犧牲層，配置于該圖案化膜層下方。
22.如權(quán)利要求21所述的快閃存儲(chǔ)單元，其中該犧牲層的材料與該圖案化膜層的材料以及該些元件隔離結(jié)構(gòu)的材料間具有蝕刻選擇性。
23.如權(quán)利要求17所述的快閃存儲(chǔ)單元，其中該些控制柵極與該些浮置柵極的上方及側(cè)壁重疊。
24.如權(quán)利要求17所述的快閃存儲(chǔ)單元，其中該些浮置柵極的材料與該圖案化膜層的材料之間具有蝕刻選擇性。
25.如權(quán)利要求17所述的快閃存儲(chǔ)單元，其中該些浮置柵極的材料包括摻雜多晶硅。
26.如權(quán)利要求17所述的快閃存儲(chǔ)單元，其中該圖案化膜層的材料包括氧化硅。
27.一種快閃存儲(chǔ)單元，包括一第一導(dǎo)電型基底；一第二導(dǎo)電型井區(qū)，形成于該第一導(dǎo)電型基底中；一圖案化膜層，配置于部分的該第一導(dǎo)電型基底上；一穿隧介電層，配置于未被該圖案化膜層所覆蓋的該第一導(dǎo)電型基底上；多個(gè)浮置柵極，配置于該穿隧介電層上，且該些浮置柵極的厚度大于該圖案化膜層的厚度；一柵間介電層，配置于該圖案化膜層上，并覆蓋住該些浮置柵極；多個(gè)控制柵極，配置于該柵間介電層上，并與該些浮置柵極的上方及側(cè)壁重疊；以及一第一導(dǎo)電型摻雜區(qū)，配置于該控制柵極兩側(cè)的該些有源區(qū)內(nèi)的該第一導(dǎo)電型基底中。
28.如權(quán)利要求27所述的快閃存儲(chǔ)單元，還包括一第二導(dǎo)電型摻雜區(qū)，配置于未被該圖案化膜層所覆蓋的該第一導(dǎo)電型基底中，且該第二導(dǎo)電型摻雜區(qū)與該第二導(dǎo)電型井區(qū)的摻雜濃度不同。
29.如權(quán)利要求27所述的快閃存儲(chǔ)單元，其中該些浮置柵極的材料與該圖案化膜層的材料之間具有蝕刻選擇性。
30.如權(quán)利要求27所述的快閃存儲(chǔ)單元，其中該些浮置柵極的材料包括摻雜多晶硅。
31.如權(quán)利要求27所述的快閃存儲(chǔ)單元，其中該圖案化膜層的材料包括氧化硅。
全文摘要
一種快閃存儲(chǔ)單元，主要包括第一導(dǎo)電型基底、第二導(dǎo)電型井區(qū)、圖案化膜層、第二導(dǎo)電型摻雜區(qū)、穿隧介電層、多個(gè)浮置柵極、柵間介電層以及多個(gè)控制柵極。其中，浮置柵極配置在未被圖案化膜層所覆蓋的第一導(dǎo)電型基底上，且這些浮置柵極的厚度大于圖案化膜層的厚度。由于浮置柵極具有較適當(dāng)?shù)暮穸?，因此其與控制柵極所夾的區(qū)域可具有較大的面積，進(jìn)而提高快閃存儲(chǔ)單元的耦合率。
文檔編號(hào)H01L27/115GK1770429SQ20041008972
公開日2006年5月10日 申請(qǐng)日期2004年11月2日 優(yōu)先權(quán)日2004年11月2日
發(fā)明者王進(jìn)忠, 畢嘉慧, 黃正同 申請(qǐng)人:力晶半導(dǎo)體股份有限公司