專利名稱：分段場(chǎng)效應(yīng)晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路及其制造領(lǐng)域。更具體地，本發(fā)明涉及具有水平取向和垂直取向分段(section)的器件本體的場(chǎng)效應(yīng)半導(dǎo)體器件。
背景技術(shù)：
今天的晶體管包括大量的器件。要增強(qiáng)性能和提高可靠性，器件較小是關(guān)鍵。隨著FET(場(chǎng)效應(yīng)晶體管)器件按比例縮小，技術(shù)已變得越來越復(fù)雜。在深亞微米各代的器件中，要提高性能非常困難。沿尋求更高器件性能的路線，已研究幾種途徑以保持器件性能提高，縮小FET器件的比例是目前CMOS器件技術(shù)的指導(dǎo)原則。然而，直接縮小尺寸存在明顯的限制，其中當(dāng)器件縮小到納米范圍時(shí)，短溝道效應(yīng)(SCE)變成主要問題。該問題的解決方式是使用雙柵極器件。這種器件不是簡(jiǎn)單的一個(gè)表面上形成的平面結(jié)構(gòu)，而是器件本體兩側(cè)面上形成的結(jié)構(gòu)。雙柵極器件比常規(guī)的器件能進(jìn)一步縮小比例的原因較復(fù)雜，但是在技術(shù)文獻(xiàn)中已有介紹，例如在H.-S.P.Wong等人的“Device Design Considerations for Double-Gate，Ground-Plane，andSingle-Gated Ultra-Thin SOI MOSFET’s at the 25nm Channel LengthGeneration”，1998 IEDM Tech Dig.，407-10頁(yè)。
雙柵極器件的變形稱做FinFET器件。在FinFET中，晶體管的本體形成在垂直結(jié)構(gòu)中。FinFET的柵極將垂直取向的本體結(jié)合在兩面或側(cè)面上。FinFET具有幾個(gè)優(yōu)點(diǎn)，例如更好的SCE并有希望擴(kuò)展主要的半導(dǎo)體技術(shù)。一般來說，F(xiàn)inFET器件及制造與絕緣體上半導(dǎo)體(SOI)，通常指絕緣體上硅的技術(shù)結(jié)合。可以為常規(guī)的平面型或垂直取向的SOI器件制備在設(shè)置于絕緣體層之上的薄半導(dǎo)體層中。更常見，絕緣體層稱做硅(Si)襯底上的埋置氧化層。存在在更薄的SOI層中制備平面FET的趨勢(shì)，由此提高了性能?，F(xiàn)有技術(shù)的平面SOI器件具有所謂的全耗盡本體，意味著除了由溝道中的柵電極引入的載流子之外，本體中缺少移動(dòng)電荷載流子。由于垂直取向結(jié)構(gòu)很窄，因此FinFET器件通常也具有全耗盡本體。同樣，當(dāng)本體在由柵電極接合的兩個(gè)面之間全耗盡時(shí)，具有在垂直取向的本體相對(duì)側(cè)面有柵極的優(yōu)點(diǎn)將更加突出。
FinFET器件的其中一個(gè)缺點(diǎn)是由于器件的寬度由翅片(Fin)的高度確定，因此所有的FinFET器件寬度都相同。器件寬度的均勻性限制了電路設(shè)計(jì)。

發(fā)明內(nèi)容
本發(fā)明教授了一種具有可變寬度的類似FinFET的器件的結(jié)構(gòu)和制造方法。計(jì)劃的器件包括類似FinFET的結(jié)構(gòu)與超薄平面結(jié)構(gòu)組合，產(chǎn)生多面器件。一般來說，本公開教導(dǎo)了絕緣層上的FET器件，當(dāng)器件具有垂直取向和水平取向部分的組合時(shí)，產(chǎn)生了對(duì)類似FinFET的結(jié)構(gòu)耦合控制具有幾乎任意能力的器件。
本發(fā)明教授了制造這種結(jié)構(gòu)的方法。一種方法使用側(cè)壁和絕緣體層的組合，絕緣體層設(shè)置在SOI層上，產(chǎn)生了豎立在構(gòu)圖的絕緣體層上的壁形成體。然后借助幾個(gè)蝕刻步驟將形成體轉(zhuǎn)移到SOI層內(nèi)。豎立壁的位置處，將存在形成在SOI中的Fin，得到本體的垂直取向部分。在絕緣體層覆蓋SOI的位置處，露出(emerge)本體的水平取向部分。制造分段的本體之后，進(jìn)一步的處理在SOI上產(chǎn)生分段FET器件，與FinFET器件的優(yōu)點(diǎn)與超淺平面SOI器件的優(yōu)點(diǎn)結(jié)合。這樣可以用優(yōu)良的布局密度控制器件寬度。


從附帶的詳細(xì)說明和附圖中，本發(fā)明的這些和其它特點(diǎn)將變得很顯然，其中圖1示出了分段FET的多個(gè)實(shí)施例的本體區(qū)的示意性剖面圖；
圖2示出了分段FET的示意性俯視圖和剖面圖；圖3到7示出了分段FET的代表性制造方法的各階段；以及圖8示出了含有至少一個(gè)分段FET的至少一個(gè)芯片的處理器的符號(hào)(symbolic)圖。
具體實(shí)施例方式
圖1示出了分段FET的多個(gè)實(shí)施例的本體區(qū)的示意性剖面圖。一般來說，場(chǎng)效應(yīng)晶體管為通過器件的兩部分(源和漏)之間的柵電極控制電流流動(dòng)的器件。柵電極在器件的本體上施加電場(chǎng)進(jìn)行控制。本體位于源和漏之間，柵電極在表面或面(face)上接合本體。柵極通常(但不是必須)通過柵極介質(zhì)與本體的面或各面隔開。FET的本體是晶體半導(dǎo)體，在柵電極施加電場(chǎng)的面上可以形成源和漏之間的導(dǎo)電溝道。本領(lǐng)域中已知的常見FET具有由柵電極接合的單個(gè)水平本體部分。本公開設(shè)計(jì)了具有多個(gè)本體部分的FET器件，具有水平地取向和垂直地取向部分。各部分的取向相對(duì)含有源和漏的平面而言。本公開的分段FET為器件設(shè)置在絕緣體上的所謂絕緣體上半導(dǎo)體技術(shù)的代表。微電子技術(shù)的主導(dǎo)半導(dǎo)體是硅，術(shù)語(yǔ)絕緣體上硅(SOI)通常也用于定義絕緣體上設(shè)置的器件。
部分FET的本體的一個(gè)代表性實(shí)施例顯示在圖1A的剖面圖中。本體10是晶體半導(dǎo)體材料。在一個(gè)代表性實(shí)施例中，本體10的晶體半導(dǎo)體材料屬于各種硅基材料中。在微電子技術(shù)中，在小型化中進(jìn)展最快的材料是硅(Si)。硅基材料為與Si相同的基本技術(shù)含量多種的Si合金。對(duì)于微電子很重要的一種硅基材料是硅鍺(SiGe)合金。在一個(gè)代表性實(shí)施例中，本體10的晶體半導(dǎo)體材料實(shí)質(zhì)上是硅。然而，本領(lǐng)域中的技術(shù)人員應(yīng)該理解除Si和SiGe之外的其它半導(dǎo)體材料，例如III-V合金也可以預(yù)計(jì)。根據(jù)本公開的教授，分段FET具有至少一個(gè)垂直取向部分和至少一個(gè)水平取向部分。在圖1A中，本體截面10具有兩個(gè)垂直取向部分11和一個(gè)水平取向部分12。垂直取向部分11每個(gè)包括兩個(gè)相對(duì)的面31和41。水平取向部分12，與通常的所有水平取向部分一樣，包括頂面32和底面42。底面42與絕緣表面21交接。垂直取向部分具有第一高度77和第一寬度16。水平取向部分具有第一厚度22。在一個(gè)代表性實(shí)施例中，第一高度77在約30nm和150nm之間。在一個(gè)代表性實(shí)施例中，第一厚度22在約2nm和50nm之間。本公開教授了分段FET的至少一個(gè)垂直取向部分具有窄寬度，由此第一寬度16小于制造FET的技術(shù)中的最小線寬。在半導(dǎo)體制造的現(xiàn)有技術(shù)中，都存在能夠通過光刻獲取技術(shù)的最小特征尺寸。該線寬通常給定一代的技術(shù)名稱，例如“0.25μm技術(shù)”等。垂直取向部分的第一寬度16小于該最小光刻線寬，由于第一寬度16不是由光刻產(chǎn)生，因此獨(dú)立于制備分段FET的特定技術(shù)。
圖1B示出了具有不同數(shù)量的水平取向部分12和垂直取向部分11的分段FET本體10的示例性實(shí)施例。示出了三個(gè)不同本體10的附圖僅為代表性的目的，不應(yīng)局限于此。本公開的教授能夠產(chǎn)生任何數(shù)量的水平取向和垂直取向部分。絕緣表面21通常為絕緣體層90的頂面，在其上設(shè)置了分段FET本體的晶體半導(dǎo)體材料。絕緣體層90通常設(shè)置在襯底91上。在一個(gè)代表性實(shí)施例中，絕緣體層90為SiO2，襯底91為Si晶片。通常在SOI技術(shù)中制備分段FET，所謂的埋置氧化物(SiO2)設(shè)置在Si襯底上，SOI硅層設(shè)置在埋置氧化物上。在一個(gè)代表性實(shí)施例中，在SOI層中制備分段FET。
圖1C示出了具有柵電極50的圖1B的分段FET本體10的示例性實(shí)施例，柵電極50接合了至少一個(gè)水平取向部分12的頂面32(圖1A中示出)和至少一個(gè)垂直取向部分11的相對(duì)面31和41(圖1A中示出)。分段器件提供了兩種高性能器件的組合。垂直取向部分11類似于所謂的FinFET或垂直器件，而水平取向部分12類似于超薄本體的平面器件。如果最終器件制成全耗盡的絕緣體上硅(FDSOI)，F(xiàn)ET，垂直取向部分11的通常第一寬度約為水平取向部分12的第一厚度22的兩倍。在本公開中，通過單個(gè)柵電極50接合了所有部分的所有面，導(dǎo)致分段器件的低電容和高電流驅(qū)動(dòng)能力。圖1C左部上的FET示出了位于兩個(gè)垂直取向部分11之間的一個(gè)水平取向部分12，柵電極50同時(shí)接合四個(gè)垂直取向面和一個(gè)水平取向面，總共五個(gè)。這種器件可以稱做五柵的FET。
在一個(gè)代表性實(shí)施例中，圖1所示的分段FET的本體全耗盡，意味著除了溝道中的柵電極引入的載流子之外，本體不具有移動(dòng)電荷載流子。在用于通常的平面器件的SOI技術(shù)中，本體是否耗盡取決于本體的摻雜程度和本體的厚度。對(duì)于垂直取向部分，從耗盡的角度來看，除摻雜程度之外，由柵電極接合的相對(duì)面之間的距離即垂直部分的第一寬度16為決定因素。在本公開的分段FET中，可以使水平取向部分22的第一厚度薄得足夠全部耗盡。由于垂直部分不受光刻限制，因此他們能制得足夠窄，它們可以變?yōu)橥耆谋M的SOI器件。全耗盡本體具有許多優(yōu)點(diǎn)，這是本領(lǐng)域中的普通技術(shù)人員公知的。
圖2示出了分段FET的示意性俯視圖和剖面圖。在圖2A中，分段FET100包括源/漏110、柵極50以及柵電極下面的本體10(僅在圖2C中可見)。制造分段FET期間，需要制備某些結(jié)構(gòu)，我們稱做內(nèi)核(kernel)15。(單詞“內(nèi)核”表示該結(jié)構(gòu)所起的作用)。內(nèi)核15包括本體由柵電極接合的內(nèi)核的該部分變成本體10。制備后，內(nèi)核15具有與本體基本上相同的截面尺寸。在除本體之外的其它部分中，內(nèi)核15變成源/漏110的一個(gè)部件。對(duì)于源/漏，需要具有盡可能低的電阻，以具有易于布線接觸和/或硅化足夠的塊。這種性質(zhì)需要比在內(nèi)核中制備的更多材料，是由于主要原因是需滿足本體的要求。因此，在分段FET的代表性實(shí)施例中，為了將內(nèi)核的一部分——不形成本體的那些部分——變成源/漏110，第三層111淀積在這些內(nèi)核部分上。在圖2A中，內(nèi)核15的粗略位置僅由虛線表示，這是由于在源/漏區(qū)中，內(nèi)核15通常在第三層111下面并且在俯視圖中不可見。在一個(gè)代表性實(shí)施例中，內(nèi)核是Si基材料，通常為Si，第三層111由與內(nèi)核15相同的半導(dǎo)體晶體材料組成。因此，在一個(gè)代表性實(shí)施例中，選擇第三層111由與內(nèi)核15相同的材料組成，通常為Si，并在源/漏110中的內(nèi)核上選擇性外延進(jìn)行淀積。該結(jié)果可以圖2B中看到，圖2B為圖2A沿虛線“b”的剖面圖。源/漏110中的內(nèi)核15具有與本體10相同的剖面特征，但是由第三層111覆蓋。外延淀積時(shí)，第三層111基本上與內(nèi)核15不能區(qū)分開。由于在該實(shí)施例中，內(nèi)核15和第三層111一起組成源/漏110，因此源/漏的最小厚度113大于本體的水平取向部分的第一厚度22。源/漏的最大厚度112至少與本體的垂直部分的第一高度77一樣大。源/漏的最大厚度112也可以超過第一高度77，這取決于淀積技術(shù)和進(jìn)一步的處理。本領(lǐng)域中的技術(shù)人員應(yīng)該理解在增加源/漏110的最大厚度112的問題中存在折衷方案。
圖2C為沿圖2A的虛線“a”的柵極50和本體10的剖面圖(類似于圖1C)。柵極50接合了至少一個(gè)垂直部分11和至少一個(gè)水平取向部分12的多個(gè)面。從圖2C中可以清楚看出，內(nèi)核的本體部分沒有被第三層111覆蓋。
圖3到7示出了分段FET的代表性制造方法的各階段。總體上，本公開教授了首先在SOI層的頂面上制備的壁和各層構(gòu)成的形成體，然后該形成體借助多種蝕刻轉(zhuǎn)移到SOI層內(nèi)，形成了內(nèi)核，然后內(nèi)核為建立分段FET100的基礎(chǔ)。
圖3用示意性剖面圖示出了在沿產(chǎn)生形成體310(圖6中所示)方法的步驟制備分段FET的方法的示例性實(shí)施例。絕緣體層90設(shè)置在襯底91上。在一個(gè)代表性實(shí)施例中，絕緣體層90為SiO2，襯底91為Si晶片。在絕緣體層90上設(shè)置晶體半導(dǎo)體材料200的第一層200。該第一層200為包括分段FET本體的內(nèi)核將被蝕刻的層。在一個(gè)代表性實(shí)施例中，第一層為厚度在約30nm和150nm之間厚度的Si。在第一層200頂面上設(shè)置的是第二層210，在示例性實(shí)施例中為SiO2層。該SiO2層210可以通過本領(lǐng)域中公知的任何方法設(shè)置在第一層上。在層210上，淀積第四層并構(gòu)圖230，(構(gòu)圖之后所示)。在一個(gè)代表性實(shí)施例中，第四層230為非晶Si層，在約70nm-120nm厚度的范圍內(nèi)，通常由低壓化學(xué)汽相淀積(LPVCD)式快速熱CVD(RTCVD)淀積。
圖4示出了當(dāng)側(cè)壁產(chǎn)生工藝完成時(shí)涉及包括第四層230的一個(gè)階段的示意性剖面圖。可以通過電子加工領(lǐng)域中公知的標(biāo)準(zhǔn)間隔層蝕刻技術(shù)制備側(cè)壁220。在一個(gè)代表性實(shí)施例中，該壁220由氮化硅(Si3N4)制成。壁220的寬度與處理技術(shù)的光刻能力無關(guān)，是由于在它的形成中不涉及構(gòu)圖步驟。
圖5示出了在壁220形成之后的階段，方法的示意性俯視圖。存在至少一個(gè)第四層230的島；在圖中，為了說明的目的，示出了三個(gè)島。這些第四層的島230由壁220環(huán)繞?？梢钥匆姷谋砻娴拇蟛糠质堑诙?10。圖5示出了表面如何被分成壁內(nèi)的區(qū)域和壁外的區(qū)域。在單個(gè)內(nèi)核的制造中涉及多于一個(gè)島，但是對(duì)于一個(gè)壁，存在內(nèi)部301和外部302。如果僅存在一個(gè)島230，內(nèi)部301很顯然是島區(qū)230。如果要制備的內(nèi)核需要多于一個(gè)島——在最終的分段FET中需要多于兩個(gè)垂直部分的情況——在該階段，需要以光刻限定內(nèi)核的程度，例如圖5中虛線303表示的區(qū)域。此時(shí)，壁301的內(nèi)部被限定為虛線303內(nèi)的區(qū)域，壁302的外部被限定為虛線303外部的區(qū)域。對(duì)于為了保護(hù)整個(gè)內(nèi)部301中的第二層210存在多個(gè)島的情況，需要淀積第五層的材料240。在示例性實(shí)施例中，該第五層240可以與第四層230的材料相同，通常為非晶Si。具有了第五層240位置處的保護(hù)，可以蝕刻壁外的第二層210，同時(shí)不會(huì)影響壁內(nèi)的第二層210。如果內(nèi)核需要為不多于兩個(gè)的垂直部分，那么一個(gè)島230就以足夠，不需要淀積第五層240，這是由于用于在內(nèi)部301中產(chǎn)生壁220的第四層230自動(dòng)地保護(hù)了層210。
圖6示出了完成形成體310之后方法的示意性剖面圖。形成體具有通常為氮化硅(Si3N4)的壁220以及通常為SiO2的第二層210，第二層設(shè)置在通常為Si的第一層200上。壁220設(shè)置在第二層210上，壁具有內(nèi)部 301和外部302。第二層210在外部302中比在內(nèi)部301中薄。在一個(gè)代表性實(shí)施例中，通過進(jìn)行下面的步驟可以由圖4上繪出的狀態(tài)得到圖6所示的形成體。蝕刻步驟部分除去了外部302上的SiO2層210。這種蝕刻步驟在本領(lǐng)域中是公知的，為干蝕刻形式或濕蝕刻形式。如果僅包括一個(gè)島，那么可以將從外部部分除去氧化物310的該蝕刻步驟、與蝕刻壁材料的較早的壁制造步驟組合。接下來，再用標(biāo)準(zhǔn)的方法蝕刻，僅留下第一材料上的氮化硅壁220和SiO2層。該步驟涉及除去非晶Si層230，如果存在，則除去第五層240。除去第五層240通常不是很難，是由于第五層240與第四層230的材料相同，即非晶硅。當(dāng)完成這兩個(gè)蝕刻步驟時(shí)，形成體16已形成。
圖7示出了內(nèi)核15完成之后的示意性剖面圖。內(nèi)核15由晶體半導(dǎo)體材料200組成，內(nèi)核15包括FET本體100，本體具有至少一個(gè)垂直取向部分11和至少一個(gè)水平取向部分12。
由圖6所示的狀態(tài)開始，形成體310——內(nèi)部301中的Si3N4的壁220和較厚的SiO2以及外部302中較薄的SiO2——要轉(zhuǎn)移到第一層200內(nèi)。獲得該目的的初始步驟是進(jìn)行第一蝕刻以從外部302完全除去第二層200，并從內(nèi)部301部分除去第二層210。示例性實(shí)施例中的第一蝕刻為均勻的等離子體蝕刻。通常使用溴基等離子體，例如與小的氧氣流混合的HBr。對(duì)于代表性實(shí)施例，當(dāng)?shù)诙?10為熱淀積氧化物(TEOS)時(shí)，用于第一蝕刻的典型參數(shù)為約50-300標(biāo)準(zhǔn)立方厘米每分鐘(SCCM)之間流速的HBr，約0-5SCCM的O2；約200W-350W之間的頂部rf源功率，底部電極(晶片)rf功率約150W-350W之間；壓力約3-6mTorr之間。通過檢測(cè)完全除去了外部上的材料以控制處理時(shí)間，例如外部302中的發(fā)光攝譜(OES)端點(diǎn)遺跡。第一蝕刻的離子輔助反應(yīng)離子蝕刻系統(tǒng)確保了外部302中TEOS的蝕刻速率類似或稍快于內(nèi)部301中TEOS的蝕刻速率。因此，完全除去外部302中的TEOS之后，仍有TEOS層留在內(nèi)部301中。
接下來，使用第二蝕刻可以完全除去內(nèi)部301中通常為TEOS的第二層210，并且部分除去了外部302中通常為Si的第一層200。對(duì)于代表性實(shí)施例，當(dāng)?shù)诙?10為TEOS時(shí)，第一層200為Si，等離子體蝕刻的典型參數(shù)——第二蝕刻——為約150-300 SCCM之間流速的HBr；約150W-350W之間的頂部rf源功率，底部電極(晶片)rf功率約150W-350W之間；壓力約3-6mTorr之間。蝕刻時(shí)間為幾秒鐘，通常在約7sec和15sec之間。
接下來，使用第三蝕刻完全除去外部302中通常為Si的第一層200。例如通過外部302中的OES端點(diǎn)軌跡檢測(cè)完全除去外部上的材料，再次控制了第三蝕刻的周期。當(dāng)外部302中的Si 200完全除去時(shí)，Si層仍留在內(nèi)部，這是由于第二蝕刻之后內(nèi)部301中的Si 200比外部302中的厚。對(duì)于一個(gè)代表性實(shí)施例，當(dāng)?shù)谝粚?00為Si時(shí)，等離子體蝕刻的典型參數(shù)——第三蝕刻——為約100-350 SCCM之間流速的HBr，以及約0-5 SCCM之間的O2；約80W-250W之間的頂部rf源功率，底部電極(晶片)rf功率約10W-100W之間；壓力約5-10mTorr之間。
完成三次蝕刻之后，將形成體310轉(zhuǎn)移動(dòng)第一層200內(nèi)。通常通過濕蝕刻除去剩余的氮化硅壁220和剩余的TEOS掩模層210(位于壁下)，得到內(nèi)核15。各種蝕刻期間，保護(hù)了Si3N4壁220下面的第一層200，結(jié)果是產(chǎn)生了本體的垂直取向部分。
可選地，除去氮化硅壁220之前，進(jìn)行第四蝕刻以控制內(nèi)部301中第一層200的厚度，以便控制本體的水平取向部分的第一厚度22。對(duì)于示例性實(shí)施例，當(dāng)?shù)谝粚?00為Si時(shí)，對(duì)于第四蝕刻的典型參數(shù)是約100-350 SCCM之間流速的HBr，以及約0-5 SCCM之間的O2以及約100-350 SCCM的He；約100W-400W之間的頂部rf源功率，底部電極(晶片)rf功率約10W-100W之間；壓力約20-100mTorr之間。
如果需要，進(jìn)行介紹的蝕刻步驟之后，可以用本領(lǐng)域中公知的標(biāo)準(zhǔn)蝕刻技術(shù)除去部分內(nèi)核。可以是以下情況，例如，如果需要奇數(shù)的垂直取向部分，或者偶數(shù)的水平取向部分?；蛘?，需要多種復(fù)雜的布局形狀，最好通過用不同位置的島制備內(nèi)核以及蝕刻掉不希望的部分實(shí)現(xiàn)。
完成了內(nèi)核15之后，對(duì)分段TFT的進(jìn)一步處理主要沿建立的FET的工藝線。有以下例外。假定柵電極50的形狀要與多種取向面接合，然而淀積期間需要額外的小心。同樣，如參考圖2所討論的，第三層111淀積在內(nèi)核15上用于源/漏110。第三層111為通常的Si，通過選擇性外延淀積在內(nèi)核的Si上。
制備的分段的FET由此將FinFET型器件與全耗盡的平面器件組合在一起。這種組合能對(duì)FinFET型器件控制器件的寬度。分段的FET器件為給定的布局面積提高了高的電流驅(qū)動(dòng)。
圖8示出了含有至少一個(gè)分段FET的至少一個(gè)芯片的處理器的符號(hào)圖。這種處理器900具有至少一個(gè)芯片901，含有本發(fā)明的至少一個(gè)分段FET100。這種處理器900可以是受益于分段FET100的任何處理器。這些器件形成了一個(gè)或多個(gè)芯片901上大批的處理器的一部分。用分段FET器件制造的代表性的實(shí)施例為數(shù)字處理器，通常可以在計(jì)算機(jī)的中央處理器群；混合的數(shù)字/模擬處理器，顯著受益于分段FET100的高性能的；以及通常的任何通信處理器，例如連接存儲(chǔ)器至處理器的模塊、路由器機(jī)、雷達(dá)系統(tǒng)、高性能可視電話、游戲模塊等。
鑒于以上教授本發(fā)明可以有許多修改和變形，并且對(duì)本領(lǐng)域中的技術(shù)人員來說是顯然的。本發(fā)明的范圍由附帶的權(quán)利要求書限定。
權(quán)利要求
1.一種場(chǎng)效應(yīng)器件，包括由晶體半導(dǎo)體材料形成的本體，所述本體具有至少一個(gè)垂直取向部分和至少一個(gè)水平取向部分。
2.根據(jù)權(quán)利要求1的場(chǎng)效應(yīng)器件，其中所述至少一個(gè)垂直取向部分包括兩個(gè)相對(duì)的面，并且具有第一高度和第一寬度，其中所述至少一個(gè)水平取向部分包括頂面和底面，并具有第一厚度，其中所述底面與絕緣表面交接。
3.根據(jù)權(quán)利要求2的場(chǎng)效應(yīng)器件，還包括柵電極，所述柵電極接合所述至少一個(gè)水平取向部分的頂面和所述至少一個(gè)垂直取向部分的相對(duì)面。
4.根據(jù)權(quán)利要求1的場(chǎng)效應(yīng)器件，其中所述本體為耗盡型。
5.根據(jù)權(quán)利要求2的場(chǎng)效應(yīng)器件，還包括設(shè)置在所述絕緣表面上的源/漏區(qū)，其中所述源/漏區(qū)具有最小厚度和最大厚度，其中所述最小厚度大于所述第一厚度。
6.根據(jù)權(quán)利要求5的場(chǎng)效應(yīng)器件，其中所述最大厚度至少與所述第一高度一樣大。
7.根據(jù)權(quán)利要求1的場(chǎng)效應(yīng)器件，其中所述晶體半導(dǎo)體材料為Si基材料。
8.根據(jù)權(quán)利要求7的場(chǎng)效應(yīng)器件，其中所述Si基材料實(shí)質(zhì)上為Si。
9.根據(jù)權(quán)利要求2的場(chǎng)效應(yīng)器件，其中所述絕緣表面為一絕緣體層的頂面。
10.根據(jù)權(quán)利要求9的場(chǎng)效應(yīng)器件，其中所述絕緣體層為Si襯底頂面上埋置的SiO2層。
11.根據(jù)權(quán)利要求2的場(chǎng)效應(yīng)器件，其中所述第一寬度小于其中制備所述場(chǎng)效應(yīng)器件的技術(shù)中的最小線寬。
12.根據(jù)權(quán)利要求2的場(chǎng)效應(yīng)器件，其中所述第一高度在約30nm和150nm之間。
13.根據(jù)權(quán)利要求2的場(chǎng)效應(yīng)器件，其中所述第一厚度在約2nm和50nm之間。
14.根據(jù)權(quán)利要求3的場(chǎng)效應(yīng)器件，其中所述本體具有位于所述兩個(gè)垂直取向部分之間的一個(gè)所述水平取向部分。
15.一種場(chǎng)效應(yīng)器件的制備方法，包括以下步驟提供晶體半導(dǎo)體材料的第一層，其中所述第一層設(shè)置在絕緣體層上；制備壁和第二層的形成體，其中所述第二層設(shè)置在所述第一層上，所述壁設(shè)置在所述第二層上，其中所述壁具有內(nèi)部和外部；以及將所述形成體轉(zhuǎn)移到所述第一層內(nèi)產(chǎn)生由所述晶體半導(dǎo)體材料組成的內(nèi)核，所述內(nèi)核包括所述場(chǎng)效應(yīng)器件的本體，所述本體具有至少一個(gè)垂直取向部分和至少一個(gè)水平取向部分。
16.根據(jù)權(quán)利要求15的方法，還包括將柵電極與所述至少一個(gè)垂直取向部分和所述至少一個(gè)水平取向部分接合的步驟。
17.根據(jù)權(quán)利要求15的方法，還包括將第三層淀積在部分所述內(nèi)核上的步驟，其中所述部分包括所述場(chǎng)效應(yīng)器件的源/漏區(qū)。
18.根據(jù)權(quán)利要求17的方法，還包括選擇由所述晶體半導(dǎo)體材料組成的所述第三層，并選擇通過選擇性外延進(jìn)行的所述淀積的步驟。
19.根據(jù)權(quán)利要求15的方法，還包括將所述晶體半導(dǎo)體材料選擇為Si基材料的步驟。
20.根據(jù)權(quán)利要求19的方法，還包括將所述Si基材料選擇為實(shí)質(zhì)上是Si的步驟。
21.根據(jù)權(quán)利要求15的方法，還包括選擇所述絕緣層為設(shè)置在Si晶片上的埋置的SiO2層的步驟。
22.根據(jù)權(quán)利要求15的方法，還包括將所述第二層選擇為SiO2層，將所述壁選擇為Si3N4的步驟。
23.根據(jù)權(quán)利要求22的方法，還包括以下步驟在所述SiO2層的頂部淀積和構(gòu)圖第四層；在所述第四層的所述圖形周圍形成所述Si3N4壁；蝕刻，從而部分除去所述外部中的所述SiO2層；以及蝕刻，從而僅留下所述第一材料上的所述Si3N4壁和所述SiO2層，由此制備了所述形成體。
24.根據(jù)權(quán)利要求23的方法，還包括將所述第四層選擇為非晶Si層的步驟。
25.根據(jù)權(quán)利要求23的方法，還包括在所述內(nèi)部設(shè)置第五材料層以保護(hù)所述SiO2層的步驟。
26.根據(jù)權(quán)利要求15的方法，還包括以下步驟使用第一蝕刻除去所述外部中的所述第二層；使用第二蝕刻除去所述內(nèi)部中的所述第二層，并部分除去所述外部中的所述第一層；以及使用第三蝕刻除去所述外部中的所述第一層，由此轉(zhuǎn)移了所述形成體。
27.根據(jù)權(quán)利要求26的方法，還包括使用第四蝕刻減少所述內(nèi)部的所述第一層的厚度的步驟。
28.根據(jù)權(quán)利要求26的方法，還包括將所述第二層選擇為SiO2層，將所述壁選擇為由Si3N4制成，選擇所述晶體半導(dǎo)體材料實(shí)質(zhì)上為Si的步驟。
29.一種處理器，包括至少一個(gè)芯片，其中所述芯片包括至少一個(gè)場(chǎng)效應(yīng)器件，其中所述至少一個(gè)場(chǎng)效應(yīng)器件包括由晶體半導(dǎo)體材料形成的本體，所述本體具有至少一個(gè)垂直取向部分和至少一個(gè)水平取向部分。
30.根據(jù)權(quán)利要求29的處理器，其中所述處理器為數(shù)字處理器。
31.根據(jù)權(quán)利要求29的處理器，其中所述處理器包括至少一個(gè)模擬電路。
全文摘要
公開了一種場(chǎng)效應(yīng)器件，具有由晶體半導(dǎo)體材料形成的本體，所述本體具有至少一個(gè)垂直取向部分和至少一個(gè)水平取向部分。通過首先在掩蔽的絕緣體中形成器件，然后通過幾個(gè)蝕刻步驟將該形成體轉(zhuǎn)移到SOI層內(nèi)，在SOI技術(shù)中制備器件。分段的場(chǎng)效應(yīng)器件將FinFET或全耗盡的絕緣體上硅FET型器件與全耗盡的平面器件組合。該組合能用FinFET型器件控制器件的寬度。分段的FET器件能夠?yàn)榻o定的布圖設(shè)計(jì)區(qū)域提供高電流驅(qū)動(dòng)并能制備高性能的處理器。
文檔編號(hào)H01L21/335GK1627531SQ20041009013
公開日2005年6月15日 申請(qǐng)日期2004年11月2日 優(yōu)先權(quán)日2003年12月10日
發(fā)明者張郢, 布魯斯·B·多麗絲, 托馬斯·薩弗隆·卡納斯克, 楊美基, 賈庫(kù)布·塔德尤斯·科德澤爾斯基 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司