專利名稱：Ic、ic上的隨機(jī)存取存儲(chǔ)器和保持ic中性能的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高性能的集成電路(IC)，特別涉及在高性能IC中減少體效應(yīng)。
背景技術(shù)：
體硅場(chǎng)效應(yīng)晶體管(FET)形成在硅芯片或晶片的表面上。在通常稱作CMOS的絕緣柵FET技術(shù)中，硅晶片或襯底為一種導(dǎo)電類型，例如P型，在P型晶片中形成第二導(dǎo)電類型的區(qū)域或阱，例如N型。N型FET(NFET)形成在P型晶片的表面上，P型FET(PFET)形成在N阱的表面上。通常為零伏(0.0V)或地(GND)的第一偏壓施加到襯底以偏置NFET，通常為電源電壓(Vhi)的第二偏置電壓施加到N阱。襯底和N阱偏置電壓有助于穩(wěn)定各FET的電特性，包括提高閾值電壓(VT)和器件電流穩(wěn)定性。改變器件偏置改變了器件特性，增加/降低了器件VT并降低/增加了器件工作電流，取決于各改變的量值和方向。對(duì)于這些現(xiàn)有技術(shù)的體晶體管技術(shù)，通過減小特征尺寸或“按比例縮小”可以提高性能。
晶體管和電路性能提高同樣受益于絕緣體上硅(SOI)的發(fā)展，在絕緣體上硅中，分開的FET形成在表面硅層中。然而，通常SOI FET沒有偏置，所以受到已知的本體效應(yīng)和歷史(history)效應(yīng)的影響。
圖1通過可以是NFET或PFET的單個(gè)FET 52示出了現(xiàn)有技術(shù)的SOI晶片的剖面圖。FET 52形成在薄硅表面層54中，通過掩埋的氧化物(BOX)層58與下面的硅襯底56隔開。在通常復(fù)雜的一系列掩膜步驟中，通過穿過表面層54蝕刻淺溝槽并用氧化物50填充淺溝槽以將島(例如，60)相互隔離，來(lái)形成SOI島60。這種類型的隔離通常稱做淺溝槽隔離(STI)。STI用于將形成在島上的電路相互隔離開，同樣將形成電路的FET相互隔離開。柵極氧化物層62形成在硅島60的表面上。柵極64被構(gòu)圖并形成在器件位置處。在形成輕摻雜的擴(kuò)散區(qū)(未示出)或在柵極邊界具有源漏擴(kuò)展(未示出)之后，如果需要，例如，使用標(biāo)準(zhǔn)的注入和擴(kuò)散步驟限定源/漏區(qū)66。對(duì)于每個(gè)器件52，無(wú)論是NFET或PFET，硅本體中的源/漏區(qū)66分別形成了固有的橫向雙極晶體管，即PNP或NPN。一旦形成了源漏區(qū)，金屬接觸(未示出)選擇性地形成在源/漏區(qū)66，用于將布線電路連接在一起。
理想地，薄硅表面層54不厚于在一對(duì)源/漏區(qū)66之間形成溝道68所需要的厚度。然而，實(shí)踐中，硅表面層54厚于FET溝道層68的深度，如該例中所示，厚于器件源/漏擴(kuò)散66。在FET的溝道層68下面的未反型層70中捕獲的電荷可以降低FET閾值，當(dāng)器件截止時(shí)引起器件泄露，例如亞閾值泄露。而且，降低器件的閾值改變了器件的工作特性，例如使得難以使器件截止。在三路(three way)NAND柵極中，例如，位于兩個(gè)如NFET的截止器件之間的導(dǎo)通器件中電荷聚集。具有由捕獲的電荷無(wú)意地降低了閾值的器件的邏輯門偶爾工作得比通常，即沒有電荷被捕獲時(shí)，快。由此，特定的路徑會(huì)顯示出由捕獲的電荷造成的偶然的競(jìng)爭(zhēng)情況。稱作部分耗盡的SOI(PD-SOI)提供了針對(duì)電荷捕獲的一個(gè)解決措施。PD-SOI器件具有較低的器件結(jié)電容并顯示出對(duì)升高的本體電位顯著較低的動(dòng)態(tài)閾值敏感性。
然而，即使對(duì)于PD-SOI器件，當(dāng)漏和源為相同電位且器件截止任何時(shí)間長(zhǎng)度時(shí)，特別是，當(dāng)器件硬截止(hard off)(例如，對(duì)于NFET，當(dāng)Vgs＝Vgd＝-Vdd時(shí))時(shí)，器件本體趨于放電直到器件結(jié)導(dǎo)通時(shí)稍稍正向偏置。(沒有偏置時(shí)，在結(jié)阻擋電壓電位，器件本體達(dá)到穩(wěn)定狀態(tài)。)對(duì)于放電的器件本體，器件結(jié)電容最大。所以，當(dāng)器件的源急劇下拉時(shí)，截止器件相當(dāng)于容性分壓器。最初，Vhi基本上在2個(gè)近似相同的結(jié)電容，即器件源和漏結(jié)之間分壓。(對(duì)于截止器件，柵極電容最小，因此可以忽略。)由此，加在源結(jié)上的電壓正向偏置該結(jié)直到充分地容性充電/放電，而這通常通過固有的雙極晶體管發(fā)生。以上介紹的為P.F.Lu等人的“Floating BodyEffects in Partially-depleted SOI CMOS Circuits”，IEEE J.Solid StateCircuits，32卷，1241-1253頁(yè)，1997年8月。源電容放電電流(即雙極基極電流)被放大，由此由固有的雙極晶體管提供的電流趨于被抵消，在一定程度上將源拉低的速度變慢。
在任何電路中，從正向偏置的器件源結(jié)的泄露電流的程度取決于多種因素，包括固有雙極器件的增益、器件閾值電壓、每種器件的源結(jié)電容、截止或應(yīng)力電壓電平(即，Vdd)以及連接在一起的截止器件的數(shù)量。由此，邏輯開關(guān)速度取決于器件歷史，相對(duì)于另一周期，穩(wěn)定狀態(tài)的截止器件將一個(gè)周期中的特定邏輯階段變慢20-30％，即相同的器件僅過渡地處于截止?fàn)顟B(tài)中。例如具有幾個(gè)并聯(lián)的這種截止器件的傳輸門(pass gate)多路轉(zhuǎn)換器(Mux)對(duì)該浮體效應(yīng)雙極開關(guān)電流特別敏感，因此會(huì)受到隨機(jī)慢傳送延遲的影響。級(jí)(stage)之間傳輸門耦合的多級(jí)鎖存器或寄存器，例如流水線寄存器會(huì)處于相同的狀態(tài)幾個(gè)周期，在傳輸門的兩側(cè)為高。時(shí)鐘選通技術(shù)用來(lái)斷電/暫停芯片部分會(huì)在寄存器中充分顯示出本體效應(yīng)，使其恢復(fù)變慢。當(dāng)相同列或位線中的多個(gè)單元設(shè)置得相同時(shí)，由于浮體效應(yīng)，存儲(chǔ)器陣列和特別是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)具有偶爾長(zhǎng)的存取時(shí)間。在一些浮體條件下，與半選定的SRAM單元共享相同位線的其它單元的雙極電流(即，在選定的字線上但是在未選定的列中的單元)會(huì)不小心開關(guān)半選定的單元。
因此，對(duì)于致密封裝的SOI電路，例如存儲(chǔ)器陣列，這些浮體效應(yīng)產(chǎn)生了嚴(yán)重的設(shè)計(jì)問題。會(huì)產(chǎn)生間歇問題，例如偶爾的關(guān)鍵路徑失效、假讀取錯(cuò)誤的數(shù)據(jù)或者隨機(jī)的單元失效。這些類型的間歇問題眾所周知難以識(shí)別和診斷。所以，浮體效應(yīng)使器件和電路不一致，導(dǎo)致難以識(shí)別偶爾的芯片失效，有時(shí)表征為“軟失效”。
由此，需要降低電路對(duì)浮體效應(yīng)的敏感性。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是降低集成電路(IC)對(duì)浮體效應(yīng)的敏感性；本發(fā)明的另一個(gè)目的是降低IC中的本體效應(yīng)電荷聚集；本發(fā)明的另一個(gè)目的是降低關(guān)鍵路徑對(duì)浮體效應(yīng)的敏感性；本發(fā)明的另一個(gè)目的是降低存儲(chǔ)器陣列對(duì)浮體效應(yīng)的敏感性。
本發(fā)明涉及集成電路(IC)，IC上的隨機(jī)存取存儲(chǔ)器以及中和器件浮體效應(yīng)的方法。浮體效應(yīng)監(jiān)測(cè)監(jiān)測(cè)器電路/陣列活動(dòng)并選擇性地提供浮體效應(yīng)顯示不活動(dòng)的指示，包括最近的活動(dòng)或存儲(chǔ)器存取之后的時(shí)間推移。脈沖發(fā)生器響應(yīng)于不活動(dòng)的指示產(chǎn)生中和脈沖。中和脈沖分配電路將中和脈沖傳送到電路路徑中的塊或陣列單元。


從下面參考附圖對(duì)本發(fā)明優(yōu)選實(shí)施例的詳細(xì)介紹中，可以更好地理解以上和其它目的、方案及優(yōu)點(diǎn)，其中圖1通過單個(gè)FET示出了現(xiàn)有技術(shù)的SOI晶片的剖面圖；圖2A示出了根據(jù)本發(fā)明的優(yōu)選實(shí)施例具有本體效應(yīng)補(bǔ)償?shù)男盘?hào)路徑的一個(gè)例子；圖2B示出了時(shí)鐘CMOS邏輯門的一個(gè)例子，提供了時(shí)鐘AND-OR-反相邏輯功能并修改以允許浮體效應(yīng)電荷放電或中和；圖2C為用于圖2A的信號(hào)路徑的中和時(shí)序的時(shí)序圖的一個(gè)例子；圖3A示出了根據(jù)本發(fā)明的優(yōu)選實(shí)施例具有本體效應(yīng)補(bǔ)償?shù)碾S機(jī)存取存儲(chǔ)器(RAM)的一個(gè)例子；圖3B示出了RAM中單個(gè)靜態(tài)RAM(SRAM)單元的示意圖；圖3C示出了用于RAM的中和時(shí)序的時(shí)序圖的一個(gè)例子；圖4示出了根據(jù)本發(fā)明的優(yōu)選實(shí)施例監(jiān)視和降低本體效應(yīng)充電的流程圖。
具體實(shí)施例方式
現(xiàn)在參考附圖，更具體地，圖2A示出了根據(jù)本發(fā)明的優(yōu)選實(shí)施例具有本體效應(yīng)補(bǔ)償?shù)男盘?hào)路徑100的一個(gè)例子。信號(hào)路徑100包括多個(gè)組合邏輯塊102-1、102-2、102-3、102-4、…、102-n。每個(gè)邏輯塊102-1、102-2、102-3、102-4、…、102-n連接到相應(yīng)的移位寄存器級(jí)104-1、104-2、104-3、104-4、…、104-n，每一個(gè)為特定邏輯路徑的測(cè)試寄存器的一部分。多路轉(zhuǎn)換器(MUX)106提供到第一移位寄存器級(jí)104-1的掃描輸入。例如，用于內(nèi)建自測(cè)試(BIST)的測(cè)試電路108為多路轉(zhuǎn)換器106提供測(cè)試數(shù)據(jù)輸入。由此，在本例中，示出的每個(gè)移位寄存器級(jí)104-1、104-2、104-3、104-4、…、104-n具有到對(duì)應(yīng)的邏輯塊102-1、102-2、102-3、102-4、…、102-n的輸入104I和輸出104O。到多路轉(zhuǎn)換器106的其它輸入是由本體電荷監(jiān)視電路110和脈沖產(chǎn)生器112產(chǎn)生的本體效應(yīng)中和或放電脈沖。
本體電荷監(jiān)視器110可以是任何合適的電荷監(jiān)視電路，例如Hsu等人的美國(guó)專利No.6,078,058中介紹的，題目為“SOI Floating Body ChargeMonitor Circuit and Method”，轉(zhuǎn)讓給本發(fā)明的受讓人，這里作為參考引入。脈沖產(chǎn)生器112可以是任何合適狀態(tài)的現(xiàn)有脈沖產(chǎn)生器電路。邏輯塊102-1、102-2、102-3、102-4、…、102-n一般表示任何合適的邏輯門、電路、宏等，為特定的應(yīng)用提供合適的邏輯功能，其中n由名義上的塊延遲和路徑的時(shí)鐘周期確定。移位寄存器級(jí)104-1、104-2、104-3、104-4、…、104-n可以是任何合適的鎖存器或寄存器級(jí)。特別是，移位寄存器級(jí)104-1、104-2、104-3、104-4、…、104-n可以是所顯示的測(cè)試掃描寄存器串(string)的一部分，每個(gè)可以是適當(dāng)修改的典型水平靈敏度掃描設(shè)計(jì)(LSSD)鎖存器。
而且，如圖2B的例子所示，可以專門修改邏輯塊102-1、102-2、102-3、102-4、…、102-i、…、102-n以允許浮體效應(yīng)電荷放電或中和。由此，在本例中，示出了時(shí)鐘CMOS邏輯門102-i，提供時(shí)鐘AND-OR-反相邏輯功能?；パa(bǔ)時(shí)鐘對(duì)在NFET 1020和1022的柵極為真并與PFET 1024的柵極互補(bǔ)。第一互補(bǔ)邏輯信號(hào)對(duì)提供到NFET 1026和1028的柵極。第二互補(bǔ)邏輯信號(hào)對(duì)提供到NFET 1030和PFET 1032的柵極。第三邏輯信號(hào)提供到NFET 1034。設(shè)置信號(hào)提供在到NFET 1022、1024、1026、1028、1030和1034的本體的設(shè)置輸入1036處。對(duì)于該例，只要本體電荷監(jiān)視器110確定了門102-i已休眠(即，NFET 1026和1028的柵極的時(shí)鐘保持低，PFET1024的柵極的時(shí)鐘互補(bǔ)保持高)足夠的時(shí)間，本體電荷已達(dá)到穩(wěn)定的狀態(tài)并會(huì)影響門102-i性能；設(shè)置信號(hào)提供在設(shè)置輸入1036以在時(shí)鐘到達(dá)之前將NFET 1022、1024、1026、1028、1030和1034的本體放電。應(yīng)該注意，時(shí)鐘CMOS邏輯門102-i顯示為本發(fā)明應(yīng)用到任何邏輯門的代表性例子，并非限定性的。應(yīng)用到時(shí)鐘CMOS邏輯門102-i的本體放電可以同樣應(yīng)用到任何邏輯門。還應(yīng)該注意施加到設(shè)置輸入1036的設(shè)置信號(hào)不必是用于特定技術(shù)與邏輯有關(guān)的電壓，但是相反可以是對(duì)于連接的FET足以將任何本體電荷放電的信號(hào)。
圖2C為圖2A的信號(hào)路徑100的放電或中和時(shí)序的時(shí)序圖的一個(gè)例子。通過公共時(shí)鐘114為每個(gè)移位寄存器級(jí)104-1、104-2、104-3、104-4、…、104-n、本體電荷監(jiān)視器110和脈沖產(chǎn)生器112提供時(shí)鐘。對(duì)于已受本體效應(yīng)影響的邏輯塊102-1，102-2，102-3，102-4，…，102-n，只要數(shù)據(jù)路徑空閑足夠的時(shí)間周期，本體電荷監(jiān)視器110將提供該效應(yīng)的指示。據(jù)此，脈沖產(chǎn)生器112將產(chǎn)生中和脈沖116。從脈沖產(chǎn)生器112輸出的中和脈沖116通過多路轉(zhuǎn)換器106到達(dá)第一移位寄存器級(jí)104-1，并開始通過移位寄存器級(jí)104-1、104-2、104-3、104-4、…、104-n傳輸。隨著每個(gè)連續(xù)的時(shí)鐘周期，中和脈沖傳輸?shù)较鄳?yīng)的移位寄存器級(jí)104-1、104-2、104-3、104-4、…、104-n中的一個(gè)。隨著脈沖通過每個(gè)移位寄存器級(jí)104-1、104-2、104-3、104-4、…、104-n，它使每個(gè)相應(yīng)的邏輯塊102-1，1 02-2，102-3，1 02-4，…，102-n進(jìn)入中和模式。中和脈沖寬度為幾個(gè)時(shí)鐘周期長(zhǎng)，并且足夠長(zhǎng)，以充分放電路徑邏輯塊102-1，102-2，102-3，102-4，…，102-n。而且，在每個(gè)中和脈沖期間和在每次路徑被激活時(shí)，復(fù)位本體電荷監(jiān)視器110，并且在脈沖或激活結(jié)束后重新開始監(jiān)視。在中和模式中，每個(gè)邏輯塊102-1，102-2，102-3，102-4，…，102-n暫時(shí)切換受到本體效應(yīng)影響的任何器件的器件偏置條件，從而正?；魏芜@種器件，以最小化本體效應(yīng)。由此，隨后當(dāng)邏輯信號(hào)正常傳輸通過邏輯路徑100時(shí)，路徑延遲更接近正常，而不是比正常更快或更慢。
圖3A示出了根據(jù)本發(fā)明的優(yōu)選實(shí)施例具有本體效應(yīng)補(bǔ)償?shù)碾S機(jī)存取存儲(chǔ)器(RAM)的一個(gè)例子。圖3B是在RAM 130中的單個(gè)單元132，即在本實(shí)例中的靜態(tài)RAM(SRAM)單元132的示意圖。圖3C是用于RAM 130的中和時(shí)序的時(shí)序圖的一個(gè)例子。RAM陣列134以行或字線，例如，136，和位線對(duì)，例如，140、142，的列138的方式組織。在本實(shí)例中，每列為4位寬。字譯碼邏輯144選擇M個(gè)字線136中的一個(gè)。在任何存取中，列選擇邏輯146提供位選擇，以選擇列138中的一個(gè)中的傳輸門對(duì)148-0、148-1、148-2、148-3。列選擇邏輯146還包括在中和周期期間選擇列的邏輯，例如，依次選擇N列中的每一個(gè)的計(jì)數(shù)器。對(duì)于圖2A的信號(hào)路徑100，RAM 130包括本體電荷監(jiān)視器電路110’和產(chǎn)生本體效應(yīng)中和脈沖的脈沖產(chǎn)生器112。只要RAM 130保持未存取的時(shí)間足夠長(zhǎng)，對(duì)于受本體效應(yīng)影響的單元132就產(chǎn)生本體效應(yīng)中和脈沖。另外，在本例子中，本體電荷監(jiān)視器電路110’為與每個(gè)位相應(yīng)的放電對(duì)152-0、152-1、152-2、152-3提供中和控制信號(hào)150。
如在圖3B所看到的，SRAM單元132本質(zhì)上是連接在一對(duì)字線傳輸門164、166之間的一對(duì)交叉耦合的反相器160、162。當(dāng)交叉耦合的反相器160、162設(shè)置為一種狀態(tài)時(shí)存儲(chǔ)一(例如，160提供高)，在另一個(gè)狀態(tài)時(shí)存儲(chǔ)零(162提供高)。字線傳輸門164、166連接在交叉耦合的反相器160、162和位線對(duì)，例如，140、142，之間。字線136打開和關(guān)閉傳輸門對(duì)164、166，以選擇或不選擇單元132。任何時(shí)刻，在一列中，即，在同一個(gè)位線對(duì)140、142之間的一位中的多個(gè)單元132可以處于相同的邏輯狀態(tài)，即，全部存儲(chǔ)的是全一或全零。通常，在該位線對(duì)140、142上的單元132中的一半為硬關(guān)斷，并且已經(jīng)穩(wěn)定。在沒有存取的足夠長(zhǎng)時(shí)間之后，即，字線136保持低，在每個(gè)單元132中的一個(gè)傳輸門164或166硬關(guān)斷，并且受上述本體效應(yīng)的影響。當(dāng)寫入在同一個(gè)位線對(duì)140、142上的單元時(shí)，一側(cè)被拉低，包括其余未選擇單元的連接單元的硬關(guān)斷側(cè)將正常的輸出過渡雙極電流，即，表現(xiàn)出本體電荷效應(yīng)，并使單元存取變慢。與此相比，對(duì)于優(yōu)選的RAM 130已經(jīng)中和了本體效應(yīng)電荷的至少一部分，存取將不受本體效應(yīng)的影響。
圖3C是用于例如圖3A的RAM 130的RAM的中和時(shí)序的時(shí)序圖的一個(gè)例子。本質(zhì)上，在中和周期期間，列選擇邏輯146通過相應(yīng)的傳輸門對(duì)148-0、148-1、148-2、148-3依次選擇陣列的列138，通過放電對(duì)152-0、152-1、152-2、152-3進(jìn)行中和，從而放電在單元130中的硬關(guān)斷傳輸門，并限制該放電的切換電流。因此，如圖2C的例子，由例如局部產(chǎn)生的公共時(shí)鐘(未示出)為每個(gè)本體電荷監(jiān)視器110’、脈沖產(chǎn)生器112和列選擇邏輯146提供時(shí)鐘。只要數(shù)據(jù)路徑空閑足夠的時(shí)間周期，對(duì)于在傳輸門164、166中建立的本體效應(yīng)電荷，本體電荷監(jiān)視器110’將提供這種效應(yīng)的指示。據(jù)此，脈沖產(chǎn)生器112將產(chǎn)生傳送到列選擇邏輯146的脈沖170。隨后，通過對(duì)應(yīng)于列138的適當(dāng)?shù)拿}沖172-1、172-2、172-3、172-4、…、172-n選擇N列中的每一個(gè)。一致地，對(duì)于第一個(gè)脈沖，中和控制信號(hào)150接通為每一對(duì)位線140、142提供到地的路徑的放電對(duì)152-0、152-1、152-2和152-3。中和脈沖174的寬度為一個(gè)周期長(zhǎng)，監(jiān)視和中和被正常的存取中斷。隨后，當(dāng)正常的RAM存取重新出現(xiàn)時(shí)，存取正常進(jìn)行，不受本體效應(yīng)的影響。
圖4示出了根據(jù)本發(fā)明的優(yōu)選實(shí)施例監(jiān)視和降低本體效應(yīng)充電的流程圖180。首先，在每次RAM存取或邏輯電路活動(dòng)之后，當(dāng)監(jiān)視電路開始/重新開始監(jiān)視電路活動(dòng)時(shí)，在步驟182開始監(jiān)視。在步驟184，當(dāng)經(jīng)過足夠的時(shí)間時(shí)，監(jiān)視電路提供本體效應(yīng)充電的指示。據(jù)此，在步驟186，脈沖產(chǎn)生器提供中和脈沖。在步驟188，依次選擇要中和的列，或者脈沖傳送到電路路徑中的邏輯塊。在步驟190中，中和在選中的列/塊中的本體效應(yīng)電荷。在步驟192中，如果還有未選擇的列/塊，則回到步驟188，選擇下一個(gè)列/塊。否則，在步驟192中，一旦已經(jīng)選擇并且中和了全部列/邏輯塊，或者在任何時(shí)刻，存取陣列或出現(xiàn)電路活動(dòng)，監(jiān)視在步驟182重新開始。
有利的是，中和在敏感電路中的本體效應(yīng)電荷，減少偶然的芯片失效或軟故障。
雖然根據(jù)優(yōu)選實(shí)施例介紹了本發(fā)明，本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，本發(fā)明可以在附帶的權(quán)利要求書的精神和范圍內(nèi)對(duì)本發(fā)明進(jìn)行修改。
權(quán)利要求
1.一種集成電路(IC)，包括至少一個(gè)對(duì)浮體效應(yīng)敏感的電路路徑；本體效應(yīng)監(jiān)視器，監(jiān)視所述至少一個(gè)電路路徑的電路活動(dòng)，在被監(jiān)視的電路不活動(dòng)時(shí)選擇性地提供所述本體效應(yīng)充電的指示；脈沖產(chǎn)生器，根據(jù)所述浮體效應(yīng)的指示產(chǎn)生中和脈沖；以及中和脈沖分配電路，為所述電路路徑中的塊提供所述中和脈沖。
2.根據(jù)權(quán)利要求1的IC，其中所述電路路徑是邏輯信號(hào)路徑，所述塊是邏輯塊。
3.根據(jù)權(quán)利要求2的IC，其中所述中和脈沖分配電路是包括多個(gè)移位寄存器鎖存器的移位寄存器。
4.根據(jù)權(quán)利要求3的IC，其中所述中和脈沖通過所述多個(gè)移位寄存器鎖存器依次移位。
5.根據(jù)權(quán)利要求3的IC，所述IC還包括測(cè)試電路，選擇性地提供測(cè)試數(shù)據(jù)，用來(lái)測(cè)試所述塊；以及多路轉(zhuǎn)換器，選擇性地將來(lái)自所述測(cè)試電路的數(shù)據(jù)和來(lái)自所述脈沖產(chǎn)生器的中和脈沖傳送到所述移位寄存器。
6.根據(jù)權(quán)利要求1的IC，其中所述電路路徑是隨機(jī)存取存儲(chǔ)器，所述塊是存儲(chǔ)器陣列中的存儲(chǔ)器單元。
7.根據(jù)權(quán)利要求6的IC，其中所述中和脈沖分配電路是列譯碼器，用于選擇要放電的列。
8.根據(jù)權(quán)利要求7的IC，所述IC還包括列選擇，在所述陣列中選擇位線；以及列放電電路，放電所述列選擇選擇的位線。
9.根據(jù)權(quán)利要求8的IC，其中所述本體效應(yīng)監(jiān)視器為所述列放電電路提供中和控制信號(hào)，所述列放電電路根據(jù)所述中和控制信號(hào)放電選擇的所述位線。
10.一種集成電路(IC)，包括至少一個(gè)對(duì)浮體效應(yīng)敏感的電路路徑，所述電路路徑包括多個(gè)邏輯塊；本體效應(yīng)監(jiān)視器，監(jiān)視所述至少一個(gè)電路路徑的電路活動(dòng)，在被監(jiān)視的電路不活動(dòng)時(shí)選擇性地提供所述浮體效應(yīng)的指示；脈沖產(chǎn)生器，根據(jù)所述浮體效應(yīng)電荷的指示產(chǎn)生中和脈沖；測(cè)試電路，選擇性地提供測(cè)試數(shù)據(jù)，用來(lái)測(cè)試所述邏輯塊；多路轉(zhuǎn)換器，選擇性地傳送來(lái)自所述測(cè)試電路的數(shù)據(jù)和來(lái)自所述脈沖產(chǎn)生器的中和脈沖；以及中和脈沖分配電路，接收選擇的所述測(cè)試數(shù)據(jù)和所述中和脈沖，并將收到的所述測(cè)試數(shù)據(jù)和所述中和脈沖傳送到所述電路路徑中的所述邏輯塊。
11.根據(jù)權(quán)利要求10的IC，其中所述中和脈沖分配電路是包括多個(gè)移位寄存器鎖存器的移位寄存器。
12.根據(jù)權(quán)利要求11的IC，其中所述中和脈沖通過所述多個(gè)移位寄存器鎖存器依次移位。
13.根據(jù)權(quán)利要求12的IC，其中所述移位寄存器是測(cè)試寄存器。
14.一種隨機(jī)存取存儲(chǔ)器(RAM)，包括存儲(chǔ)器陣列，包括以多個(gè)行和列排列的多個(gè)存儲(chǔ)器單元；字譯碼器，根據(jù)存儲(chǔ)器位置存取請(qǐng)求選擇識(shí)別所述行中的一個(gè)的字線；列譯碼器，根據(jù)所述存儲(chǔ)器位置存取請(qǐng)求提供列選擇信號(hào)；列選擇，根據(jù)所述列選擇信號(hào)選擇一列；脈沖產(chǎn)生器，根據(jù)所述浮體效應(yīng)的指示產(chǎn)生中和脈沖；中和脈沖分配電路，為所述列譯碼器選擇性地提供所述中和脈沖，作為所述存儲(chǔ)器位置存取請(qǐng)求；以及列選擇放電，放電由所述列選擇選擇的相應(yīng)陣列的列中的位線。
15.根據(jù)權(quán)利要求14的RAM，其中每個(gè)所述列包括多個(gè)所述位線。
16.根據(jù)權(quán)利要求15的RAM，其中所述列選擇是多個(gè)傳輸門對(duì)，每個(gè)所述傳輸門對(duì)連接到所述多個(gè)位線中的一個(gè)。
17.根據(jù)權(quán)利要求15的RAM，其中所述列選擇放電是多個(gè)場(chǎng)效應(yīng)晶體管(FET)對(duì)，每個(gè)所述場(chǎng)效應(yīng)晶體管對(duì)連接到多個(gè)所述傳輸門對(duì)。
18.根據(jù)權(quán)利要求17的RAM，其中所述多個(gè)存儲(chǔ)器單元為靜態(tài)RAM(SRAM)單元。
19.一種保持集成電路(IC)的性能的方法，所述方法包括a)監(jiān)視所述至少一個(gè)電路路徑的電路活動(dòng)，并選擇性地提供所述浮體效應(yīng)的指示；b)根據(jù)所述浮體效應(yīng)的指示產(chǎn)生中和脈沖；c)為在所述電路路徑中的塊選擇性地提供所述中和脈沖；以及d)中和在每個(gè)選擇的所述塊中的所述浮體效應(yīng)。
20.根據(jù)權(quán)利要求19的方法，其中在邏輯路徑中針對(duì)所述浮體效應(yīng)監(jiān)視電路活動(dòng)，并且選擇性地提供所述中和脈沖的步驟(c)包括在來(lái)自測(cè)試電路的測(cè)試數(shù)據(jù)和所述中和脈沖之間進(jìn)行選擇。
21.根據(jù)權(quán)利要求20的方法，其中選擇性地提供所述中和脈沖的步驟(c)還包括從前一個(gè)塊中和電路接收所述中和脈沖并將所述中和脈沖傳送到后一個(gè)塊中和電路。
22.根據(jù)權(quán)利要求19的方法，其中針對(duì)所述浮體效應(yīng)監(jiān)視的電路活動(dòng)為存儲(chǔ)器存取，并且選擇性地提供所述中和脈沖的步驟(c)包括當(dāng)保持所有未選擇的存儲(chǔ)器字線時(shí)，選擇單元列。
23.根據(jù)權(quán)利要求22的方法，其中選擇性地提供所述中和脈沖的步驟(c)還包括依次選擇每個(gè)所述單元列。
24.根據(jù)權(quán)利要求23的方法，其中選擇性地提供所述中和脈沖的步驟(c)還包括將每個(gè)選擇的所述單元列的列線接地。
25.根據(jù)權(quán)利要求22的方法，其中在存儲(chǔ)器位置存取之后開始監(jiān)視電路活動(dòng)的步驟(a)。
26.根據(jù)權(quán)利要求25的方法，其中在每個(gè)所述存儲(chǔ)器位置存取之后重新開始監(jiān)視電路活動(dòng)的步驟(a)。
全文摘要
一種集成電路(IC)、在IC上的隨機(jī)存取存儲(chǔ)器以及中和器件浮體效應(yīng)的方法。浮體效應(yīng)監(jiān)視器監(jiān)視電路/陣列活動(dòng)，并選擇性地提供表示沒有活動(dòng)的浮體效應(yīng)的指示，包括從最近的活動(dòng)或存儲(chǔ)器存取之后經(jīng)過的時(shí)間。脈沖產(chǎn)生器根據(jù)沒有活動(dòng)的指示產(chǎn)生中和脈沖。中和脈沖分配電路將中和脈沖傳送到電路路徑中的塊或陣列單元。
文檔編號(hào)H01L29/66GK1641877SQ200410091229
公開日2005年7月20日 申請(qǐng)日期2004年11月17日 優(yōu)先權(quán)日2003年12月15日
發(fā)明者W·R·達(dá)克特拉, L·L·休, R·V·喬西 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司