專利名稱：具有金屬硅化物的金屬氧化物半導(dǎo)體晶體管元件與其工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制造領(lǐng)域，特別是關(guān)于具有金屬硅化物的半導(dǎo)體元件及其工藝。本發(fā)明的金屬硅化物具有較佳的熱穩(wěn)定性，而且能解決現(xiàn)有存儲中的成團(tuán)(agglomeration)問題。
背景技術(shù)：
如本領(lǐng)域技術(shù)人員所知道的，場效應(yīng)晶體管(field effect transistor)乃是在集成電路中最常使用到的基本電路元件之一，而要建立起電路，使其具有某些功能，則通常需在襯底上同時(shí)形成數(shù)量龐大的場效應(yīng)晶體管元件。一般而言，單一晶體管包含有兩個(gè)重?fù)诫s的漏極與源極區(qū)域，其形成在摻雜濃度較低，且電性相反的硅離子阱區(qū)域內(nèi)，漏極與源極區(qū)域之間為溝道區(qū)域，而在溝道區(qū)域上則依序?yàn)闁艠O氧化層以及多晶硅柵極。
該領(lǐng)域的技術(shù)人員都了解要制作更高密度以及更具有效能的元件，其關(guān)鍵在于內(nèi)連線的通路是否能達(dá)到低電阻率的要求，而現(xiàn)有內(nèi)連線電阻率降低到多晶硅的電阻率以下的方法即是利用在摻雜的多晶硅層上方形成低電阻的金屬硅化物。
隨著元件尺寸的縮小，淺結(jié)或擴(kuò)散區(qū)域的接觸電阻也隨著提高，而為了降低淺結(jié)區(qū)域的電阻值，同時(shí)又降低多晶硅導(dǎo)線的阻值，所使用的方式即是以自行對準(zhǔn)硅化物工藝，其中包括沉積金屬于晶體管結(jié)構(gòu)上并升高溫度使金屬與接觸到的硅表面反應(yīng)成硅化金屬或金屬硅化物，同時(shí)也會在多晶硅柵極頂部反應(yīng)形成金屬硅化物。
然而，由于結(jié)區(qū)域的結(jié)深度越來越淺，造成前述的金屬硅化物的厚度無法制作的太厚，也因此限制到電阻值所能夠降低的程度，更直接到形成在多晶硅導(dǎo)線或柵極上方的金屬硅化物的厚度，如此一來，原先希望以形成金屬硅化物的方式降低電路的信號延遲(RC delay)的目的，當(dāng)元件尺寸縮小至某一程度時(shí)便無法順利達(dá)成。此外，現(xiàn)有技藝中當(dāng)金屬例如鈷金屬與線寬小于50納米的多晶硅柵極在高溫下反應(yīng)欲形成金屬硅化物時(shí)，通常會產(chǎn)生所謂的「成團(tuán)(agglomeration)」現(xiàn)象，而會影響到所產(chǎn)生金屬硅化物的熱穩(wěn)定性，進(jìn)而影響到元件的工作性能。

發(fā)明內(nèi)容
因此，本發(fā)明要解決的問題是提供一種具有金屬硅化物的半導(dǎo)體元件，可有效降低電阻值，并且可改善金屬硅化物的熱穩(wěn)定性。
本發(fā)明要解決的另一問題是提供一種金屬氧化物半導(dǎo)體場效應(yīng)晶體管元件，其具有金屬硅化物的多晶硅柵極，且該多晶硅柵極的柵極線寬在50納米左右或以下，以及提供一種制作方法可以避免前述的「成團(tuán)」現(xiàn)象。
為達(dá)成前述的目的，本發(fā)明的優(yōu)選實(shí)施例提供一種金屬氧化物半導(dǎo)體(MOS)晶體管元件，包含有一多晶硅柵極，其具有相對的側(cè)壁結(jié)構(gòu)，且形成在半導(dǎo)體襯底的有源區(qū)域上，該多晶硅柵極并具有柵極線寬L；側(cè)壁子，設(shè)于該多晶硅柵極的該側(cè)壁結(jié)構(gòu)的較低部位上；一第一金屬硅化物層，其厚度約略等于離該側(cè)壁子上端的垂直高度H，且該第一金屬硅化物層由該多晶硅柵極的暴露上半部所形成，其中該垂直高度H需大于該柵極線寬L；一漏極/源極擴(kuò)散區(qū)域，設(shè)于該半導(dǎo)體襯底上，且接近該多晶硅柵極；以及第二金屬硅化物層，形成于該漏極/源極擴(kuò)散區(qū)域上，其中該第一金屬硅化物層的厚度大于該第二金屬硅化物層的厚度。
為了能夠更近一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳細(xì)說明與附圖。然而附圖僅供參考與輔助說明用，并非用來對本發(fā)明加以限制。


圖1繪示的是依據(jù)本發(fā)明優(yōu)選實(shí)施例具有改進(jìn)的金屬硅化物層形成在多晶硅柵極上方的金屬氧化物半導(dǎo)體晶體管的剖面示意圖；圖2至6說明依據(jù)本發(fā)明優(yōu)選實(shí)施例形成圖1中的半導(dǎo)體結(jié)構(gòu)的方法步驟。
附圖標(biāo)記說明10 金屬氧化物半導(dǎo)體晶體管 100 半導(dǎo)體襯底102 多晶硅柵極 104 金屬硅化物層106 柵極介電層 108 側(cè)壁襯墊層
110 氮化硅側(cè)壁子 120 介電層140 金屬硅化物層 205 超淺結(jié)延伸區(qū)域210 漏極/源極擴(kuò)散區(qū)域 220 溝道區(qū)域具體實(shí)施方式
以下即藉由附圖來詳細(xì)說明本發(fā)明的優(yōu)選實(shí)施例，而該領(lǐng)域的技術(shù)人員應(yīng)理解本發(fā)明特別適合應(yīng)用在金屬氧化物半導(dǎo)體晶體管元件的金屬硅化物的形成，為此，以下實(shí)施例將特別針對金屬氧化物半導(dǎo)體晶體管元件的金屬硅化物的形成為例做說明。
請先參閱圖1，其繪示的是依據(jù)本發(fā)明優(yōu)選實(shí)施例具有改進(jìn)的金屬硅化物層104形成在多晶硅柵極102上方的金屬氧化物半導(dǎo)體晶體管10的剖面示意圖。其中，金屬氧化物半導(dǎo)體晶體管10制作在半導(dǎo)體襯底100上，例如P型或N型硅襯底，端視金屬氧化物半導(dǎo)體晶體管10的電性而決定之。在其它實(shí)施例中，半導(dǎo)體襯底100也可能是硅覆絕緣(silicon-on-insulator)襯底，或所謂的SOI襯底。該領(lǐng)域的技術(shù)人員應(yīng)理解例如淺溝隔離等等的元件隔離結(jié)構(gòu)并未明示于圖中。
金屬氧化物半導(dǎo)體晶體管10另包含有漏極/源極擴(kuò)散區(qū)域210，其以重?fù)诫s方式注入半導(dǎo)體襯底100表面，其中所用的摻雜劑通常具有與半導(dǎo)體襯底100的電性相反的物質(zhì)，例如砷或硼等等。且，漏極/源極擴(kuò)散區(qū)域210與超淺結(jié)延伸區(qū)域205相鄰接。在超淺結(jié)延伸區(qū)域205之間為柵極溝道區(qū)域220，其上為柵極介電層106，再其上則為多晶硅柵極102。如圖1所示，在多晶硅柵極102側(cè)壁的較低部位形成有側(cè)壁襯墊層108以及側(cè)壁子110，而側(cè)壁襯墊層108以及側(cè)壁子110并未包覆多晶硅柵極102側(cè)壁的較高部位。在漏極/源極擴(kuò)散區(qū)域210上形成有用來降低接觸電阻的金屬硅化物層140。在金屬氧化物半導(dǎo)體晶體管10的表面上再以介電層120覆蓋住。
然而，如前所述，當(dāng)多晶硅作為柵極材料時(shí)，其電阻過高而必須以摻雜加上形成金屬硅化物以降低電阻，而當(dāng)金屬例如鈷金屬與線寬小于50納米的多晶硅柵極在高溫下反應(yīng)欲形成金屬硅化物時(shí)，會產(chǎn)生「成團(tuán)」現(xiàn)象，而會影響到所產(chǎn)生金屬硅化物的熱穩(wěn)定性。本發(fā)明可以有效解決這種問題。
仍然請參閱圖1，本發(fā)明的重要特征在于金屬氧化物半導(dǎo)體晶體管10所具有的金屬硅化物層104乃突出于周圍的側(cè)壁子110，也就是形成在多晶硅柵極的上半部位置。重點(diǎn)在于此金屬硅化物層104特別設(shè)計(jì)而使其突出于襯墊層108以及側(cè)壁子110上端表面達(dá)到一預(yù)定的高度”H”，其中此突出的高度”H”需大于前述的多晶硅柵極的柵極最小線寬或者柵極長度”L”，換言之需滿足H＞L的法則。根據(jù)本發(fā)明的優(yōu)選實(shí)施例，對于金屬氧化物半導(dǎo)體晶體管10的柵極線寬若為55納米左右，則前述金屬硅化物層104的突出的高度”H”約在800至1500埃左右的范圍，優(yōu)選則為1200埃左右。本發(fā)明藉由依循前述的H＞L的法則，而能夠達(dá)到在線寬小于50納米的多晶硅柵極在高溫下反應(yīng)欲形成金屬硅化物時(shí)，有效地避免產(chǎn)生「成團(tuán)」現(xiàn)象。金屬硅化物層104可以為鈷、鎳、鈦、鉑、鈀等與硅所形成的材質(zhì)者。
以下藉由圖2至6說明依據(jù)本發(fā)明優(yōu)選實(shí)施例形成圖1中的半導(dǎo)體結(jié)構(gòu)的方法步驟。圖2顯示的是形成于半導(dǎo)體襯底100上的金屬氧化物半導(dǎo)體晶體管元件，其包括形成在柵極介電層106上的多晶硅柵極102，此結(jié)構(gòu)的形成方式，包括微影以及蝕刻，乃本領(lǐng)域內(nèi)技術(shù)人員所熟知，因此不再贅述。圖2中，多晶硅柵極102的線寬為L，其約介于35納米至55納米之間，例如50納米。在多晶硅柵極102的側(cè)壁上此時(shí)已形成有偏側(cè)壁子(offsetspacer)108a，通常由二氧化硅所構(gòu)成。接著，利用多晶硅柵極102以及偏側(cè)壁子108a作為屏蔽，進(jìn)行離子注入工藝，將摻雜劑注入半導(dǎo)體襯底100中，以于多晶硅柵極102兩側(cè)的半導(dǎo)體襯底100表面形成輕摻雜區(qū)域205。其中，多晶硅柵極102可以為摻雜多晶硅。
如圖3所示，接著于多晶硅柵極102側(cè)壁上形成約為L型剖面的襯墊層108b以及氮化硅側(cè)壁子110。形成襯墊層108b以及氮化硅側(cè)壁子110的步驟包括有先沉積硅氧層，接著沉積氮化硅層，然后回蝕刻這兩層介電層。以下，為方便說明，將相同材質(zhì)的偏側(cè)壁子108a與襯墊層108b兩層共同以標(biāo)號108表示。
如圖4所示，接著選擇性地同時(shí)將部分的側(cè)壁層108以及側(cè)壁子110從多晶硅柵極102側(cè)壁上蝕除，蝕刻的方式是從上往下蝕刻，且?guī)缀醪?或極些微)蝕刻多晶硅柵極102，如此使得多晶硅柵極102上半部垂直高度”H”的部分被暴露出來。該垂直高度H可定義為剩下的側(cè)壁襯墊層108以及側(cè)壁子110的上端表面到多晶硅柵極102頂端的距離。值得一提的是在蝕刻側(cè)壁襯墊層108以及側(cè)壁子110的同時(shí)，多晶硅柵極102也可能被輕微的修飾掉表面，造成其剖面已非原先矩形的結(jié)構(gòu)(虛線)，而較為圓滑。根據(jù)本發(fā)明，此高度”H”需大于多晶硅柵極102的柵極最小線寬”L”。
接下來，如圖5以及圖6所示，進(jìn)行自行對準(zhǔn)金屬硅化工藝。首先，將一金屬層260，例如鈷、鎳鈦、鉑、鈀等金屬，沉積于襯底100表面。接著，如圖6所示，進(jìn)行熱工藝，使金屬層260與暴露出來的多晶硅柵極102以及擴(kuò)散區(qū)域210反應(yīng)分別形成金屬硅化物層104以及金屬硅化物層140。其中，值得一提的是金屬硅化物層104的厚度至少大于金屬硅化物層140的厚度兩倍以上。最后將剩下的金屬層260去除。本發(fā)明的優(yōu)點(diǎn)在于現(xiàn)有技藝的「成團(tuán)」現(xiàn)象可藉由依循本發(fā)明所發(fā)現(xiàn)的H＞L的法則，而能夠在線寬小于50納米的多晶硅柵極金屬硅化物工藝中被避免掉。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種金屬氧化物半導(dǎo)體晶體管元件，包含有一多晶硅柵極，其具有相對的側(cè)壁結(jié)構(gòu)，且形成在半導(dǎo)體襯底的有源區(qū)域上，該多晶硅柵極并具有柵極線寬L；側(cè)壁子，設(shè)于該多晶硅柵極的該側(cè)壁結(jié)構(gòu)的較低部位上；一第一金屬硅化物層，其厚度約略等于離該側(cè)壁子上端的垂直高度H，且該第一金屬硅化物層由該多晶硅柵極的暴露上半部所形成，其中該垂直高度H需大于該柵極線寬L；一漏極/源極擴(kuò)散區(qū)域，設(shè)于該半導(dǎo)體襯底上，且接近該多晶硅柵極；以及第二金屬硅化物層，形成于該漏極/源極擴(kuò)散區(qū)域上，其中該第一金屬硅化物層的厚度大于該第二金屬硅化物層的厚度。
2.如權(quán)利要求1所述的金屬氧化物半導(dǎo)體晶體管元件，其中該第一金屬硅化物層為鈷、鎳、鈦、鉑或鈀與硅所形成的材質(zhì)。
3.如權(quán)利要求1所述的金屬氧化物半導(dǎo)體晶體管元件，其中該柵極線寬介于35納米至55納米之間。
4.如權(quán)利要求1所述的金屬氧化物半導(dǎo)體晶體管元件，其中該垂直高度介于800埃至1500埃之間。
5.如權(quán)利要求1所述的金屬氧化物半導(dǎo)體晶體管元件，其中該柵極線寬小于50納米。
6.如權(quán)利要求1所述的金屬氧化物半導(dǎo)體晶體管元件，其中該側(cè)壁子包括一剖面約略為L型的襯墊層以及一形成于該L型襯墊層上的氮化硅側(cè)壁子。
7.如權(quán)利要求6所述的金屬氧化物半導(dǎo)體晶體管元件，其中該側(cè)壁子另包括有一偏側(cè)壁子設(shè)于該多晶硅柵極與該L型襯墊層之間。
8.如權(quán)利要求1所述的金屬氧化物半導(dǎo)體晶體管元件，其中該漏極/源極擴(kuò)散區(qū)域與輕摻雜延伸區(qū)域相鄰接，且該輕摻雜延伸區(qū)域設(shè)于該側(cè)壁子下方。
全文摘要
一種金屬氧化物半導(dǎo)體(MOS)晶體管元件及其工藝，該晶體管元件包含有一多晶硅柵極，其具有相對的側(cè)壁結(jié)構(gòu)，且形成在半導(dǎo)體襯底的有源區(qū)域上，該多晶硅柵極并具有柵極線寬L；側(cè)壁子，設(shè)于該多晶硅柵極的該側(cè)壁結(jié)構(gòu)的較低部位上；一第一金屬硅化物層，其厚度約略等于離該側(cè)壁子上端的垂直高度H，且該第一金屬硅化物層由該多晶硅柵極的暴露上半部所形成，其中該垂直高度H需大于該柵極線寬L；一漏極/源極擴(kuò)散區(qū)域，設(shè)于該半導(dǎo)體襯底上，且接近該多晶硅柵極；以及第二金屬硅化物層，形成于該漏極/源極擴(kuò)散區(qū)域上，其中該第一金屬硅化物層的厚度大于該第二金屬硅化物層的厚度。
文檔編號H01L21/336GK1773723SQ20041009467
公開日2006年5月17日 申請日期2004年11月12日 優(yōu)先權(quán)日2004年11月12日
發(fā)明者李年中 申請人:聯(lián)華電子股份有限公司