專利名稱：靜電放電保護(hù)器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。更加具體而言，本發(fā)明涉及一種靜電放電保護(hù)器件及其制造方法。
背景技術(shù)：
包括MOS場效應(yīng)晶體管(MOSFET)的集成電路可以輕易地由靜電放電(ESD)所損壞。ESD可由另一IC的輸入/輸出(I/O)引腳、電源引腳或焊墊傳遞到一IC，并且可以侵害晶體管的結(jié)、電介質(zhì)和單位器件。
已經(jīng)開發(fā)出各種結(jié)構(gòu)的ESD保護(hù)電路來保護(hù)器件免受ESD。ESD保護(hù)電路的重要角色為引導(dǎo)ESD電流由易受攻擊電路到低阻抗路徑。
這種ESD保護(hù)電路可并聯(lián)連接在I/O和電源引腳于中間電路之間，并起到通過在ESD期間提供低功率電流路徑將ESD電流引導(dǎo)至外部區(qū)域的作用。具有代表性的放電保護(hù)電路可分為硅控制整流器(SCR)和npn雙極晶體管。SCR使用寄生的npnp二極管向節(jié)點(diǎn)Vss釋放ESD電流。npn雙極晶體管基于回彈現(xiàn)象通過MOS晶體管的寄生npn雙極晶體管的工作向節(jié)點(diǎn)Vss釋放ESD電流。對于npn雙極晶體管的結(jié)構(gòu)，這種ESD保護(hù)電路可使用柵極接地的NMOS晶體管(ggNMOS)。
圖1為使用ggNMOS的傳統(tǒng)ESD保護(hù)電路的電路圖。圖2為示出在釋放電流時(shí)圖1的ggNMOS的電壓-電流(V-I)特性的曲線圖。
參照圖1，ESD保護(hù)電路5并聯(lián)連接在焊墊1與中間電路3之間。ggNMOS晶體管的漏極電性連接至焊墊1。該晶體管的柵極、源極和溝道連接至接地節(jié)點(diǎn)Vss。
參照圖2，當(dāng)高于觸發(fā)電壓Vt的電壓通過ESD施加于ggNMOS晶體管時(shí)，ggNMOS晶體管中漏極結(jié)的擊穿使得電荷的一部分在襯底中流動(dòng)。電荷使寄生npn晶體管開啟，從而通過低阻抗路徑將大量ESD電流穩(wěn)定地釋放至Vss節(jié)點(diǎn)。因此，保護(hù)中間電路3免受損傷。
三個(gè)問題會使ESD保護(hù)器件的能力降低。這些問題為在ESD期間表面電流密度的增大、熱載流子問題和焦?fàn)枱?。為解決此問題，硅化物阻擋層可形成在ggNMOS柵極與源極/漏極接觸之間。然而，此結(jié)構(gòu)需要硅化物在源極/漏極接觸連接至柵極的區(qū)域分開。另外，這種結(jié)構(gòu)具有增大ESD電路面積的缺點(diǎn)。
圖3示出了用于ESD保護(hù)器件的另一種傳統(tǒng)半導(dǎo)體器件，具有由n擴(kuò)散層圍繞的n+漏極而不增大設(shè)計(jì)面積。
參照圖3，ESD保護(hù)器件形成在襯底10的p阱12處，并包括共享n+漏極2串聯(lián)連接的NMOS晶體管T1和T2。每個(gè)NMOS晶體管T1和T2的源極16和p+護(hù)圈18連接至節(jié)點(diǎn)Vss。n+漏極20電性連接焊墊24。該器件包括圍繞n+漏極20的n-擴(kuò)散層22，從而克服表面電流密度的增大和熱載流子問題。n-擴(kuò)散層22包括n+漏極20下的空隙。
n+漏極20下的空隙具有相對較低的擊穿電壓。因此，在向n+漏極20施加ESD電壓時(shí)，襯底電流通過該空隙產(chǎn)生并通過NMOS晶體管的寄生npn雙極晶體管Q1和Q2釋放至節(jié)點(diǎn)Vss。此結(jié)構(gòu)可以改善ESD的耐用性，因?yàn)殡娏髀窂接梢r底表面和相對較弱的晶體管通道分開。然而，這種結(jié)構(gòu)通過復(fù)雜的工藝形成，因?yàn)槠湫枰~外的層形成在n+漏極20下具有空隙的n-擴(kuò)散層22。

發(fā)明內(nèi)容
因此，本發(fā)明公開了一種靜電放電保護(hù)器件及其制造方法，其基本克服了由于現(xiàn)有技術(shù)的限制和缺點(diǎn)導(dǎo)致的一個(gè)或多個(gè)問題。
本發(fā)明實(shí)施例的特征在于提供一種具有良好ESD耐性的ESD保護(hù)器件及其制造方法。
本發(fā)明實(shí)施例的另一特征在于提供一種在不增大ESD電路面積的情況下增大ESD耐性的ESD保護(hù)器件及其制造方法。
本發(fā)明實(shí)施例的又一特征在于提供一種能夠無需額外復(fù)雜工藝制造的ESD保護(hù)器件及其制造方法。
本發(fā)明的上述及其它特征和優(yōu)點(diǎn)中的至少一個(gè)可以通過提供一種靜電放電保護(hù)器件來實(shí)現(xiàn)，其包括襯底、形成在襯底中的n阱、形成在n阱上的p阱、形成在p阱上的NMOS晶體管、以及形成在p阱中的接地p+阱拾取器，該NMOS晶體管包括柵極電極、n+源極和n+漏極，其中n阱連接至NMOS晶體管的n+漏極，且n+源極接地。
該柵極電極可以接地。該柵極電極可以電性連接至n+漏極。
該n+漏極的雜質(zhì)濃度可以高于n+源極的。該n阱可以垂直延伸在n+漏極下并可以與n+漏極接觸。該n阱可以垂直延伸從而與p阱形成結(jié)并且n阱和p阱的結(jié)可以與n+漏極交疊。
本發(fā)明的上述及其它特征和優(yōu)點(diǎn)中的至少一個(gè)可以通過提供一種靜電放電保護(hù)器件來實(shí)現(xiàn)，其包括形成在襯底中的p阱，形成在p阱上的NMOS晶體管，該NMOS晶體管包括電性連接至接地端的柵極電極和n+源極、以及電性連接至電路端的n+漏極，形成在p阱中的p+阱拾取器，電性連接至接地端，以及形成在p阱區(qū)域下的n阱，其中n阱垂直延伸從而與NMOS晶體管的n+漏極接觸。
靜電放電保護(hù)器件還可以包括互連線，連接至接地端，其中n+源極、柵極電極和p+阱拾取器并聯(lián)連接至互連線。
本發(fā)明的上述及其它特征和優(yōu)點(diǎn)中的至少一個(gè)可以通過提供一種靜電放電保護(hù)器件來實(shí)現(xiàn)，其包括形成在襯底中的p阱，形成在p阱上的NMOS晶體管，該NMOS晶體管包括電性連接至電路端的柵極電極、電性連接至接地端的n+源極、以及電性連接至電路端的n+漏極，形成在p阱中的p+阱拾取器，從而電性連接至接地端，形成在p阱區(qū)域下的n阱，其中n阱垂直延伸從而與NMOS晶體管的n+漏極接觸。
靜電放電保護(hù)器件還可以包括第一互連線，連接至接地端，其中n+源極和p+阱拾取器并聯(lián)連接至第一互連線。靜電放電保護(hù)器件還可以包括第二互連線，用于連接電路端和n+漏極，其中柵極電極為第二互連線的延伸部分。
本發(fā)明的上述及其它特征和優(yōu)點(diǎn)中的至少一個(gè)可以通過提供一種制造靜電放電保護(hù)器件的方法來實(shí)現(xiàn)，其包括在襯底的上部形成p阱區(qū)，并在p阱區(qū)下形成n阱區(qū)，其中n阱區(qū)沿著p阱區(qū)的側(cè)壁垂直延伸從而在襯底的表面限定p阱區(qū)與n阱區(qū)之間的結(jié)，通過在p阱區(qū)中注入雜質(zhì)形成彼此分開的n+源極和n+漏極，其中n+漏極形成為與p阱區(qū)和n阱區(qū)的結(jié)交疊，通過在p阱區(qū)中注入雜質(zhì)形成p+阱拾取器，以及形成連接至p+阱拾取器、n+源極和n+漏極中每一個(gè)的互連線，其中p+阱拾取器和n+源極連接至接地端，而n+漏極連接至電路端。
該方法還可以包括在形成n阱區(qū)和p阱區(qū)之前，在襯底中形成器件隔離層從而限定有源區(qū)，其中有源區(qū)包括n阱區(qū)和p阱區(qū)，n+源極、p+阱拾取器和n+漏極形成在有源區(qū)中。
該方法還可以包括在形成n阱區(qū)和p阱區(qū)之后，在襯底中形成器件隔離層從而限定有源區(qū)，其中有源區(qū)包括n阱區(qū)和p阱區(qū)，n+源極、p+阱拾取器和n+漏極形成在有源區(qū)中。
連接至n+漏極的互連線可以延伸在n+源極和n+漏極之間區(qū)域的上方，使得互連線的邊緣與n+源極交疊。
本發(fā)明的上述及其它特征和優(yōu)點(diǎn)中的至少一個(gè)可以通過提供一種制造連接于電路端和接地端之間的靜電放電保護(hù)器件的方法來實(shí)現(xiàn)，其包括在襯底的上部形成p阱區(qū)，并在p阱區(qū)下形成n阱區(qū)，其中n阱區(qū)沿著p阱區(qū)的側(cè)壁垂直延伸從而在襯底的表面限定p阱區(qū)與n阱區(qū)之間的結(jié)，在p阱區(qū)上形成柵極電極，在柵極電極每一側(cè)的襯底中注入雜質(zhì)從而形成n+源極和n+漏極，其中n+漏極形成為與p阱區(qū)和n阱區(qū)之間的結(jié)交疊，在p阱區(qū)中注入雜質(zhì)從而形成p+阱拾取器，以及形成連接至p+阱拾取器、柵極電極、n+源極和n+漏極中每一個(gè)的互連線，其中p+阱拾取器和n+源極連接至接地端，而n+漏極連接至電路端。
該方法還可以包括在形成n阱區(qū)和p阱區(qū)之前，在襯底中形成器件隔離層從而限定有源區(qū)，其中有源區(qū)包括n阱區(qū)和p阱區(qū)，柵極電極跨過有源區(qū)中p阱區(qū)的上方，以及其中在柵極電極一側(cè)的有源區(qū)包括p阱區(qū)，而在柵極電極另一側(cè)的有源區(qū)包括p阱區(qū)和n阱區(qū)。
該方法還可以包括在形成n阱區(qū)和p阱區(qū)之后，在襯底中形成器件隔離層從而限定有源區(qū)，其中有源區(qū)包括n阱區(qū)和p阱區(qū)，以及其中柵極電極跨過有源區(qū)中p阱區(qū)的上方，而在柵極電極一側(cè)的有源區(qū)為p阱區(qū)，在另一側(cè)的有源區(qū)包括p阱區(qū)和n阱區(qū)。


通過參照附圖詳細(xì)介紹本發(fā)明的典型實(shí)施例，將使其上述和其它特征及優(yōu)點(diǎn)更加明顯易懂，附圖中圖1為使用ggNMOS晶體管的ESD保護(hù)電路的電路圖；圖2為示出釋放靜電電流時(shí)圖1的ggNMOS晶體管的電壓-電流(V-I)特性的曲線圖；圖3示出了用于ESD保護(hù)器件的另一種傳統(tǒng)半導(dǎo)體器件；圖4A示出了根據(jù)本發(fā)明第一實(shí)施例的ESD保護(hù)器件的截面圖；圖4B為根據(jù)本發(fā)明第一實(shí)施例的ESD保護(hù)器件的等效電路圖；圖5A示出了根據(jù)本發(fā)明第二實(shí)施例的ESD保護(hù)器件的截面圖；圖5B為根據(jù)本發(fā)明第二實(shí)施例的ESD保護(hù)器件的等效電路圖；圖6至8示出了制造根據(jù)本發(fā)明第一實(shí)施例的ESD保護(hù)器件的方法中各階段的截面圖；以及圖9至11示出了制造根據(jù)本發(fā)明第二實(shí)施例的ESD保護(hù)器件的方法中各階段的截面圖。
具體實(shí)施例方式
于2003年12月15日提交韓國知識產(chǎn)權(quán)局、名為“靜電放電保護(hù)器件及其制造方法”的韓國專利申請2003-91308全文作為參考在此引入。
現(xiàn)在，經(jīng)參照附圖更加全面地介紹本發(fā)明，附圖中示出了本發(fā)明的典型實(shí)施例。然而，本發(fā)明可以按不同的形式實(shí)施，并且不應(yīng)限于在此提出的實(shí)施例。提供這些實(shí)施例是為了使本公開更加透徹和完整，并將本發(fā)明的范圍完全傳達(dá)給本領(lǐng)域技術(shù)人員。附圖中，膜、層和區(qū)域的尺寸為說明清楚起見而放大。另外，應(yīng)理解，在稱一層在另一層“下”時(shí)，其可以直接在下面，也可以有一個(gè)或更多個(gè)中間層存在。另外，應(yīng)理解，在稱一層在兩層“之間”時(shí)，可以僅有該層在該兩層之間，也可以有一個(gè)或更多個(gè)中間層存在。相同的附圖標(biāo)記始終表示相同的元件。
圖4A示出了根據(jù)本發(fā)明第一實(shí)施例的ESD保護(hù)器件的截面圖。
參照圖4A，ESD保護(hù)器件包括形成在襯底50中的n阱52和形成在n阱52上的p阱54。p阱54延伸至襯底50的表面。n阱52包括沿著p阱54的側(cè)壁垂直延伸至襯底50表面的部分。器件隔離層56形成在襯底50中從而限定有源區(qū)。有源區(qū)包括形成p阱的區(qū)域(以下稱作p阱區(qū))和形成n阱的區(qū)域(以下稱作n阱區(qū))。柵極電極58形成在有源區(qū)上。柵極電極58跨過有源區(qū)，盡管圖中未示出，其可以延伸至器件隔離層56上方。柵極電極58將有源區(qū)分為在柵極電極58的一側(cè)包括p阱區(qū)和n阱區(qū)的有源區(qū)第一部分和在柵極電極58的另一側(cè)包括p阱區(qū)的有源區(qū)第二部分。n+源極64和n+漏極62形成在有源區(qū)中柵極電極58的每一側(cè)。柵極電極58、n+源極64和n+漏極62構(gòu)成了NMOS晶體管。n+源極64形成在p阱54中，n+漏極62形成為覆蓋p阱54和n阱52。
通常，NMOS晶體管的源極和漏極形成在p阱或p襯底中，但根據(jù)本發(fā)明的ESD保護(hù)器件中NMOS晶體管的n+漏極62與p阱54和n阱52交疊并與n阱52接觸。n+漏極62的雜質(zhì)濃度可以高于n+源極64的，因?yàn)閚阱52的影響。
摻雜有雜質(zhì)的p+阱拾取器66形成在p阱區(qū)54中。p+阱拾取器66可以通過器件隔離層56由NMOS晶體管分開。n+漏極62連接至集成電路的電路端60。n+源極64和p+阱拾取器66連接至接地端。電路端60可以為輸入/輸出(I/O)引腳、數(shù)據(jù)引腳或電源引腳，并且可以電性連接至中間電路。柵極電極58起到了將n+源極64由n+漏極62分開從而形成寄生npn雙極晶體管基極的作用。然而，柵極電極58可以連接至接地端，從而通過ESD保護(hù)電路防止NMOS晶體管由于p阱54的電壓降而非正常工作。
盡管圖4A中示出的是典型連續(xù)柵極電極，但NMOS晶體管可采用插指結(jié)構(gòu)的柵極電極從而釋放大量的電流。在此情況下，n阱52垂直延伸從而連接至n+漏極62。另外，p+阱拾取器66可以形成在p阱54中，成為圍繞ESD保護(hù)電路的保護(hù)環(huán)型。
圖4B為根據(jù)本發(fā)明第一實(shí)施例的ESD保護(hù)器件的等效電路圖。
ESD保護(hù)器件使用NMOS晶體管中的寄生npn雙極晶體管的并聯(lián)電路工作。n+源極64、n+漏極62和p阱54分別對應(yīng)于第一npn雙極晶體管Q11的發(fā)射極、集電極和基極。n+源極64、n阱52和p阱54分別對應(yīng)于第二npn雙極晶體管Q12的發(fā)射極、集電極和基極。
當(dāng)將ESD電壓施加于n+漏極62從而擊穿n+源極64、n阱52和p阱54之中的結(jié)時(shí)，第一和第二npn雙極晶體管Q11和Q12觸發(fā)。p阱54的寄生電阻R1和R2導(dǎo)致的電壓降驅(qū)動(dòng)第一和第二npn雙極晶體管Q11和Q12，從而通過接地端立即地釋放ESD電流。ESD保護(hù)器件通過橫向npn雙極晶體管Q11和縱向npn雙極晶體管Q12的工作釋放ESD電流。橫向npn雙極晶體管Q11包括n+源極64、n+漏極62和p阱54。縱向npn雙極晶體管Q12包括n+源極64、n阱52和p阱54。因此，放電電流擴(kuò)散，從而降低了襯底的表面電流，并抑制了由襯底表面產(chǎn)生的焦?fàn)枱帷?br> n阱52的雜質(zhì)提高了n+漏極62的雜質(zhì)濃度。因此，n+漏極62與p阱54之間的結(jié)擊穿電壓可以降低，從而為雙極晶體管提供較低的觸發(fā)電壓。在此情況下，n+漏極62的雜質(zhì)濃度在p阱54、n阱52和n+漏極62彼此接觸的部分最高。因此，這部分首先擊穿，從而降低了鄰近柵極處表面的電流密度。
圖5A示出了根據(jù)本發(fā)明第二實(shí)施例的ESD保護(hù)器件的截面圖。
參照圖5A，ESD保護(hù)器件類似地包括具有連接于n阱52的n+漏極62。n阱52和p阱54形成在襯底50中。p阱54延伸至襯底50的表面。n阱52的一部分沿著p阱54的側(cè)壁垂直延伸至襯底50表面。器件隔離層56形成在襯底50中從而限定有源區(qū)。有源區(qū)包括形成p阱區(qū)和n阱區(qū)。柵極電極58形成在有源區(qū)上。柵極電極58跨過有源區(qū)，盡管圖中未示出，其可以延伸至器件隔離層56上方。柵極電極58將有源區(qū)分為在柵極電極58的一側(cè)包括p阱區(qū)和n阱區(qū)的有源區(qū)第一部分和在柵極電極58的另一側(cè)僅包括p阱區(qū)的有源區(qū)第二部分。n+源極64和n+漏極62形成在有源區(qū)中柵極電極58的每一側(cè)。柵極電極58、n+源極64和n+漏極62構(gòu)成了NMOS晶體管。在本發(fā)明的第二實(shí)施例中，可以較厚的介電層(圖5A中未示出，圖11中的224)插在柵極電極58與有源區(qū)之間。n+源極64形成在p阱54中，n+漏極62形成為覆蓋p阱54和n阱52。因此，ESD保護(hù)器件中的NMOS晶體管的漏極包括覆蓋p阱54和n阱52的漏極62，從而與n阱62接觸。n+漏極62可以具有高于n+源極64的雜質(zhì)濃度，由于n阱52的影響。
摻雜有雜質(zhì)的p+阱拾取器66形成在p阱54中。p+阱拾取器66可以通過器件隔離層56由NMOS晶體管分開。n+漏極62連接至集成電路的電路端60。在本發(fā)明第二實(shí)施例中，n+源極64和p+阱拾取器66連接至接地端，柵極電極58和n+漏極62連接至電路端60。NMOS晶體管的閾值電壓可以較高，從而保持ESD保護(hù)器件的NMOS晶體管處于關(guān)閉的穩(wěn)定狀態(tài)。因此，絕緣層插在柵極電極58與有源區(qū)之間。柵極電極58可以為將在下面介紹的、連接至n+漏極62的互連線的延伸部分。在此情況下，間層介電層可以對應(yīng)于柵極絕緣層。
盡管圖5A中示出的是典型連續(xù)柵極電極，但NMOS晶體管可采用插指結(jié)構(gòu)的柵極電極從而釋放大量的電流。在此情況下，n阱52垂直延伸從而連接至n+漏極62。另外，p+阱拾取器66可以形成在p阱54中，成為圍繞ESD保護(hù)電路的保護(hù)環(huán)型。
圖5B為根據(jù)本發(fā)明第二實(shí)施例的ESD保護(hù)器件的等效電路圖。
參照圖5B，ESD保護(hù)器件使用NMOS晶體管T11和NMOS晶體管T11中的寄生npn雙極晶體管Q21和Q22工作。n+源極64、n+漏極62和p阱54分別對應(yīng)于第一npn雙極晶體管Q21的發(fā)射極、集電極和基極。n+源極64、n阱52和p阱54分別對應(yīng)于第二npn雙極晶體管Q22的發(fā)射極、集電極和基極。
當(dāng)由于將ESD電壓施加于n+漏極62而導(dǎo)致n+源極64、n阱52和p阱54之中的結(jié)擊穿時(shí)，第一和第二npn雙極晶體管Q21和Q22觸發(fā)。由于p阱54的寄生電阻R21和R22導(dǎo)致的電壓降驅(qū)動(dòng)第一和第二npn雙極晶體管Q21和Q22，使得ESD電流立即地向接地端釋放。ESD保護(hù)器件通過橫向npn雙極晶體管Q21、縱向npn雙極晶體管Q22和NMOS晶體管T11的工作釋放ESD電流。橫向npn雙極晶體管Q21包括n+源極64、n+漏極62和p阱54。縱向npn雙極晶體管Q22包括n+源極64、n阱52和p阱54。即，該些晶體管在n+漏極62與p阱54之間的結(jié)擊穿電壓、n阱52與p阱54之間的結(jié)擊穿電壓、以及NMOS晶體管T11的閾值電壓中較低的一個(gè)處觸發(fā)，由此立即釋放ESD電流。
圖6至8示出了制造根據(jù)本發(fā)明第一實(shí)施例的ESD保護(hù)器件的方法中階段的截面圖。
參照圖6，深n阱102通過在襯底100中注入雜質(zhì)而形成。垂直n阱104通過在襯底100中注入雜質(zhì)而形成。深n阱102與襯底表面分開預(yù)定距離。垂直n阱104連接至深n阱102并垂直延伸至襯底100的表面。
CMOS集成電路可具有各種阱結(jié)構(gòu)。例如，集成電路可包括形成NMOS晶體管的p阱、形成PMOS晶體管的n阱、以及用于阱偏置和阱隔離的口袋p阱等。因此，通過改變現(xiàn)有的設(shè)計(jì)可以形成深n阱102和垂直n阱104無須額外的工藝。器件隔離層108可以在形成阱前形成。第一有源區(qū)110a為待形成ESD保護(hù)器件的NMOS晶體管的區(qū)域。第二有源區(qū)110b為待形成阱拾取器的區(qū)域。在備選構(gòu)造中，第二有源區(qū)110b可以略去，阱拾取器可以形成在第一有源區(qū)110a中。第一有源區(qū)110a的表面包括形成p阱106的p阱區(qū)和形成垂直n阱104的n阱區(qū)。
參照圖7，柵極電極112形成在第一有源區(qū)110a上。柵極絕緣層111插在柵極電極112與第一有源區(qū)110a之間。柵極電極112跨過第一有源區(qū)110a上，延伸在器件隔離區(qū)108上方。柵極電極112將第一有源區(qū)110a分為兩部分。在柵極電極112一側(cè)的第一有源區(qū)110a為p阱區(qū)，在柵極電極112另一側(cè)的第一有源區(qū)110a包括p阱區(qū)和n阱區(qū)。通過向第一有源區(qū)110a中注入雜質(zhì)，n+源極116和n+漏極114形成在柵極電極112的每一側(cè)。n+源極116形成在p阱區(qū)中，n+漏極114形成為覆蓋p阱區(qū)和n阱區(qū)。由此，n+漏極114連接至垂直n阱104。雜質(zhì)注入在p阱區(qū)中從而形成p+阱拾取器118。p+阱拾取器118形成在第二有源區(qū)110b中。如上所述，若第二有源區(qū)110b未形成，p+阱拾取器118可形成為具有圍繞ESD保護(hù)器件的保護(hù)環(huán)形狀。通過采用保護(hù)環(huán)結(jié)構(gòu)，流經(jīng)p阱106的ESD電流沿一個(gè)方向集中，使得可以防止電流密度增大。
p+阱拾取器118、n+源極116和n+漏極114可以在中間電路中形成擴(kuò)散層期間形成。由此，可以根據(jù)形成中間電路的順序改變形成順序。
參照圖8，間層介電層124形成在襯底的整個(gè)表面上。構(gòu)圖間層介電層124從而形成暴露出p+阱拾取器118、n+源極116、n+漏極114和柵極電極112中每個(gè)的接觸孔。盡管未在圖8中示出，暴露出柵極電極112的接觸孔可以設(shè)置在器件隔離層108上方。即，暴露柵極電極112的接觸孔可以形成在柵極電極112延伸至器件隔離層108上方的部分上。
包括第一互連線126和第二互連線128的互連線隨后形成在間層介電層124上。第一互連線126延伸通過接觸孔之一從而接觸n+源極116。第二互連線128延伸通過接觸孔之一從而接觸n+漏極114。第一互連線126可以延伸通過另一接觸孔從而接觸柵極電極112。附圖中，第一互連線126和第二互連線128示出為單層，但第一和第二互連線126和128可具有多層結(jié)構(gòu)。即，局部互連線可形成在間層介電層124上，隨后另一層間層介電層可進(jìn)一步形成在局部互連線上，使得可以形成全局互連線從而連接局部互連線。局部互連線和全局互連線可使用傳統(tǒng)的多層互連線技術(shù)形成。
在形成間層介電層124之前，硅化層122可以進(jìn)一步形成在n+源極116、n+漏極114和p+阱拾取器118的表面上。額外的硅化層(未示出)可以形成在柵極電極112的頂面上。硅化層122可以通過應(yīng)用傳統(tǒng)的自對準(zhǔn)硅化工藝形成。間隔壁圖形120可以防止硅化層122和柵極電極112短路，并且還形成了硅化層與結(jié)之間的鎮(zhèn)流電阻。即使未形成硅化層122，間隔壁圖形120(spacer pattern)可以共同形成在集成電路器件中，從而結(jié)驅(qū)動(dòng)中間電路。
盡管未在圖中示出，第一互連線126連接至接地端，第二互連線128連接至電路端，類似于圖4A所示。
圖9至11示出了制造根據(jù)本發(fā)明第二實(shí)施例的ESD保護(hù)器件的方法中各階段的截面圖。
參照圖9，深n阱202通過在襯底200中注入雜質(zhì)而形成。垂直n阱204通過在襯底中注入雜質(zhì)而形成。深n阱202與襯底表面200分開預(yù)定距離。垂直n阱204連接至深n阱202并垂直延伸至襯底200的表面。深n阱202和垂直n阱204可以通過改變傳統(tǒng)設(shè)計(jì)而無需額外的工藝來形成。
p阱206通過在深n阱202上在襯底200中注入雜質(zhì)而形成。器件隔離層208可以在襯底200中形成，包括用于限定第一有源區(qū)210a和第二有源區(qū)210b的阱。器件隔離層208在形成該些阱以前形成。第二有源區(qū)210b為待形成阱拾取器的區(qū)域。若阱拾取器形成在第一有源區(qū)210a中，可以不形成第二有源區(qū)210b。第一有源區(qū)210a的表面包括形成p阱206的p阱區(qū)和形成垂直n阱204的n阱區(qū)。
虛擬柵極圖形212形成在有源區(qū)210a上。虛擬柵極圖形212跨過第一有源區(qū)210a的上方，且其一部分延伸在器件隔離層208上。第一有源區(qū)210a在虛擬柵極圖形212一側(cè)的部分為p阱區(qū)，第一有源區(qū)210a在虛擬柵極圖形212另一側(cè)的另一部分包括p阱區(qū)和n阱區(qū)。雜質(zhì)注入在第一有源區(qū)210a中，使得n+源極216和n+漏極214形成在虛擬柵極圖形(dummy gatepattern)212的每一側(cè)。n+源極216和n+漏極214形成為交疊于p阱區(qū)和n阱區(qū)。由此，n+漏極214連接至垂直n阱204。雜質(zhì)注入在p阱區(qū)中，從而形成p+阱拾取器218。p+阱拾取器218形成在第二有源區(qū)210b中。若第二有源區(qū)210b未形成，如上所述，p+阱拾取器218可以形成在第一有源區(qū)210a中?？梢孕纬蓀+阱拾取器218使其具有圍繞ESD保護(hù)器件的保護(hù)環(huán)形狀。通過采用保護(hù)環(huán)結(jié)構(gòu)，流經(jīng)p阱206的ESD電流沿一個(gè)方向集中，從而防止電流密度增大。
p+阱拾取器218、n+源極216和n+漏極214可以在形成中間電路的雜質(zhì)擴(kuò)散層時(shí)形成。由此，形成該些元件的順序可以根據(jù)形成中間電路的順序改變。
參照圖10，間層介電層224形成在中間電路的整個(gè)表面上。構(gòu)圖間層介電層224從而形成暴露出p+阱拾取器218、n+源極216和n+漏極214中每個(gè)的接觸孔225?？梢栽谛纬砷g層介電層224之前去除虛擬柵極圖形212。若虛擬柵極圖形212為絕緣層，間層介電層224可以形成在虛擬柵極圖形212上，并隨后平整化。
在形成間層介電層224之前，可以在n+源極216、n+漏極214和p+阱拾取器218的表面上進(jìn)一步形成硅化層222。在此情況下，硅化層可以不形成在n+源極216與n+漏極214之間的區(qū)域，因?yàn)樘摂M柵極圖形212。虛擬柵極圖形212可以在去除硅化層222后隨后去除。
參照圖11，包括第一互連線226和第二互連線228的互連線形成在間層介電層224上。第一互連線226延伸通過接觸孔225從而連接至p+阱218和n+源極216。第二互連線228延伸通過接觸孔225之一從而連接至n+漏極214。第二互連線228可以延伸在n+源極216與n+漏極214之間的區(qū)域上方。在此情況下，第二互連線228的側(cè)壁可以與n+源極216交疊。若高于預(yù)定電平的電壓施加于第二互連線228，溝道可以形成在n+源極216與n+漏極214之間的第一有源區(qū)210a處。即，第二互連線228的延伸部分G、n+源極216和n+漏極214可以構(gòu)成MOS晶體管。在此情況下，延伸部分G與第一有源區(qū)210a之間的間層介電層224可以對應(yīng)于MOS晶體管的柵極間層介電層。在圖11中，第一和第二互連線226和228示為單層，但第一和第二互連線226和228的每一個(gè)可以形成為具有多層結(jié)構(gòu)。即，局部互連線可形成在間層介電層224上，隨后另一層間層介電層可以額外地形成在局部互連線上，由此形成用于連接局部互連線的全局互連線。局部互連線和全局互連線可使用傳統(tǒng)的多層互連線技術(shù)形成。
盡管未在圖中示出，第一互連線226連接至接地端，第二互連線228連接至電路端，類似于圖5A所示。當(dāng)ESD電壓施加于第二互連線228時(shí)，ESD保護(hù)器件工作。若ESD電壓高于預(yù)定電平，第二互連線228的延伸部分G可以形成形成于n+源極216與n+漏極214之間的溝道，從而通過n+源極216釋放ESD電流至接地端。
根據(jù)本發(fā)明，ESD電流通過橫向npn雙極晶體管和垂直npn雙極晶體管兩者的工作經(jīng)接地端釋放，使得若襯底表面的電流密度可以減小。由于電流根據(jù)由襯底表面隔開的襯底的體路徑釋放，由襯底表面產(chǎn)生的焦?fàn)枱峥梢砸种?。另外，n阱和n+漏極連接在一起，使得n+漏極的雜質(zhì)濃度由于n阱的雜質(zhì)而增大。若觸發(fā)電壓降低，ESD得到有效抑制，并且可以減小ESD保護(hù)器件的壓力。
另外，連接至漏極的n阱可以在形成中間電路的阱結(jié)構(gòu)的同時(shí)形成，僅改變通常的設(shè)計(jì)。由此，由于不需要額外的工藝，因此可以原狀應(yīng)用現(xiàn)存的工藝。另外，本發(fā)明改變了阱結(jié)構(gòu)而不增大橫向尺寸，使得ESD保護(hù)器件可以具有改善的耐性而不增大面積。
本發(fā)明的典型實(shí)施例已經(jīng)在此公開，盡管采用了具體的術(shù)語，使用其且僅以一般性和說明性的認(rèn)識解釋，而不以限制為目的。因此，本領(lǐng)域技術(shù)人員將理解可以在不脫離由所附權(quán)利要求限定的本發(fā)明的實(shí)質(zhì)和范圍的基礎(chǔ)上對形式和細(xì)節(jié)進(jìn)行各種改變。
權(quán)利要求
1.一種靜電放電保護(hù)器件，包括襯底；n阱，形成在襯底中；p阱，形成在n阱上；NMOS晶體管，形成在p阱上，該NMOS晶體管包括柵極電極、n+源極和n+漏極；以及接地p+阱拾取器，形成在p阱中，其中n阱連接至NMOS晶體管的n+漏極，且n+源極接地。
2.如權(quán)利要求1所述的器件，其中該柵極電極接地。
3.如權(quán)利要求1所述的器件，其中該柵極電極電性連接至n+漏極。
4.如權(quán)利要求1所述的器件，其中該n+漏極的雜質(zhì)濃度高于n+源極的雜質(zhì)濃度。
5.如權(quán)利要求1所述的器件，其中該n阱垂直延伸在n+漏極下并與n+漏極接觸。
6.如權(quán)利要求1所述的器件，其中該n阱垂直延伸從而與p阱形成結(jié)；以及其中n阱和p阱的結(jié)與n+漏極交疊。
7.一種靜電放電保護(hù)器件，包括p阱，形成在襯底中；NMOS晶體管，形成在p阱上，該NMOS晶體管包括電性連接至接地端的柵極電極和n+源極、以及電性連接至電路端的n+漏極；p+阱拾取器，形成在p阱區(qū)中，電性連接至接地端；以及n阱，形成在p阱區(qū)域下，其中n阱垂直延伸從而與NMOS晶體管的n+漏極接觸。
8.如權(quán)利要求7所述的器件，還包括互連線，連接至接地端，其中n+源極、柵極電極和p+阱拾取器并聯(lián)連接至互連線。
9.如權(quán)利要求7所述的器件，其中該n+漏極的雜質(zhì)濃度高于n+源極的雜質(zhì)濃度。
10.一種靜電放電保護(hù)器件，連接至電路端和接地端，包括p阱，形成在襯底中；NMOS晶體管，形成在p阱上，該NMOS晶體管包括電性連接至電路端的柵極電極、電性連接至接地端的n+源極、以及電性連接至電路端的n+漏極；p+阱拾取器，形成在p阱區(qū)中，從而電性連接至接地端；以及n阱，形成在p阱區(qū)域下，其中n阱垂直延伸從而與NMOS晶體管的n+漏極接觸。
11.如權(quán)利要求10所述的器件，還包括第一互連線，連接至接地端，其中n+源極和p+阱拾取器并聯(lián)連接至第一互連線。
12.如權(quán)利要求10所述的器件，還包括第二互連線，用于連接電路端和n+漏極，其中柵極電極為第二互連線的延伸部分。
13.如權(quán)利要求10所述的器件，其中該n+漏極的雜質(zhì)濃度高于n+源極的雜質(zhì)濃度。
14.一種制造靜電放電保護(hù)器件的方法，包括在襯底的上部形成p阱區(qū)，并在p阱區(qū)下形成n阱區(qū)，其中n阱區(qū)沿著p阱區(qū)的側(cè)壁垂直延伸從而在襯底的表面限定p阱區(qū)與n阱區(qū)之間的結(jié)；通過在p阱區(qū)中注入雜質(zhì)形成彼此分開的n+源極和n+漏極，其中n+漏極形成為與p阱區(qū)和n阱區(qū)的結(jié)交疊；通過在p阱區(qū)中注入雜質(zhì)形成p+阱拾取器；以及形成連接至p+阱拾取器、n+源極和n+漏極中每一個(gè)的互連線，其中p+阱拾取器和n+源極連接至接地端，而n+漏極連接至電路端。
15.如權(quán)利要求14所述的方法，還包括在形成n阱區(qū)和p阱區(qū)之前，在襯底中形成器件隔離層從而限定有源區(qū)，其中有源區(qū)包括n阱區(qū)和p阱區(qū)，并且n+源極、p+阱拾取器和n+漏極形成在有源區(qū)中。
16.如權(quán)利要求14所述的方法，還包括在形成n阱區(qū)和p阱區(qū)之后，在襯底中形成器件隔離層從而限定有源區(qū)，其中有源區(qū)包括n阱區(qū)和p阱區(qū)，并且n+源極、p+阱拾取器和n+漏極形成在有源區(qū)中。
17.如權(quán)利要求14所述的方法，其中連接至n+漏極的互連線延伸在n+源極和n+漏極之間區(qū)域的上方，使得互連線的邊緣與n+源極交疊。
18.一種制造連接于電路端和接地端之間的靜電放電保護(hù)器件的方法，包括在襯底的上部形成p阱區(qū)，并在p阱區(qū)下形成n阱區(qū)，其中n阱區(qū)沿著p阱區(qū)的側(cè)壁垂直延伸從而在襯底的表面限定p阱區(qū)與n阱區(qū)之間的結(jié)；在p阱區(qū)上形成柵極電極；在柵極電極每一側(cè)的襯底中注入雜質(zhì)從而形成n+源極和n+漏極，其中n+漏極形成為與p阱區(qū)和n阱區(qū)之間的結(jié)交疊；在p阱區(qū)中注入雜質(zhì)從而形成p+阱拾取器；以及形成連接至p+阱拾取器、柵極電極、n+源極和n+漏極中每一個(gè)的互連線，其中p+阱拾取器和n+源極連接至接地端，而n+漏極連接至電路端。
19.如權(quán)利要求18所述的方法，還包括在形成n阱區(qū)和p阱區(qū)之前，在襯底中形成器件隔離層從而限定有源區(qū)，其中有源區(qū)包括n阱區(qū)和p阱區(qū)，柵極電極跨過有源區(qū)中p阱區(qū)的上方，以及其中在柵極電極一側(cè)的有源區(qū)包括p阱區(qū)，而在柵極電極另一側(cè)的有源區(qū)包括p阱區(qū)和n阱區(qū)。
20.如權(quán)利要求18所述的方法，還包括在形成n阱區(qū)和p阱區(qū)之后，在襯底中形成器件隔離層從而限定有源區(qū)，其中有源區(qū)包括n阱區(qū)和p阱區(qū)，以及其中柵極電極跨過有源區(qū)中p阱區(qū)的上方，而在柵極電極一側(cè)的有源區(qū)為p阱區(qū)，并且在另一側(cè)的有源區(qū)包括p阱區(qū)和n阱區(qū)。
21.如權(quán)利要求18所述的方法，其中柵極電極連接至接地端。
全文摘要
一種靜電放電保護(hù)器件及其制造方法，包括襯底、形成在襯底中的n阱、形成在n阱上的p阱、形成在p阱上的NMOS晶體管、以及形成在p阱中的接地p+阱拾取器，該NMOS晶體管包括柵極電極、n+源極和n+漏極，其中n阱連接至NMOS晶體管的n+漏極，且n+源極接地。連接n+漏極和n阱，從而減小觸發(fā)電壓和襯底表面的電流密度。
文檔編號H01L27/085GK1630079SQ20041010219
公開日2005年6月22日 申請日期2004年12月15日 優(yōu)先權(quán)日2003年12月15日
發(fā)明者金容頓, 吳鐘歡 申請人:三星電子株式會社