專利名稱：標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種CMOS元件，特別是涉及一種能對(duì)晶體管摻雜區(qū)施以偏壓的CMOS元件。
背景技術(shù)：
制程步驟的復(fù)雜度、元件電路密度以及元件最小尺寸使得先進(jìn)的復(fù)雜半導(dǎo)體元件設(shè)計(jì)與制造技術(shù)日益成熟。因此，在先進(jìn)的復(fù)雜半導(dǎo)體元件設(shè)計(jì)中，必須考慮很多因素，包括功耗、速度性能、漏電功耗等。相應(yīng)地，布圖、電性模擬以及許多其它相關(guān)步驟便被整合于已成熟的電子元件設(shè)計(jì)系統(tǒng)當(dāng)中。這類電子設(shè)計(jì)系統(tǒng)使集成電路設(shè)計(jì)者能夠在計(jì)算機(jī)虛擬環(huán)境中產(chǎn)生復(fù)雜的結(jié)構(gòu)，建立復(fù)雜的三維單元(cell)并加以電性模擬，還可以與制程能力進(jìn)行匹配。
然而，在設(shè)計(jì)與維持元件性能的過程中，仍然存在許多挑戰(zhàn)，特別是在元件尺寸持續(xù)縮小的情況下，例如，連線(interconnect)和邏輯元件密度的增加會(huì)造成電性惡化。為了有助于這些元件的開發(fā)，布圖設(shè)計(jì)可能包括大量集成電路設(shè)計(jì)者在電子設(shè)計(jì)布圖系統(tǒng)中可能用到的基本或標(biāo)準(zhǔn)單元結(jié)構(gòu)。這里的標(biāo)準(zhǔn)元件單元包括通?；蚪?jīng)常用到的單元、各種不同組態(tài)的場(chǎng)效應(yīng)晶體管(FET)、導(dǎo)電性連線組態(tài)以及本領(lǐng)域技術(shù)人員熟知的很多其它結(jié)構(gòu)。
在開發(fā)新設(shè)計(jì)時(shí)，最主要的任務(wù)之一是降低待命漏電功耗(standby leakage power)。待命漏電功耗發(fā)生在FET或其它零組件未被啟動(dòng)的時(shí)候，它也會(huì)導(dǎo)致元件性能的惡化。
實(shí)用新型內(nèi)容有鑒于此，本實(shí)用新型的目的在于提供一種標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，從而降低晶體管的待命漏電功耗，并且提高元件的性能。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型提供一種標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，包括一個(gè)CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)元件單元，該CMOS元件單元至少包括第一與第二CMOS晶體管，分別在第一與第二摻雜阱中有第一與第二CMOS晶體管摻雜區(qū)，其中，每個(gè)該晶體管摻雜區(qū)各以一個(gè)對(duì)應(yīng)的電源電位或接地電位施以偏壓；以及一個(gè)分接單元，該分接單元分別有位于該第一與第二阱中的第一與第二分接單元摻雜區(qū)，其中，每個(gè)該分接單元摻雜區(qū)各以一個(gè)不同于該電源電位和接地電位的電位施以偏壓。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，所述第一與第二分接單元摻雜區(qū)分別以不同的第一與第二電位施以偏壓，且該第一與第二電位不同于所述電源電位與接地電位。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，所述CMOS元件單元是一個(gè)標(biāo)準(zhǔn)元件庫的單元。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，所述分接單元與所述CMOS元件單元的外形和尺寸相似。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，對(duì)于每個(gè)對(duì)所述分接單元摻雜區(qū)施以偏壓的所述電位，其大小與振幅至少一個(gè)不同于所述電源電位與接地電位。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，對(duì)于每個(gè)對(duì)所述分接單元摻雜區(qū)施以偏壓的所述電位，其相位與極性至少一個(gè)不同于所述電源電位與接地電位。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，所述第一與第二分接單元摻雜區(qū)除了通過電源電位對(duì)所述第一與第二CMOS晶體管摻雜區(qū)中的一個(gè)施以偏壓之外，其他時(shí)刻也存在偏壓。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型還提供一種標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，包括多個(gè)分接單元，每個(gè)該分接單元各自對(duì)應(yīng)多個(gè)相關(guān)的CMOS晶體管元件，其中，該多個(gè)相關(guān)的CMOS晶體管元件至少以電源電位與接地電位之一施以偏壓，且每個(gè)該分接單元各自以第一或第二電位對(duì)與之對(duì)應(yīng)的該多個(gè)相關(guān)CMOS晶體管元件施以反偏壓，該第一與第二電位不同于該電源電位與接地電位。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，多個(gè)CMOS晶體管元件共同組成多個(gè)CMOS元件單元，且多個(gè)CMOS元件單元又組成多個(gè)CMOS元件單元區(qū)塊，每個(gè)CMOS元件單元區(qū)塊各自包括多個(gè)CMOS元件單元，這些CMOS元件單元各自對(duì)應(yīng)一個(gè)分接單元。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，每個(gè)所述分接單元通過對(duì)應(yīng)的所述第一與第二電位中的一個(gè)對(duì)與其對(duì)應(yīng)的CMOS元件單元區(qū)塊中CMOS元件單元的每個(gè)CMOS晶體管元件施以偏壓。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，對(duì)于每個(gè)所述第一與第二電位，其大小與振幅至少一個(gè)不同于所述電源電位與接地電位。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，對(duì)于每個(gè)所述第一與第二電位，其相位與極性至少一個(gè)不同于所述電源電位與接地電位。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，所述分接單元除了通過電源電位對(duì)所述對(duì)應(yīng)的CMOS元件單元施以偏壓之外，其他時(shí)刻也存在所述第一與第二電位之一的反偏壓。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，還包括一個(gè)電源連線，至少間接地將多個(gè)CMOS元件連接至一個(gè)電源；以及一個(gè)接地連線，至少間接地將多個(gè)CMOS元件連接至一個(gè)接地電位。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，還包括一個(gè)第一反偏壓連線，至少間接地分別將多個(gè)CMOS晶體管元件連接至第一反偏壓源；以及一個(gè)第二反偏壓連線，至少間接地分別將多個(gè)CMOS晶體管元件連接至第二反偏壓源。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，每個(gè)分接單元與每個(gè)CMOS元件單元的外形與方向相似。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型又提供一種標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，包括一個(gè)位于基板上的N型阱；一個(gè)位于該基板上該N型阱附近的P型阱；以及一個(gè)分接單元，該分接單元包括該N型阱中的N型摻雜區(qū)與該P(yáng)型阱的P型摻雜區(qū)；多個(gè)CMOS元件單元，包括多個(gè)CMOS晶體管元件，各自包括位于對(duì)應(yīng)N型阱與P型阱中的源/漏極區(qū)；電源與接地連線，至少間接地將多個(gè)CMOS元件的源/漏極區(qū)連接至對(duì)應(yīng)的電源與接地電位；一個(gè)第一與第二反偏壓連線，至少間接地分別將該N型阱與該P(yáng)型阱連接至該第一與第二反偏壓源，使得該N型阱與該P(yáng)型阱可分別處于第一與第二反偏壓電位，且該第一與第二反偏壓電位不同于該電源與接地電位。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，該架構(gòu)還包括一個(gè)連線結(jié)構(gòu)，該連線結(jié)構(gòu)包括第一與第二金屬層，各有導(dǎo)電連線將多個(gè)CMOS晶體管元件連接以形成多個(gè)CMOS元件單元，其中，所述電源與接地連線各包括位于該第一金屬層的導(dǎo)電連線之一，且所述第一與第二反偏壓連線各包括位于該第二金屬層的導(dǎo)電連線之一。
根據(jù)本實(shí)用新型所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，所述電源與接地連線大致平行，所述第一與第二反偏壓連線大致平行，且各自大致垂直于所述電源與接地連線。
本實(shí)用新型提供的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，通過電源電位或接地電位對(duì)CMOS晶體管摻雜區(qū)施以偏壓，并對(duì)分接單元摻雜區(qū)施以不同于電源電位和接地電位的偏壓；或者通過電源電位或接地電位之一對(duì)多個(gè)相關(guān)的CMOS晶體管元件施以偏壓，并通過分接單元對(duì)與之對(duì)應(yīng)的多個(gè)相關(guān)CMOS晶體管元件施以不同于電源電位和接地電位的第一或第二電位；或者通過對(duì)位于一個(gè)基板上的N型阱和P型阱施以不同于電源電位和接地電位的第一和第二反偏壓電位，實(shí)現(xiàn)對(duì)待命漏電功耗和速度性能的控制。本實(shí)用新型可以降低待命漏電功耗，從而提高半導(dǎo)體元件的性能；也可以根據(jù)需要施加正向偏壓，提高漏電流，從而提高速度性能。


圖1是本實(shí)用新型的系統(tǒng)的部分方框圖。
圖2是本實(shí)用新型實(shí)施例的部分流程圖。
圖3a是根據(jù)本實(shí)用新型實(shí)施例建立的修正標(biāo)準(zhǔn)分接單元的部分布圖。
圖3b是根據(jù)本實(shí)用新型實(shí)施例建立的修正標(biāo)準(zhǔn)分接單元的部分布圖。
圖3c是根據(jù)本實(shí)用新型實(shí)施例建立的修正標(biāo)準(zhǔn)分接單元的一部分的透視圖。
圖4a是本實(shí)用新型實(shí)施例具有反相器與分接單元的集成電路設(shè)計(jì)的部分布圖。
圖4b是本實(shí)用新型實(shí)施例具有反相器、分接單元與偏壓連線的集成電路設(shè)計(jì)的部分布圖。
圖4c是本實(shí)用新型實(shí)施例具有反相器、分接單元與偏壓連線的集成電路設(shè)計(jì)的部分透視圖。
圖5是本實(shí)用新型實(shí)施例具有多個(gè)分接單元與阱反偏壓的集成電路的部分布圖。
圖6是本實(shí)用新型實(shí)施例向分接單元的驅(qū)動(dòng)電路提供VBB與VPP電壓的部分電路圖。
圖7是本實(shí)用新型實(shí)施例的裝置在制程過程中的部分透視圖。
圖8是圖7所示的裝置在下一制程階段的透視圖。
圖9是圖8所示的裝置在下一制程階段的透視圖。
圖10是圖9所示的裝置在下一制程階段的透視圖。
圖11是圖10所示的裝置的部分透視圖。
具體實(shí)施方式
圖1是本實(shí)用新型系統(tǒng)100的部分方框圖，用來說明兩個(gè)可用于建立省電型集成電路單元結(jié)構(gòu)的組件。系統(tǒng)100或至少其畫出的部分包括一個(gè)電子集成電路設(shè)計(jì)組件102以及一個(gè)漏電功耗控制集成電路架構(gòu)104。系統(tǒng)100還可以包括多個(gè)用來實(shí)現(xiàn)省電型集成電路的元件結(jié)構(gòu)。
電子集成電路設(shè)計(jì)組件102包括多個(gè)可連接不同數(shù)據(jù)庫的子軟件設(shè)計(jì)工具，如半導(dǎo)體代工廠的數(shù)據(jù)庫或者代工廠的客戶的數(shù)據(jù)庫。通常，電子集成電路設(shè)計(jì)組件102可以包括多個(gè)可通過用戶界面進(jìn)行訪問的元件庫。這樣，每個(gè)元件庫的單元(cell)便可擺置于同一集成電路設(shè)計(jì)布圖當(dāng)中。電子集成電路設(shè)計(jì)組件102可以通過網(wǎng)絡(luò)與很多其它個(gè)體(entity)連接，這些個(gè)體包括客戶、服務(wù)器、無線通訊元件、終端機(jī)以及其它許多與網(wǎng)絡(luò)連接的個(gè)體。此外，網(wǎng)絡(luò)中還可以包括虛擬的晶圓廠。其中，電子集成電路設(shè)計(jì)組件102、生產(chǎn)制造以及其它個(gè)體可通過網(wǎng)絡(luò)共享資訊、溝通并進(jìn)行互動(dòng)。
漏電功耗控制集成電路架構(gòu)104可對(duì)電子集成電路設(shè)計(jì)組件102提供獨(dú)特的設(shè)計(jì)技巧或組態(tài)。架構(gòu)104可提供能在待命或啟動(dòng)狀態(tài)下大幅降低漏電功耗的集成電路單元設(shè)計(jì)，包括集成電路的元件(element)可持續(xù)地被外部電源供電(即靜止態(tài))，或者根據(jù)特定指令而隨機(jī)啟動(dòng)(即啟動(dòng)態(tài))。啟動(dòng)態(tài)元件的一個(gè)例子是FET。在待命模式下，裝置的多個(gè)FET可能不會(huì)啟動(dòng)，而漏電功耗仍會(huì)產(chǎn)生。
架構(gòu)104可用以提供一個(gè)或多個(gè)FET的反偏壓。例如，架構(gòu)104可包括一個(gè)或多個(gè)分接頭(tap)，連接至對(duì)應(yīng)于一個(gè)或多個(gè)FET的阱。架構(gòu)104還可以包括摻雜區(qū)，其中，可產(chǎn)生一個(gè)電性連接，連接至含有多個(gè)N型MOS(金屬氧化物半導(dǎo)體)或P型MOS阱。為了建構(gòu)阱偏壓，阱可以具有一個(gè)電位。與基板和其它電性接地的N型MOS或P型MOS元件相比，該電位是一個(gè)浮動(dòng)電位，且可對(duì)多個(gè)單元施以偏壓，以便控制或降低漏電流。阱偏壓還可以為FET、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)和/或形成于基板上的其它元件提供臨界電壓。
圖2是提供省電型單元架構(gòu)104的方法200的部分流程圖。方法200起始于步驟202，在該步驟中，可提供、初始化或存取一個(gè)電子集成電路設(shè)計(jì)系統(tǒng)。電子集成電路設(shè)計(jì)系統(tǒng)可包括多個(gè)計(jì)算元件與軟件系統(tǒng)，以便操控集成電路組件。集成電路組件可包括FET、電容、放大器、邏輯運(yùn)算器、電阻、導(dǎo)電連線、摻雜區(qū)以及許多組件所建構(gòu)的單元。電子集成電路設(shè)計(jì)系統(tǒng)可包括多個(gè)用于電子元件模擬的工具。通常，集成電路模擬程序(如SPICE)和其它分析工具可被整合到電子集成電路設(shè)計(jì)系統(tǒng)中。如果電子集成電路設(shè)計(jì)系統(tǒng)未連接元件庫，可以將其連接多個(gè)元件庫(如步驟204或其它步驟)。元件庫可以包括集成電路子組件(sub-component)布圖，可用于整體設(shè)計(jì)的不同部分。
這樣，在一個(gè)實(shí)施例的步驟204，便可提供包含多個(gè)經(jīng)常使用或標(biāo)準(zhǔn)集成電路單元元件庫的子組件布圖。標(biāo)準(zhǔn)集成電路單元元件庫可包括多個(gè)半導(dǎo)體集成電路元件設(shè)計(jì)單元，如動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)、可擦可編程只讀存儲(chǔ)器(EPROM)、電可擦可編程只讀存儲(chǔ)器(EEPROM)、同步DRAM和/或其它邏輯元件。標(biāo)準(zhǔn)集成電路單元元件庫還可包括模擬組件單元，如電容、電感、電阻和/或其它組件。
在步驟206中，新的集成電路單元元件庫可加入到標(biāo)準(zhǔn)集成電路設(shè)計(jì)元件庫中。新的集成電路單元元件庫還可通過修改現(xiàn)有標(biāo)準(zhǔn)集成電路設(shè)計(jì)元件庫而得到。例如，在一個(gè)實(shí)施例中，分接單元(tap cell)可通過修改標(biāo)準(zhǔn)FET的摻雜區(qū)或其它單元而得到。在下述實(shí)施例和其它本說明書所揭露的范圍內(nèi)，分接單元可提供阱偏壓以降低漏電流和/或調(diào)整FET的臨界電壓。
通常，一個(gè)分接單元可以包括一個(gè)或多個(gè)摻雜阱。在阱中有一個(gè)或多個(gè)薄氧化層，或具有較高摻雜濃度的擴(kuò)散區(qū)。在本說明書中，每個(gè)薄氧化層或擴(kuò)散區(qū)稱為“OD”或“OD區(qū)”。在一個(gè)實(shí)施例中，一個(gè)分接單元可以包括一個(gè)N型阱和一個(gè)P型阱。其中，N型阱可以包括N型OD，P型阱可以包括P型OD。N型阱也可包括P型OD，而P型阱也可包括N型OD。任何OD的注入可通過離子束注入、等離子源離子注入和/或其它現(xiàn)有或未來將發(fā)展的制程而完成。
分接單元可以有連線，用以將一個(gè)或多個(gè)OD區(qū)連接至一個(gè)外部偏壓源，使得對(duì)應(yīng)的P型與N型MOS元件的阱被施以反偏壓。在某些實(shí)施例中，分接單元可以用來降低一個(gè)或多個(gè)半導(dǎo)體元件的漏電。
在步驟208中，在一個(gè)集成電路設(shè)計(jì)中完成分接單元與其它單元的布圖，包括以垂直或水平方式進(jìn)行，并可耦接至多個(gè)集成電路單元。此外，在進(jìn)行其它單元布圖的同時(shí)、之前或之后，可以在集成電路設(shè)計(jì)布圖內(nèi)進(jìn)行分接單元的布圖。分接單元可任意擺置，也可彼此或相對(duì)其它單元以特定間隔擺置。其中，漏電的降低與控制可以通過分接單元的數(shù)量和位置加以優(yōu)化。分接單元的間隔可根據(jù)相關(guān)的FET與其它元件的幾何尺寸來確定，使得當(dāng)尺寸持續(xù)縮小時(shí)，分接單元的間隔可根據(jù)要求隨意增減。除了相關(guān)元件的偏壓源和/或偏壓控制器以外，分接單元還可以有單獨(dú)的電壓源和/或電壓控制器。分接單元的電壓源和/或電壓控制器可位于相關(guān)元件附近，也可遠(yuǎn)離相關(guān)元件，位于一個(gè)獨(dú)立的小片(die)或芯片(chip)上。每個(gè)分接單元可有獨(dú)立的電壓源，或所有分接單元由一個(gè)電壓源控制。每個(gè)集成電路的分接單元群可共享一個(gè)電壓，使得每個(gè)分接單元群可連接至對(duì)應(yīng)電壓源和/或控制器。
圖3a是根據(jù)本實(shí)用新型實(shí)施例建立的修正標(biāo)準(zhǔn)分接單元(modified standard tap cell)的部分布圖。分接單元300包括一個(gè)N型阱302與一個(gè)P型阱304。N型阱302和/或P型阱304可整合或接觸用以形成相鄰FET或其它元件的阱。該阱甚至可用以形成包括這些元件的標(biāo)準(zhǔn)單元(以下稱為“相關(guān)單元”)。在一個(gè)P型摻雜基板形成分接單元300的實(shí)施例中，N型阱302與P型阱304(包括其可用以形成相關(guān)單元的部分)可被一個(gè)深N型阱所包圍。N型阱302可包括一個(gè)N型摻雜的OD306以及一個(gè)P型摻雜的OD310。P型阱304可包括一個(gè)P型摻雜的OD308以及一個(gè)N型摻雜的OD312。N型阱302與P型阱304可彼此相鄰而形成，也可由基板的一部分予以隔開，還可用局部氧化或淺溝槽隔離等隔離結(jié)構(gòu)322隔開。
N型阱302與P型阱304的電性連接可通過N型摻雜OD306和P型摻雜OD308實(shí)現(xiàn)。通常，對(duì)N型摻雜OD306和P型摻雜OD308的接觸可通過接觸孔(contact)、引線孔(via)、連線和/或其它導(dǎo)電元素實(shí)現(xiàn)。導(dǎo)電元素可包括一層或多層導(dǎo)電層，可能包括耐熔阻擋材料(refractory barrier material lining)以及塊狀導(dǎo)電填充材料(bulk conductive material filler)。通常，圖中所示的分接單元300的實(shí)施例使用接觸孔320延伸于第一金屬層與N型摻雜OD306、P型摻雜OD308、P型摻雜OD310以及N型摻雜OD312之間。第一金屬層可以是形成于分接單元300與相關(guān)單元上的集成電路連線結(jié)構(gòu)的第一金屬層。在所示實(shí)施例中，多余或替代的連線也可形成于該第一金屬層中，且可用以將N型阱302與P型阱304連接至一個(gè)或多個(gè)偏壓源。第一金屬層包括一個(gè)N型摻雜OD連線314、一個(gè)P型摻雜OD連線315、一個(gè)接地連線316以及一個(gè)電源連線318。
圖3b是圖3a所示的分接單元300在下一制程階段的布圖。其中，分接單元300包括導(dǎo)電的過驅(qū)分接頭(overdrive tap)VBB、VPP或其它偏壓連線326、328，或以其相互連接。偏壓連線326、328可以是一個(gè)第二金屬層或連線結(jié)構(gòu)的較高層金屬層的一部分。分接單元300的N型摻雜OD306與P型摻雜OD308可分別通過一個(gè)或多個(gè)接觸孔320電性連接至連線326、328。因此，連線326、328可將N型摻雜OD306與P型摻雜OD308連接至一個(gè)或多個(gè)基板、芯片或小片上的偏壓電源和/或一個(gè)或多個(gè)外部電源。
圖3c是圖3b所示的分接單元300的部分透視圖，此處以標(biāo)記350代表。分接單元350大致相似于分接單元300，但分接單元350不包括圖3a與3b所示的絕緣結(jié)構(gòu)。
圖3c顯示了多層用以形成本實(shí)用新型分接單元的材料層。例如，在所示的實(shí)施例中，分接單元350包括一個(gè)介電層330，該介電層330位于N型摻雜OD306、P型摻雜OD308、P型摻雜OD310以及N型摻雜OD312之上。介電層330可隔絕N型摻雜OD的連線314、P型摻雜OD的連線315、接地連線316以及電源連線318。連線314至316和318可包括一層或多層耐熔金屬阻擋材料(refractory metal barrier layers)以及塊狀金屬層(bulk metallayers)。阻擋層可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、鎢化鉭(TaW)、鎢化鈦(TiW)和/或其它材料；塊狀金屬層可包括銅(Cu)、鋁(Al)和/或其它材料。在一個(gè)實(shí)施例中，一層或多層連線314至316、318和/或連線326、328包括易導(dǎo)電的納米材料，如碳納米管(carbon nano-tubes)、富勒烯(fullerenes)和/或其它可注入雜質(zhì)的納米材料。
圖4a是本實(shí)用新型裝置400的部分布圖。裝置400是一個(gè)環(huán)境，圖3a和3b所示的分接單元300和/或圖3c所示的分接單元350可建構(gòu)于其中。在所示的實(shí)施例中，裝置400可以由相關(guān)單元區(qū)塊(cell block)的一部分所組成。相關(guān)單元區(qū)塊包括圖3a和3b所示的分接單元300、反相器單元401a以及與非門單元401b。當(dāng)然，裝置400可包括除圖4a所示之外的其它相關(guān)單元。單元區(qū)塊400可通過引入深N型阱324而與其它區(qū)塊電性隔絕。在其它實(shí)施例中，還可能是深P型阱。單元區(qū)塊400可以通過外圍的N型摻雜或P型摻雜的環(huán)狀結(jié)構(gòu)408與環(huán)繞的單元區(qū)塊隔絕。
反相器單元401a和與非門單元401b可各包括多個(gè)形成于對(duì)應(yīng)的N型阱302與P型阱304中的MOS晶體管。單元區(qū)塊400的分接單元300可通過N型阱302與P型阱304的反偏壓向反相器和/或與非門單元提供基底電位，從而降低反相器單元401a和與非門單元401b的漏電流，并控制集成電路速度性能。反相器單元401a和與非門單元401b的P型與N型MOS元件可通過柵極402與導(dǎo)電性連線404相互連接。柵極402可包括一層或多層材料層，可能包括一層氧化鉿(HfO2)或其它具有高介電常數(shù)的材料，夾于超薄氧化層與金屬硅化的多晶硅之間。在一個(gè)實(shí)施例中，一個(gè)或多個(gè)柵極包括易導(dǎo)電的納米材料，如碳納米管(carbon nano-tubes)、富勒烯(fullerenes)和/或其它可注入雜質(zhì)的納米材料。
具有分接單元300(和/或350)的單元區(qū)塊400可在為集成電路提供電源時(shí)，設(shè)置固定的阱偏壓；或者，該阱偏壓可根據(jù)操作狀況而動(dòng)態(tài)設(shè)定。例如，如果集成電路為了省電而進(jìn)入睡眠模式，可發(fā)送一個(gè)信號(hào)給分接單元300以啟動(dòng)反偏壓，并提供給N型摻雜OD306與P型摻雜OD308，這樣可以大幅降低相關(guān)單元的待命漏電流(standby current leakage)。施予N型摻雜OD306與P型摻雜OD308的阱偏壓也可在集成電路的不同位置設(shè)定為多個(gè)不同的值。因此，在含有多種不同形式邏輯單元(logic cell)的中央處理單元(central processing unit)中，每個(gè)集成電路組件或組件群可以針對(duì)不同分接單元300具有不同的反偏壓，還可根據(jù)不同模式而同時(shí)或依次切換至不同值，從而將漏電流降至最低。再者，一個(gè)或多個(gè)分接單元300在每個(gè)單元區(qū)塊中的位置是可變的，例如，可以為了優(yōu)化布圖或間隔而改變位置，從而避免反偏壓因距離過長(zhǎng)而下降，同時(shí)提高單元密度。
圖4b是圖4a所示的單元區(qū)塊400加上導(dǎo)電性過驅(qū)分接頭(conductive overdrive tap)VBB、VPP或其它連線326、328的布圖。連線326、328可連接至多個(gè)分接單元300或者單個(gè)分接單元300。其中，可預(yù)先選定反偏壓的設(shè)定值。連線326、328可連接至一個(gè)或多個(gè)分隔的電源，這些電源不同于反相器單元401a和與非門單元401b和/或其它相關(guān)單元的電源。
圖4c是圖4b所示的單元區(qū)塊400的部分透視圖。接地連線(如VSS)318與電源連線(如VDD)316可通過一個(gè)或多個(gè)引線孔(via)或其它連接元件分別連接至N型摻雜OD312與P型摻雜OD310。介電層330可以形成于接地連線318與電源連線316之下。
本領(lǐng)域技術(shù)人員應(yīng)當(dāng)知道，本實(shí)用新型不限于上述分接單元300和/或350。除此處所述的實(shí)施例外，根據(jù)本實(shí)用新型所形成的分接單元可用來連接多個(gè)特征元件，這些特征元件可用于集成電路與其它電子元件中。
圖5是本實(shí)用新型實(shí)施例集成電路500的部分布圖。集成電路500包括一個(gè)邏輯陣列502。該邏輯陣列502包括整合形成于相關(guān)單元區(qū)塊530中的分接單元510。其中，每個(gè)單元區(qū)塊530可以包括多個(gè)反相器單元、與非門單元和/或其它邏輯元件。每個(gè)分接單元510大致相似于上述一個(gè)或多個(gè)分接單元300、350。邏輯陣列502可包括多個(gè)單元區(qū)塊520，其中的一個(gè)或多個(gè)單元區(qū)塊520大致相似于上述的單元區(qū)塊400，但單元區(qū)塊520可包括多個(gè)反相器單元、與非門單元以及有別于圖4a至4c所示兩個(gè)單元的其它CMOS(互補(bǔ)式金屬氧化物半導(dǎo)體)元件，使得CMOS元件陣列可由多個(gè)分接單元510提供反偏壓。
圖6是本實(shí)用新型實(shí)施例驅(qū)動(dòng)電路600的部分電路圖，用來為分接單元提供VBB與VPP電壓。驅(qū)動(dòng)電路600可制造于同一芯片或小片上，且位于多個(gè)分接單元與邏輯陣列附近。驅(qū)動(dòng)電路600也可位于芯片或小片外，或另一芯片上。驅(qū)動(dòng)電路600可以為分接單元提供連續(xù)、脈沖和/或周期性VBB與VPP電壓。驅(qū)動(dòng)電路600產(chǎn)生的VBB與VPP電壓可通過一反饋回路(feedback loop)來控制，其中，可根據(jù)感測(cè)元件所得到的外部狀況而施加動(dòng)態(tài)的VBB與VPP電壓。通常，反饋系統(tǒng)可包括一個(gè)熱電偶(thermocouple)，根據(jù)熱電偶所感測(cè)到的溫度，將動(dòng)態(tài)的VBB與VPP電壓施于一個(gè)或多個(gè)分接單元。
圖7是本實(shí)用新型實(shí)施例裝置700的部分透視圖，該裝置處于制程的中段。裝置700包括一個(gè)基板705，可大致包括P型摻雜硅；在另一個(gè)實(shí)施例中，基板705可包括多個(gè)深P型阱或包括不同于P型摻雜硅的其它硅。
裝置700可包括一個(gè)由現(xiàn)有或未來發(fā)展的制程所形成的深N型阱710。深N型阱710可用來將N型摻雜的阱715和P型摻雜的阱720與附近的元件進(jìn)行實(shí)體或電性隔離。摻雜環(huán)狀結(jié)構(gòu)可加入或替代該絕緣結(jié)構(gòu)。
裝置700可包括與一個(gè)或多個(gè)分接單元相關(guān)的一個(gè)或多個(gè)元件，使得分接單元可以對(duì)一個(gè)或多個(gè)相關(guān)單元施以反偏壓。因此，基板705的分接單元區(qū)域中可以包括許多分接單元。圖7所示的實(shí)施例中只顯示了一個(gè)分接單元區(qū)域725，但基板705可包括任意數(shù)目的分接單元區(qū)域725，以對(duì)應(yīng)裝置700包括的分接單元數(shù)目。
基板705還可以包括許多相關(guān)元件區(qū)域，如相關(guān)元件區(qū)域730a、730b。當(dāng)然，除了相關(guān)元件區(qū)域730a、730b之外，許多實(shí)施例會(huì)包括更多的相關(guān)元件區(qū)域。此處任何與相關(guān)元件區(qū)域730a、730b有關(guān)的說明同樣適用于圖7中沒有顯示的其它相關(guān)元件區(qū)域。盡管分接單元區(qū)域725在圖中的位置是在相關(guān)元件區(qū)域730a、730b的區(qū)塊盡頭或周圍，分接單元區(qū)域725也可位于多個(gè)相關(guān)元件區(qū)域730a、730b內(nèi)的其它位置，例如位于相關(guān)元件區(qū)域730a、730b區(qū)塊的中央?yún)^(qū)域附近。
一個(gè)N型摻雜OD735形成于N型阱715與分接單元區(qū)域725之中。N型摻雜OD735可包括薄氧化層，或通過離子注入和/或其它現(xiàn)有或未來發(fā)展的制程所形成的擴(kuò)散區(qū)。在一個(gè)實(shí)施例中，N型摻雜OD735的制程與CMOS晶體管的N型源/漏極區(qū)的制程類似，且其組成和/或幾何圖案也類似于N型源/漏極區(qū)。事實(shí)上，在一個(gè)實(shí)施例中，N型摻雜OD735可以與N型源/漏極區(qū)同時(shí)形成。
一個(gè)P型摻雜OD740形成于P型阱720與分接單元區(qū)域725之中。P型摻雜OD740可包括薄氧化層，或通過離子注入和/或其它現(xiàn)有或未來發(fā)展的制程所形成的擴(kuò)散區(qū)。在一個(gè)實(shí)施例中，P型摻雜OD740的制程與CMOS晶體管的P型源/漏極區(qū)的制程類似，且其組成和/或幾何圖案也類似于P型源/漏極區(qū)。事實(shí)上，在一個(gè)實(shí)施例中，P型摻雜OD740可以與P型源/漏極區(qū)同時(shí)形成。
裝置700還可包括一個(gè)額外的P型摻雜OD745。P型摻雜OD745形成于N型阱715之中，且至少部分延伸入分接單元區(qū)域725，或如實(shí)施例所示，延伸通過整個(gè)分接單元區(qū)域725。此外，如實(shí)施例所示，P型摻雜OD745可由分接單元區(qū)域725開始延伸入一個(gè)或多個(gè)相關(guān)元件區(qū)域730a、730b。然而，在一個(gè)實(shí)施例中，P型摻雜OD745可能不會(huì)延伸入分接單元區(qū)域725，或只大致在相鄰相關(guān)元件區(qū)域730a、730b之間延伸。P型摻雜OD745還可包括源/漏極延伸區(qū)745a、745b，各自向?qū)?yīng)的相關(guān)元件區(qū)域的中央部分延伸，可能會(huì)沿大致垂直于P型摻雜OD745其它或主要部分的方向延伸，而其它部分也大致局限于N型阱715之中。
裝置700還可包括一個(gè)額外的N型摻雜OD750。N型摻雜OD750形成于P型阱720之中，且至少部分延伸入分接單元區(qū)域725，或如實(shí)施例所示，延伸通過整個(gè)分接單元區(qū)域725。此外，如實(shí)施例所示，N型摻雜OD750可由分接單元區(qū)域725開始延伸入一個(gè)或多個(gè)相關(guān)元件區(qū)域730a、730b。然而，在一個(gè)實(shí)施例中，N型摻雜OD750可能不會(huì)延伸入分接單元區(qū)域725，或只大致在相鄰相關(guān)元件區(qū)域730a、730b之間延伸。N型摻雜OD750還可包括源/漏極延伸區(qū)750a、750b，各自向?qū)?yīng)的相關(guān)元件區(qū)域的中央部分延伸，可能會(huì)沿大致垂直于N型摻雜OD750其它或主要部分的方向延伸，而其它部分也大致局限于P型阱720之中。
在某些實(shí)施例中，N型摻雜OD735與P型摻雜OD740(可能包括N型阱715與P型阱720的附近區(qū)域)大致組成一個(gè)分接單元，其通常用分接單元區(qū)域725表示。因此，后面有關(guān)分接單元區(qū)域725的討論也可適用于分接單元。該分接單元包括N型摻雜OD735、P型摻雜OD740以及大致位于圖7虛線所示分接單元725虛擬邊界內(nèi)的N型阱715與P型阱720區(qū)域。在其它實(shí)施例中，該分接單元可包括額外的組件，例如深N型阱710位于分接單元區(qū)域725內(nèi)的部分、P型摻雜OD745與N型摻雜OD750位于分接單元區(qū)域725內(nèi)的部分和/或其它形成于分接單元區(qū)域725內(nèi)的結(jié)構(gòu)，如柵極、連線、其它導(dǎo)電組成元件以及絕緣層或介電層位于分接單元區(qū)域725內(nèi)的部分。
額外的P型摻雜OD755a、755b可形成于N型阱715內(nèi)，且分別位于對(duì)應(yīng)的相關(guān)元件區(qū)域730a、730b內(nèi)。P型摻雜OD755a、755b可以是源/漏極區(qū)，且可側(cè)向偏移錯(cuò)開P型摻雜OD745的主要部分和源/漏極延伸區(qū)745a、745b。同樣，額外的N型摻雜OD760a、760b可形成于P型阱720內(nèi)，且分別位于對(duì)應(yīng)的相關(guān)元件區(qū)域730a、730b內(nèi)。N型摻雜OD760a、760b可以是源/漏極區(qū)，且可側(cè)向偏移錯(cuò)開N型摻雜OD750的主要部分和源/漏極延伸區(qū)750a、750b。
圖8是圖7所示的裝置700在下一制程階段的透視圖。其中，使用柵極制程分別在相關(guān)元件區(qū)域730a、730b內(nèi)形成柵極810a、810b。柵極810a、810b可通過現(xiàn)有或未來發(fā)展的制程來形成，使得柵極810a、810b分別包括一層或多層介電層材料(如柵極氧化層)，夾于一層或多層多晶硅或其它導(dǎo)電材料內(nèi)。再者，此處所示柵極的形成在OD區(qū)745、750、755a、755b、760a、760b之后。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)知道，柵極810a、810b可部分或完全形成于OD區(qū)形成之前，使得在某些實(shí)施例中，可以使用自動(dòng)調(diào)準(zhǔn)(self-alignment)原理。
所示柵極810a、810b分別大致延展于相鄰OD區(qū)745、750、755a、755b、760a、760b的間隔上。例如，柵極810a包括一部分815a，大致延展于P型摻雜的OD延伸區(qū)745a與P型摻雜的OD區(qū)755a的間隔上，且其延伸方向大致平行于P型摻雜的OD區(qū)745的縱軸(longitudinal axis)；且包括一部分815b，大致延展于N型摻雜的OD延伸區(qū)750a與N型摻雜的OD區(qū)760a的間隔上，且其延伸方向大致平行于N型摻雜的OD區(qū)750的縱軸。每一部分815a、815b各自分別從相關(guān)元件區(qū)域730a的中央部分側(cè)向往P型摻雜的OD區(qū)755a與N型摻雜的OD區(qū)760a的外側(cè)邊緣延伸。柵極810a還可包括一個(gè)延伸區(qū)815c，從相關(guān)元件區(qū)域730a的中央部分往P型摻雜的OD延伸區(qū)745a遠(yuǎn)離柵極810a的另一邊緣延伸，其方向大致平行于P型摻雜的OD區(qū)745與N型摻雜的OD區(qū)750的縱軸。柵極810b的外形和/或其它組態(tài)大致相似于上述柵極810a。
上述810a、810b可以具有不同于圖8所示的外形、圖案、輪廓。例如，當(dāng)形成于相關(guān)元件區(qū)域730a、730b內(nèi)的元件為一個(gè)反相器元件時(shí)，可用圖中所示的柵極810a、810b；但如果形成于相關(guān)元件區(qū)域730a、730b內(nèi)的元件是不同于反相器元件的其它形式，則柵極810a、810b的外形或圖案以及每個(gè)相關(guān)元件區(qū)域730a、730b內(nèi)的柵極數(shù)目可隨之改變。
圖9是圖8所示的裝置700在下一制程階段的透視圖，其中，第一金屬層和對(duì)應(yīng)的接觸孔已經(jīng)形成。第一金屬層的組成與制程大致相似于用于集成電路元件的連線結(jié)構(gòu)的金屬層，且在某些實(shí)施例中，以連線結(jié)構(gòu)中的第一金屬層定義。然而，在其它實(shí)施例中，定義于連線結(jié)構(gòu)的第一金屬層的一個(gè)或多個(gè)元件也可以用連線結(jié)構(gòu)的另一金屬層定義，例如第三金屬層。這里，為清楚起見，后續(xù)討論假設(shè)相關(guān)元件連線結(jié)構(gòu)的第一金屬層被作為形成于裝置700內(nèi)的一個(gè)或多個(gè)分接單元的連線的第一導(dǎo)電層，但該假設(shè)并不限制本實(shí)用新型的范圍。
在一個(gè)實(shí)施例中，可通過在柵極810a、810b和基板705(包括OD區(qū)745、750、755a、755b、760a、760b)上形成一層或多層大致為平面的層間介電層(interlevel dielectric layer)，再在這些介電層內(nèi)或其上形成導(dǎo)電材料，從而形成第一金屬層。介電層可包括二氧化硅、SILK(美國(guó)密西根州，Dow Chemical公司的產(chǎn)品)、BLACK DIAMOND(美國(guó)加利福尼亞州SantaClara，Applied Materials公司的產(chǎn)品)和/或其它絕緣材料，且導(dǎo)電材料可包括一層或多層導(dǎo)電和/或耐熔材料。為清楚起見，未在圖9中標(biāo)出夾于第一金屬層的導(dǎo)電材料與基板705之間的一層或多層介電層。
形成于裝置700第一金屬層內(nèi)的一個(gè)導(dǎo)電材料可以是連線910。連線910可通過引線孔、接觸孔或其它連線在不同位置連接至P型摻雜的OD區(qū)745，在圖9中以附圖標(biāo)記920表示。連線910可延伸于一個(gè)或多個(gè)分接單元區(qū)域725與相關(guān)元件區(qū)域730a、730b之上，可能沿大致平行于P型摻雜OD745的方向延伸。連線910可連接至一個(gè)電源，該電源(至少一部分)通過提供電源電壓或電位來驅(qū)動(dòng)形成于相關(guān)元件區(qū)域730a、730b內(nèi)的相關(guān)元件。因此，連線910可以是VDD連線。再者，P型摻雜的OD區(qū)745可以是形成于相關(guān)元件區(qū)域730a、730b內(nèi)的相關(guān)P型MOS元件的源極OD。
形成于裝置700第一金屬層內(nèi)的另一導(dǎo)電材料可以是連線930。連線930可在不同位置通過連線920連接至N型摻雜的OD區(qū)750。連線930可延伸于一個(gè)或多個(gè)分接單元區(qū)域725與相關(guān)元件區(qū)域730a、730b之上，可能沿大致平行于P型摻雜OD745、N型摻雜的OD區(qū)750和連線910的方向延伸。連線930可連接至一個(gè)接地導(dǎo)體或其它接地電位源，該接地導(dǎo)體或其它接地電位源(至少一部分)用來驅(qū)動(dòng)形成于相關(guān)元件區(qū)域730a、730b內(nèi)的相關(guān)元件。因此，連線930可以是VSS連線。再者，N型摻雜的OD區(qū)750可以是形成于相關(guān)元件區(qū)域730a、730b內(nèi)的相關(guān)N型MOS元件的源極OD。
連線910、930所在的第一金屬層還可包括一個(gè)連線940和另一個(gè)連線950。連線940可通過連線920連接至N型摻雜的OD區(qū)735，連線950可通過連線920連接至P型摻雜的OD區(qū)740。連線940、950可大致沿反方向延伸，可能沿大致平行于P型摻雜OD745、N型摻雜的OD區(qū)750和連線910、930的方向延伸。
裝置700還可包括不同的連線955。連線955連接至柵極810a、810b或者OD區(qū)745a、745b、750a、750b、755a、755b、760a、760b。這些連線955可用來連接形成于相關(guān)元件區(qū)730a、730b內(nèi)的元件，以便執(zhí)行所需的邏輯或其它MOS元件功能。由于位于分接單元區(qū)域725中的分接單元可適用于不同的CMOS元件組態(tài)，因而這里不再繼續(xù)討論相關(guān)元件區(qū)域730a、730b內(nèi)直接或非直接利用連線955進(jìn)一步連接相關(guān)元件。但是，形成于相關(guān)元件區(qū)域730a、730b內(nèi)的元件的連線已在上面的討論中給出。
圖10是圖9所示的裝置700在下一制程階段的透視圖，其中，第二金屬層與對(duì)應(yīng)的接觸孔已經(jīng)形成。第二金屬層的組成與制程大致相似于用于集成電路元件的連線結(jié)構(gòu)的金屬層，且在某些實(shí)施例中，以連線結(jié)構(gòu)中的第二金屬層定義。然而，在其它實(shí)施例中，定義于連線結(jié)構(gòu)的第二金屬層的一個(gè)或多個(gè)元件也可以用連線結(jié)構(gòu)的另一金屬層定義，例如第四金屬層。這里，為清楚起見，后續(xù)討論假設(shè)相關(guān)元件連線結(jié)構(gòu)的第二金屬層被作為形成于裝置700內(nèi)的一個(gè)或多個(gè)分接單元的連線的第二導(dǎo)電層。
通過在連線910、930、940、950、955上形成一層或多層大致為平面的層間介電層(interlevel dielectric layer)，再在這些介電層內(nèi)或其上形成導(dǎo)電材料，從而形成第二金屬層。介電層的組成與制程大致相似于之前形成的層間介電層，且導(dǎo)電材料可包括一層或多層導(dǎo)電性和/或耐熔材料。為清楚起見，圖10中未顯示夾于第二金屬層的導(dǎo)電材料與連線910、930、940、950、955之間的一層或多層介電層。
形成于裝置700第二金屬層內(nèi)的一個(gè)導(dǎo)電材料可以是連線960。連線960可通過連線920連接至連線940。連線960可延伸于分接單元區(qū)域725之上，可能沿大致垂直于P型摻雜OD745、N型摻雜的OD區(qū)750與連線910、930的方向延伸。連線960可連接至一個(gè)電源，該電源(至少一部分)用來調(diào)整N型阱715的反偏壓，其中，該N型阱715至少包括可以形成相關(guān)元件區(qū)域730a、730b內(nèi)的相關(guān)P型MOS元件的部分。對(duì)N型阱715施以反偏壓的電源可以不同于驅(qū)動(dòng)相關(guān)元件區(qū)域730a、730b內(nèi)的元件的電源，且可以與裝置700位于不同的小片或芯片上，例如，N型阱715反偏壓電源可通過引線焊接(wire bonding)、倒裝焊接(flip-chip bonding)和/或其它連線方式連接至裝置700。
連線960可以是VBB連線。在此種實(shí)施例中，N型阱715可通過連線960施以VBB電位。該電位可不同于用來驅(qū)動(dòng)形成于相關(guān)元件區(qū)域730a、730b內(nèi)的元件的電源(前述討論中的VDD)，或者不同于用來連接此種元件的接地電位(前述討論中的VSS)。例如，VBB電位可以比VDD大或小，可以與VDD同相(in-phase)或異相(out-of-phase)，還可以在向形成于相關(guān)元件區(qū)域730a、730b內(nèi)的元件施加VDD的同時(shí)或不同時(shí)施加于N型阱715。此外，VDD可能是固定的電位或信號(hào)，但VBB可以動(dòng)態(tài)調(diào)整，使得N型阱715的反偏壓可隨之調(diào)整。
形成于裝置700第二金屬層內(nèi)的另一導(dǎo)電材料可以是連線965。連線965可通過連線920連接至連線950。連線965可延伸于分接單元區(qū)域725之上，可能沿大致垂直于P型摻雜OD745、N型摻雜的OD區(qū)750與連線910、930的方向延伸，且該方向大致與連線960平行。連線965可連接至一個(gè)電源，該電源(至少一部分)用來調(diào)整P型阱720的反偏壓，其中，該P(yáng)型阱720至少包括形成相關(guān)元件區(qū)域730a、730b內(nèi)的相關(guān)N型MOS元件的部分。
對(duì)P型阱720施以反偏壓的電源可以不同于用來驅(qū)動(dòng)相關(guān)元件區(qū)域730a、730b內(nèi)的元件的電源，且可以與裝置700位于不同的小片或芯片上。例如，P型阱720反偏壓電源可通過引線焊接(wire bonding)、倒裝焊接(flip-chip bonding)和/或其它連線方式連接至裝置700。
連線965可以是VPP連線，即施于P型阱720的VPP電位。該電位可以不同于VDD或者VSS，例如，VPP電位可以比VDD大或小，可與VDD同相(in-phase)或異相(out-of-phase)，還可以在向形成于相關(guān)元件區(qū)域730a、730b內(nèi)的元件施加VDD的同時(shí)或不同時(shí)施加于P型阱720。此外，VDD可能是固定的電位或信號(hào)，但VPP可以動(dòng)態(tài)調(diào)整，使得P型阱720的反偏壓可隨之調(diào)整。
VBB與VPP的控制可在芯片外完成，或者通過芯片上的可編程裝置完成，例如一個(gè)或多個(gè)電荷泵浦與偏壓穩(wěn)壓器。VBB與VPP的控制可以在電源啟動(dòng)時(shí)從芯片外或芯片上建立一個(gè)設(shè)定值。在一個(gè)實(shí)施例中，VBB與VPP的控制可以在睡眠或待命模式下設(shè)定為高偏壓電壓以降低漏電流，并在啟動(dòng)模式連接至VSS與VDD。
此處所述的分接單元還可提供正向偏壓，使得在漏電流較高的同時(shí)具有較佳的速度性能。例如，在正向偏壓下，VBB可以比VSS高，VPP可以比VDD低。本實(shí)用新型允許反偏壓機(jī)制與許多不同臨界電壓混合，使得裝置700內(nèi)的臨界電壓Vt可以變動(dòng)，除正常Vt外，還能提供高Vt和低Vt，從而更準(zhǔn)確地控制速度性能和漏電功耗。
本實(shí)用新型實(shí)施例可以在任何時(shí)刻或電源啟動(dòng)時(shí)將VBB與VPP靜態(tài)地設(shè)定為既定值。當(dāng)包含一個(gè)或多個(gè)分接單元和相關(guān)元件的芯片主動(dòng)回到反偏壓狀態(tài)或由于外界事件觸發(fā)而發(fā)生狀態(tài)改變時(shí)，或者發(fā)送一個(gè)觸發(fā)信號(hào)以啟動(dòng)反偏壓電壓控制器或由另一個(gè)芯片(可能根據(jù)內(nèi)部或外部事件)發(fā)送該觸發(fā)信號(hào)時(shí)，以及/或者一個(gè)反偏壓控制器發(fā)送VBB與VPP給芯片以實(shí)現(xiàn)反偏壓控制時(shí)，VBB與VPP可以動(dòng)態(tài)地設(shè)定為既定值或其它值。因此，除了一個(gè)或多個(gè)反偏壓電源連接至N型阱715與P型阱720，并對(duì)其施以不同于電源電位和接地電位的電位以外，施于N型阱715的偏壓電位不同于P型阱720的偏壓電位。同時(shí)，還可將反偏壓電壓控制器裝置設(shè)計(jì)在芯片上或芯片外，以提供施于N型阱715和P型阱720的電位。
圖11是圖10所示的實(shí)施例裝置700的部分透視圖，并以700a表示。裝置700a與圖10所示的裝置700大致相似。需要指出的是，裝置700除了具有圖10所示的形成于單一分接單元區(qū)域725的單一分接單元外，還可以包括其它分接單元，并且除了具有圖10所示的形成于相關(guān)元件區(qū)域730a、730b的元件外，還可以包括其它相關(guān)元件。圖11所示的裝置700a顯示多個(gè)分接單元725a，各自對(duì)應(yīng)形成于多個(gè)相關(guān)元件區(qū)域的元件。
在一個(gè)實(shí)施例中，多個(gè)分接單元725a各自與其它分接單元725a對(duì)齊，例如，分接單元725a可以按棋盤式圖案擺置，使得每個(gè)分接單元725a的側(cè)邊至少與另一分接單元725a的側(cè)邊大致對(duì)齊。因此，用來連接分接單元725a的連線960、965可大致包括筆直、延長(zhǎng)的部分，延伸于每對(duì)相鄰且相連的分接單元725a之間。這樣，連線960、965無需任何彎角即可將相鄰的分接單元725a連接。
在一個(gè)實(shí)施例中，根據(jù)本實(shí)用新型所建構(gòu)的裝置可包括兩組或多組連線960、965。然而，在某些實(shí)施例中，有可能不需要將芯片上所有的分接單元加以對(duì)齊。此外，還有可能不需要使連線960、965有超過一個(gè)大致延長(zhǎng)的部分，即可能不需要使連線960、965有一個(gè)或多個(gè)彎角、一個(gè)或多個(gè)直角、或者有角度差的部分。
雖然圖11未標(biāo)出，但在連線960、965橫向偏移的方向上可以使用組成、制程和功能與其相似的其它連線，并大致與連線960、965垂直。附加的連線用來為沒有與分接單元725a對(duì)齊的分接單元提供反偏壓，這些分接單元的電源和/或控制器可以與通過連線960、965連接至分接單元725a的相同；或者，可以通過附加的連線連接至單獨(dú)的電源和/或控制器。
本實(shí)用新型提供一種裝置，在一個(gè)實(shí)施例中包括一個(gè)CMOS元件單元。該CMOS元件單元包括至少第一和第二CMOS晶體管，分別在第一和第二摻雜阱中有第一和第二CMOS晶體管摻雜區(qū)。其中，每個(gè)晶體管摻雜區(qū)分別通過一個(gè)對(duì)應(yīng)的電源電位或接地電位施以偏壓。該實(shí)施例還包括一個(gè)分接單元，該分接單元具有分別位于第一和第二阱中的第一和第二分接單元摻雜區(qū)，其中，每個(gè)分接單元摻雜區(qū)分別通過一個(gè)不同于電源電位和接地電位的電位施以偏壓。
本實(shí)用新型提供的另一個(gè)實(shí)施例的裝置包括多個(gè)分接單元，分別對(duì)應(yīng)多個(gè)相關(guān)的CMOS晶體管元件。在該實(shí)施例中，多個(gè)相關(guān)的CMOS晶體管元件至少通過電源電位和接地電位之一施以偏壓。此外，每個(gè)分接單元分別對(duì)與之對(duì)應(yīng)的多個(gè)相關(guān)CMOS晶體管元件施以第一或第二電位，該第一或第二電位不同于電源電位和接地電位。在一個(gè)相關(guān)實(shí)施例中，多個(gè)相關(guān)CMOS晶體管元件共同組成多個(gè)CMOS元件單元，且多個(gè)CMOS元件單元又組成多個(gè)CMOS元件單元區(qū)塊。每個(gè)CMOS元件單元區(qū)塊分別包括對(duì)應(yīng)于一個(gè)分接單元的多個(gè)CMOS元件單元。
本實(shí)用新型還提供了一種裝置，包括一個(gè)位于基板上的N型阱、一個(gè)位于基板上N型阱附近的P型阱，以及一個(gè)分接單元。該分接單元包括N型阱中的N型摻雜區(qū)與P型阱的P型摻雜區(qū)。裝置內(nèi)的多個(gè)CMOS元件單元包括多個(gè)CMOS元件，各自包括位于對(duì)應(yīng)N型阱與P型阱中的源/漏極區(qū)。電源連線和接地連線至少間接地將多個(gè)CMOS元件的源/漏極區(qū)連接至對(duì)應(yīng)的電源電位和接地電位。第一和第二反偏壓連線至少間接地分別將N型阱與P型阱連接至第一和第二反偏壓源，使得N型阱與P型阱可分別處于第一和第二反偏壓電位，且第一和第二反偏壓電位不同于電源電位和接地電位。
雖然本實(shí)用新型已通過較佳實(shí)施例說明如上，但該較佳實(shí)施例并非用以限定本實(shí)用新型。本領(lǐng)域的技術(shù)人員，在不脫離本實(shí)用新型的精神和范圍內(nèi)，應(yīng)有能力對(duì)該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本實(shí)用新型的保護(hù)范圍以權(quán)利要求書的范圍為準(zhǔn)。
附圖中符號(hào)的簡(jiǎn)單說明如下100系統(tǒng)314N型摻雜的OD連線102電子集成電路設(shè)計(jì)系統(tǒng)315P型摻雜的OD連線104漏電功耗控制集成電路316接地連線架構(gòu)318電源連線202提供電子集成電路設(shè)計(jì)320接觸孔系統(tǒng)322絕緣結(jié)構(gòu)204提供標(biāo)準(zhǔn)集成電路單元324N型阱設(shè)計(jì)庫 326、328偏壓連線206產(chǎn)生分接單元330介電層208擺置分接單元和/或其它 350分接單元單元400裝置300分接單元401a反相器單元302N型阱 401b與非門單元304P型阱 402柵極306N型摻雜的OD 404導(dǎo)電性連線308P型摻雜的OD 408環(huán)狀結(jié)構(gòu)310P型摻雜的OD 500集成電路312N型摻雜的OD 502邏輯陣列
510分接單元 740P型摻雜的OD520單元區(qū)塊 745P型摻雜的OD530相關(guān)單元區(qū)塊 745a、745b源/漏極延伸區(qū)600驅(qū)動(dòng)電路 750N型摻雜的OD700裝置 750a、750b源/漏極延伸區(qū)705基板 755a、755bP型摻雜的OD710N型阱 760a、760bN型摻雜的OD715N型摻雜的阱810a、810b柵極720P型摻雜的阱815a、815b、815c柵極部分725分接單元區(qū)域 910、920、930、940連線730a、730b相關(guān)元件區(qū)域950、955、960、965連線735N型摻雜的OD
權(quán)利要求1.一種標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于，該架構(gòu)包括一個(gè)CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)元件單元，該CMOS元件單元至少包括第一與第二CMOS晶體管，分別在第一與第二摻雜阱中有第一與第二CMOS晶體管摻雜區(qū)，其中，每個(gè)該晶體管摻雜區(qū)各以一個(gè)對(duì)應(yīng)的電源電位或接地電位施以偏壓；以及一個(gè)分接單元，該分接單元分別有位于該第一與第二阱中的第一與第二分接單元摻雜區(qū)，其中，每個(gè)該分接單元摻雜區(qū)各以一個(gè)不同于該電源電位和接地電位的電位施以偏壓。
2.根據(jù)權(quán)利要求1所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于所述第一與第二分接單元摻雜區(qū)分別以不同的第一與第二電位施以偏壓，且該第一與第二電位不同于所述電源電位與接地電位。
3.根據(jù)權(quán)利要求1所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于所述CMOS元件單元是一個(gè)標(biāo)準(zhǔn)元件庫的單元。
4.根據(jù)權(quán)利要求3所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于所述分接單元與所述CMOS元件單元的外形和尺寸相似。
5.根據(jù)權(quán)利要求1所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于對(duì)于每個(gè)對(duì)所述分接單元摻雜區(qū)施以偏壓的所述電位，其大小與振幅至少一個(gè)不同于所述電源電位與接地電位。
6.根據(jù)權(quán)利要求1所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于對(duì)于每個(gè)對(duì)所述分接單元摻雜區(qū)施以偏壓的所述電位，其相位與極性至少一個(gè)不同于所述電源電位與接地電位。
7.根據(jù)權(quán)利要求1所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于所述第一與第二分接單元摻雜區(qū)除了通過電源電位對(duì)所述第一與第二CMOS晶體管摻雜區(qū)中的一個(gè)施以偏壓之外，其他時(shí)刻也存在偏壓。
8.一種標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于，該架構(gòu)包括多個(gè)分接單元，每個(gè)該分接單元各自對(duì)應(yīng)多個(gè)相關(guān)的CMOS晶體管元件，其中，該多個(gè)相關(guān)的CMOS晶體管元件至少以電源電位與接地電位之一施以偏壓，且每個(gè)該分接單元各自以第一或第二電位對(duì)與之對(duì)應(yīng)的該多個(gè)相關(guān)CMOS晶體管元件施以反偏壓，該第一與第二電位不同于該電源電位與接地電位。
9.根據(jù)權(quán)利要求8所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于多個(gè)CMOS晶體管元件共同組成多個(gè)CMOS元件單元，且多個(gè)CMOS元件單元又組成多個(gè)CMOS元件單元區(qū)塊，每個(gè)CMOS元件單元區(qū)塊各自包括多個(gè)CMOS元件單元，這些CMOS元件單元各自對(duì)應(yīng)一個(gè)分接單元。
10.根據(jù)權(quán)利要求8所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于每個(gè)所述分接單元通過對(duì)應(yīng)的所述第一與第二電位中的一個(gè)對(duì)與其對(duì)應(yīng)的CMOS元件單元區(qū)塊中CMOS元件單元的每個(gè)CMOS晶體管元件施以偏壓。
11.根據(jù)權(quán)利要求8所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于對(duì)于每個(gè)所述第一與第二電位，其大小與振幅至少一個(gè)不同于所述電源電位與接地電位。
12.根據(jù)權(quán)利要求8所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于對(duì)于每個(gè)所述第一與第二電位，其相位與極性至少一個(gè)不同于所述電源電位與接地電位。
13.根據(jù)權(quán)利要求8所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于所述分接單元除了通過電源電位對(duì)所述對(duì)應(yīng)的CMOS元件單元施以偏壓之外，其他時(shí)刻也存在所述第一與第二電位之一的反偏壓。
14.根據(jù)權(quán)利要求8所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于，該架構(gòu)還包括一個(gè)電源連線，至少間接地將多個(gè)CMOS元件連接至一個(gè)電源；以及一個(gè)接地連線，至少間接地將多個(gè)CMOS元件連接至一個(gè)接地電位。
15.根據(jù)權(quán)利要求14所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于，該架構(gòu)還包括一個(gè)第一反偏壓連線，至少間接地分別將多個(gè)CMOS晶體管元件連接至第一反偏壓源；以及一個(gè)第二反偏壓連線，至少間接地分別將多個(gè)CMOS晶體管元件連接至第二反偏壓源。
16.根據(jù)權(quán)利要求8所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于每個(gè)分接單元與每個(gè)CMOS元件單元的外形與方向相似。
17.一種標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于，該架構(gòu)包括一個(gè)位于基板上的N型阱；一個(gè)位于該基板上該N型阱附近的P型阱；以及一個(gè)分接單元，該分接單元包括該N型阱中的N型摻雜區(qū)與該P(yáng)型阱的P型摻雜區(qū)；多個(gè)CMOS元件單元，包括多個(gè)CMOS晶體管元件，各自包括位于對(duì)應(yīng)N型阱與P型阱中的源/漏極區(qū)；電源與接地連線，至少間接地將多個(gè)CMOS元件的源/漏極區(qū)連接至對(duì)應(yīng)的電源與接地電位；一個(gè)第一與第二反偏壓連線，至少間接地分別將該N型阱與該P(yáng)型阱連接至該第一與第二反偏壓源，使得該N型阱與該P(yáng)型阱可分別處于第一與第二反偏壓電位，且該第一與第二反偏壓電位不同于該電源與接地電位。
18.根據(jù)權(quán)利要求17所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于該架構(gòu)還包括一個(gè)連線結(jié)構(gòu)，該連線結(jié)構(gòu)包括第一與第二金屬層，各有導(dǎo)電連線將多個(gè)CMOS晶體管元件連接以形成多個(gè)CMOS元件單元，其中，所述電源與接地連線各包括位于該第一金屬層的導(dǎo)電連線之一，且所述第一與第二反偏壓連線各包括位于該第二金屬層的導(dǎo)電連線之一。
19.根據(jù)權(quán)利要求17所述的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，其特征在于所述電源與接地連線大致平行，所述第一與第二反偏壓連線大致平行，且各自大致垂直于所述電源與接地連線。
專利摘要本實(shí)用新型提供一種標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)。該結(jié)構(gòu)包括一個(gè)CMOS元件單元，該CMOS元件單元至少包括第一和第二CMOS晶體管，該第一和第二CMOS晶體管分別有位于第一和第二阱中的第一和第二晶體管摻雜區(qū)。其中，每個(gè)晶體管摻雜區(qū)分別用一個(gè)對(duì)應(yīng)的電源電位或接地電位施以偏壓。本實(shí)用新型的一個(gè)實(shí)施例中還包括一個(gè)分接單元，該分接單元分別有位于第一和第二阱中的第一和第二分接單元摻雜區(qū)。其中，每個(gè)分接單元摻雜區(qū)分別用一個(gè)不同于電源電位和接地電位的電位施以偏壓。本實(shí)用新型提供的標(biāo)準(zhǔn)元件單元反偏壓架構(gòu)，能夠有效降低待命漏電功耗，從而提高元件的性能。
文檔編號(hào)H01L29/739GK2736921SQ20042009332
公開日2005年10月26日 申請(qǐng)日期2004年9月3日 優(yōu)先權(quán)日2003年9月4日
發(fā)明者蕭慶和, 吳志宏, 闕國(guó)勛 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司