專利名稱：存儲單元的制作方法
技術(shù)領(lǐng)域：
本實用新型有關(guān)于一種半導(dǎo)體組件，且特別有關(guān)于一種用于集成電路的存儲單元布局。
背景技術(shù)：
互補式金屬氧化物半導(dǎo)體(complementary metal-oxide-semiconductor，簡稱CMOS)技術(shù)是今日主要用于制造超大型集成(ultra-large scaleintegrated，簡稱ULSI)電路的半導(dǎo)體技術(shù)，在過去數(shù)十年里，半導(dǎo)體結(jié)構(gòu)尺寸的縮小大大地改善了半導(dǎo)體的速度、效能、電路密度與半導(dǎo)體芯片每單位功能的成本(cost per unit function of semiconductor chips)，然而，CMOS組件尺寸持續(xù)地縮小卻將面臨到重大挑戰(zhàn)。
其中之一的挑戰(zhàn)就是軟錯誤(soft errors)，此軟錯誤是由于過多的電荷載子而使電路在邏輯狀態(tài)中所產(chǎn)生的錯誤，此過多的電荷載子是由α粒子和宇宙射線中子(cosmic ray neutrons)所產(chǎn)生的，當(dāng)過多的電荷載子被引入電路中時，邏輯值(logic value)就會被改變，如電容或線路的邏輯值就會從0變成1，使晶體管柵極產(chǎn)生關(guān)閉或開啟等情況。而軟錯誤若發(fā)生在靜態(tài)隨機存取存儲器(Static Random Access Memory，簡稱SRAM)或其它存儲器組件時，將會使其所儲存的數(shù)據(jù)出錯。
以下為有許多用以限制集成電路中過多的電荷載子與軟錯誤的方式其一涉及增加錯誤校正回路(error-correcting circuitry，簡稱ECC)。另一涉及增加存儲單元尺寸以增加電荷節(jié)點(nodes)的電容值，從而減少過多的電荷載子效應(yīng)。又另一需要額外的電容，如金屬-介電質(zhì)-金屬(MIM)結(jié)構(gòu)、溝槽電容或堆棧的電容等結(jié)構(gòu)以增加電荷節(jié)點。又另一涉及增加源極/漏極區(qū)間電荷節(jié)點的電容與柵極電荷節(jié)點。又另一涉及降低井電阻與/或增加井低電阻連接頻率(well strapping frequency)。
但這些方式一般需要額外的電路、額外的制程、功率需求的增加與/或尺寸的增加，但卻與集成電路中朝更小的尺寸與制造技術(shù)以及更有效率的功率使用的潮流背道而馳。
所以，業(yè)界亟需提出一種集成電路，以迅速排除軟錯誤與過多的電荷載子。

發(fā)明內(nèi)容
有鑒于此，藉由本實用新型實施例所提供用于集成電路的存儲單元布局的結(jié)構(gòu)與布局，以降低、解決或防止上述或其它問題，且達成技術(shù)上的優(yōu)點。
本實用新型提供一種存儲單元，包括一p井區(qū)具有至少一NMOS晶體管形成于其中，且此NMOS晶體管具有一NMOS有源區(qū)；以及一n井區(qū)具有至少一PMOS晶體管形成于其中；以及其中該存儲單元具有一長邊與一短邊，此長邊至少為此短邊的兩倍長，且上述p井的縱軸與此短邊平行。
在本實用新型一實施例中，提供一種具有單位存儲單元的6T-SRAM，此單位存儲單元具有一短邊與一長邊，此長邊較佳為此短邊的2倍長，且源極至漏極軸大體上與此單位存儲單元的較短邊平行。
在本實用新型另一實施例中，提供一種具有單位存儲單元的8T-SRAM，此單位存儲單元具有一短邊與一長邊，此長邊較佳為此短邊的2倍長，且源極至漏極軸大體上與此單位存儲單元的較短邊平行。
籍由本實用新型，不需要額外的電路、額外的制程、功率需求的增加與/或尺寸的增加，保證集成電路中更小的尺寸與制造技術(shù)以及更有效率的功率的使用，達到迅速排除軟錯誤與過多的電荷載子的效果。


圖1為一傳統(tǒng)的6T-SRAM示意圖。
圖2為一平面圖，用以說明本實用新型一實施例的6T-SRAM的晶體管的形成與其第一金屬層。
圖3為一平面圖，用以說明本實用新型第一實施例的第一金屬層、第二金屬層與第三金屬層。
圖4為一平面圖，用以說明本實用新型第二實施例的第一金屬層、第二金屬層與第三金屬層。
圖5為一傳統(tǒng)的雙埠8T-SRAM示意圖。
圖6為一平面圖，用以說明本實用新型一實施例的雙埠8T-SRAM的晶體管的形成與其第一金屬層。
圖7為一剖面圖，用以說明本實用新型一實施例的p井條狀處向位。
符號說明
210、212、228、229、230、232、234、236、238、314、324、325、324、344、354、414、424、434、435、610、612、630、633、636、638、640、642、644、646～接觸線214、216、221、222、223、225、226、227、231、233、235、237、239、312、316、322、326、327、332、333、342、346、352、356、362、364、412、416、422、426、432、433、436、437、442、452、453、462、614、616、621、622、623、624、626、627、628、629、631、632、634、635、637、639、641、643、645、647～介層插塞220、224、620、625～內(nèi)單元聯(lián)機260～單位單元270、650～n井310、410～第一Vss線路320、440～位線330、450～Vcc線路340、460～互補式位線350、420～第二Vss線路360、430～字符線660～存儲單元BL～位線BLA～位線ABLB～位線BM1～第一金屬層M2～第二金屬層
M3～第三金屬層PD-1～第一下拉晶體管PD-2～第二下拉晶體管PG-1～第一通柵晶體管PG-2～第二通柵晶體管PG-3～第三通柵晶體管PG-4～第四通柵晶體管PU-1～第一上拉晶體管PU-2～第二上拉晶體管WL～字符線具體實施方式
本較佳實施例的制造與使用將于下作詳細描述，且本實用新型所提供的許多內(nèi)容可廣泛地用于特地范圍中，尤其是本實用新型所形成的6T(transistors，晶體管)-SRAM與8T-SRAM的方法。熟習(xí)此技藝的人士可藉由本實用新型的特征來形成其它型式的組件，如其它的SRAM結(jié)構(gòu)與除SRAM外的存儲器組件，故于此的特定實施例是用以說明本實用新型的制造與使用，并非用以限定本實用新型的范圍。
首先請參閱圖1，此示意圖為6T-SRAM單元。一般而言，6T-SRAM單元包括第一通柵晶體管PG-1、第二通柵晶體管PG-2、第一上拉晶體管PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1與第二下拉晶體管PD-2。
在操作時，存儲單元會形成兩個互補式節(jié)點(node)節(jié)點1與節(jié)點2，由于節(jié)點1會連到第二上拉晶體管PU-2的柵極且節(jié)點2會連到第一上拉晶體管PU-1的柵極，所以儲存在每個節(jié)點的值會保持彼此互補，如當(dāng)節(jié)點1處于高電位(high)時，PMOS的第二上拉晶體管PU-2可防止電流由電流源Vcc流向節(jié)點2。在并聯(lián)的情況下，當(dāng)?shù)诙吕w管PD-2的柵極被導(dǎo)通時，會使得節(jié)點2的電荷接地。此外，當(dāng)節(jié)點2處于低電位(low)時，PMOS的第一上拉晶體管PU-1會使電流由Vcc流到節(jié)點1，且NMOS第一下拉晶體管PD-1的柵極會被截止，這可防止在節(jié)點1的電荷接地。而第一通柵晶體管PG-1與第二通柵晶體管PG-2的柵極與字符線(word line)電性耦合，以控制從存儲單元中數(shù)據(jù)的讀取與寫入。而節(jié)點1與節(jié)點2的儲存值分別在位線(bit line)與互補式位線讀取，且位線與互補式位線與感應(yīng)放大器(未顯示)電性耦合。
圖2～圖4為本實用新型一實施例的6T-SRAM布局平面圖。此圖2為結(jié)合半導(dǎo)體組件(有源區(qū)與多晶硅)與第一金屬層M1的布局平面圖；圖3為本實用新型第一實施例中的結(jié)合第一金屬層M1、第二金屬層M2與第三金屬層M3的布局平面圖；圖4為本實用新型第二實施例中的結(jié)合第一金屬層M1、第二金屬層M2與第三金屬層M3的布局平面圖。
現(xiàn)在請參閱圖2，此6T-SRAM單元包括形成于基底上的第一通柵晶體管PG-1、第二通柵晶體管PG-2、第一上拉晶體管PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1與第二下拉晶體管PD-2。為方便說明起見，未填充的粗線矩形表示第一金屬層M1的接觸線。而上述的基底可為<110>塊狀(bulk)硅、<100>塊狀(bulk)硅、硅鍺、應(yīng)變硅(strained Si)、絕緣層上覆硅(SOI)或非塊狀硅(non-bulk Si)等材質(zhì)。晶體管柵極的厚度較佳小于1000埃，且其可具有多種寬度，然而，第一與第二下拉晶體管的柵極寬度較佳小于40nm。晶體管的柵極介電層可為單層或多層，且其中至少一層較佳包括二氧化硅、氮化的氧化物、含氮氧化物、氮氧化硅、金屬氧化物、高介電常數(shù)質(zhì)或其組合，此外，此柵極氧化層的厚度較佳小于13埃。利用這些參數(shù)所制成的存儲單元具有的較佳最大儲存電容約小于0.5千萬億分之一法拉(femto-farad)。
較佳者，第一上拉晶體管PU-1與第二上拉晶體管PU-2為形成于n井270或深n井的PMOS晶體管，且其它晶體管則為NMOS晶體管。第一上拉晶體管PU-1與第二上拉晶體管PU-2的源極分別經(jīng)由介層插塞214與216與第一金屬層M1的電壓源Vcc接觸線210與212電性耦合。
第一上拉晶體管PU-1的漏極、第一下拉晶體管PD-1的漏極、第一通柵晶體管PG-1的漏極、第二上拉晶體管PU-2的柵極與第二下拉晶體管PD-2的柵極經(jīng)由第一金屬層M1的內(nèi)單元聯(lián)機220與插塞221、222與223電性耦合。且第二上拉晶體管PU-2的漏極、第二下拉晶體管PD-2的漏極、第二通柵晶體管PG-2的漏極、第一上拉晶體管PU-1的柵極與第一下拉晶體管PD-1的柵極經(jīng)由第一金屬層M1的內(nèi)單元聯(lián)機224與插塞225、226與227電性耦合第一下拉晶體管PD-1的源極經(jīng)由Vss接觸線228與插塞229與接地電壓Vss電性耦合；且第二下拉晶體管PD-2的源極經(jīng)由Vss接觸線230、插塞231與接地電壓Vss電性耦合。
第一通柵晶體管PG-1的源極經(jīng)由位線BL的接觸線232、插塞233與位線BL電性耦合。第一通柵晶體管PG-1與位線BL電性耦合至第一上拉晶體管PU-1的漏極以及第一下拉晶體管PD-1的漏極。第一通柵晶體管PG-1的柵極經(jīng)由在第一金屬層M1上的字符線WL的接觸線234、插塞235與字符線WL電性耦合。
第二通柵晶體管PG-2的源極經(jīng)由互補式位線的接觸線236、插塞237與互補式位線電性耦合。且第二通柵晶體管PG-2與位線BLB電性耦合至第二上拉晶體管PU-2的漏極以及第二下拉晶體管PD-2的漏極。第二通柵晶體管PG-2的柵極經(jīng)由第一金屬層M1上的字符線WL接觸線238、插塞239與字符線WL電性耦合。熟悉此技藝之人士可知上述結(jié)構(gòu)系定義出一單元或存儲單元260，如虛線所示。此存儲單元260為存儲單元的基本結(jié)構(gòu)，且可藉由重復(fù)復(fù)制此基本結(jié)構(gòu)而創(chuàng)造出更大的存儲器。在此較佳實施例中，單位單元260較長邊的長度約為單位單元260較短邊的長度2倍或以上，此外，單位單元260較短邊的長度較佳約為0.458μm或更短。在此較佳實施例中，晶體管與源極/漏極區(qū)的縱軸對齊，且此縱軸與單位單元260較短邊平行。
一n井270或一深n井形成于單位單元260中，且其基底較佳為p型基底以提供大的p井，此p井大體上會包圍n井270，且在此n井270上會形成NMOS組件。此n井270可藉由習(xí)知技藝中n型離子的布植而形成于基底中，以在其中形成PMOS組件，如第一上拉晶體管PU-1與第二上拉晶體管PU-2。
較佳者，NMOS有源區(qū)(如第一通柵晶體管PG-1、第一下拉晶體管PD-1、第二通柵晶體管PG-2與第二下拉晶體管PD-2的源極/漏極區(qū))的面積小于單位單元260面積的25％，且p井的面積小于單位單元260面積的65％。NMOS有源區(qū)與n井270間較佳的距離約為5～70nm，且更佳約為15～70nm。
再者，在此較佳實施例中，任何存儲單元的p井與p井帶狀接觸窗的最大距離約小于7.2μm，如圖7所示，而此圖只為說明此實施例之用。其中的存儲單元712形成于p型基底710上，且此存儲單元712可為6T-SRAM或8T-SRAM存儲單元。
P井存儲條714形成于一層或多層金屬層上，如第一金屬層M1、第二金屬層M2、第三金屬層M3等，且可電性耦合，如與接地電壓電性耦合。插塞716經(jīng)由p井條與p型基底電性耦合。
如圖7所示，p井與p井帶狀接觸窗的最大距離較佳約小于7.2μm，此距離的最大電阻較佳小于約6000歐姆，更佳小于約4000歐姆。
圖3為結(jié)合本實用新型實施例圖2中的存儲單元布局與第一金屬層M1、第二金屬層M2、第三金屬層M3的平面圖。為了更容易參閱，圖中填有反斜線的結(jié)構(gòu)表示為第三金屬層M3、填有正斜線的結(jié)構(gòu)表示為第二金屬層M2、具有X的粗線方形表示為第三金屬層M3與第二金屬層M2間的介層插塞、具有X的細線方形表示為第二金屬層M2與第一金屬層M1間的介層插塞、空白的矩形為第一金屬層M1的接觸條或接觸線。然而此技藝人士也可使用上述以外的布局。
第三金屬層M3包括第一Vss線路310、位線320、Vcc線路330、互補式位線340與第二Vss線路350。在此實施例中，位于第三金屬層M3之線路的縱軸較佳與單位單元260的較短邊平行。對第一Vss線路310而言，介層插塞312與第三金屬層M3上的第一Vss線路310電性耦合至第二金屬層M2上的接觸線314，且此第二金屬層M2經(jīng)由介層插塞316電性耦合至第一金屬層M1上的接觸線228，此第一金屬層M1上的接觸線228與第一下拉晶體管PD-1的源極電性耦合，如上述的圖1所示。
對位線320而言，介層插塞322與第三金屬層M3上的位線320電性耦合至第二金屬層M2上的接觸線324，且此第二金屬層M2經(jīng)由介層插塞326與第一金屬層M1上的接觸線232電性耦合，此第一金屬層M1上的接觸線232電性耦合至第一通柵晶體管PG-1的源極，如上述的圖2所示。
對Vcc線路330而言，介層插塞332與第三金屬層M3上的Vcc線路330電性耦合至第二金屬層M2上的接觸線324，此第二金屬層M2經(jīng)由介層插塞326與第一金屬層M1上的接觸線210電性耦合，且第一金屬層M1上的接觸線210電性耦合至第一上拉晶體管PU-1的源極，如上述的圖2所示。此外，介層插塞333與第三金屬層M3上的Vcc線路330電性耦合至第二金屬層M2上的的接觸線325，此第二金屬層M2經(jīng)由介層插塞327與與第一金屬層M1上的接觸線212電性耦合，且此第一金屬層M1上的接觸線212電性耦合至第二上拉晶體管PU-2的源極，如上述的圖2所示。
對互補式位線340而言，介層插塞342與第三金屬層M3上的互補式位線340電性耦合至第二金屬層M2上的接觸線344，且此第二金屬層M2經(jīng)由介層插塞346與第一金屬層M1上的接觸線236電性耦合，且第一金屬層M1上的接觸線236電性耦合至第二通柵晶體管PG-2的源極，如上述的圖2所示。
對第二Vss線路350而言，介層插塞352與第三金屬層M3上的第二Vss線路350電性耦合至第二金屬層M2上的接觸線354，此第二金屬層M2經(jīng)由介層插塞356與第一金屬層M1上的接觸線230電性耦合，且第一金屬層M1上的接觸線230電性耦合至第二下拉晶體管PD-2的源極，如上述的圖2所示。
位于第二金屬層M2的字符線360的縱軸較佳與單位單元260的較長邊平行。介層插塞362與字符線360電性耦合至第一金屬層M1上的接觸線234，且此第一金屬層M1電性耦合至第一通柵晶體管PG-1的柵極，如上述的圖2所示。第二介層插塞364與字符線360電性耦合至第一金屬層M1上的接觸線238，且此第一金屬層M1電性耦合至第二通柵晶體管PG-2的柵極，如上述的圖2所示。
其中第一金屬層M1上的內(nèi)單元線220與224并無與由第二金屬層M2或第三金屬層M3上的任何構(gòu)件或結(jié)構(gòu)連接，如上所述，內(nèi)單元線220與224是作為與許多半導(dǎo)體構(gòu)件電性耦合處。
圖4為結(jié)合本實用新型第二實施例圖2中的存儲單元布局與第一金屬層M1、第二金屬層M2、第三金屬層M3的平面圖。為了更容易參閱，圖中填有反斜線的結(jié)構(gòu)表示為第三金屬層M3、填有正斜線的結(jié)構(gòu)表示為第二金屬層M2、具有X的粗線方形表示為第三金屬層M3與第二金屬層M2間的介層插塞、具有X的細線方形表示為第二金屬層M2與第一金屬層M1間的介層插塞、空白的矩形為第一金屬層M1的接觸條或接觸線。然而其它結(jié)構(gòu)也可使用此布局。
第三金屬層M3包括第一Vss線路410、第二Vss線路420與字符線430。在此實施例中，第三金屬層M3上的線路的縱軸較佳與單位單元260的較長邊平行。對第一Vss線路410而言，介層插塞412與第三金屬層M3上的Vss線路410電性耦合至第二金屬層上的接觸線414，此第二金屬M2經(jīng)由介電插塞416電性耦合至第一金屬層M1上的接觸線230。此第一金屬層M1上的接觸線230電性耦合至第二下拉晶體管PD-2的源極，如上述的圖2所示。其中介層插塞412與介層插塞416在此平面圖上大體上重迭，且以單一介層插塞的形式出現(xiàn)。
對第二Vss線路420而言，介層插塞422與第三金屬層M3上的Vss線路420電性耦合至第二金屬層上的接觸線424，且此第二金屬M2經(jīng)由介電插塞426電性耦合至第一金屬層M1上的接觸線228，且此第一金屬層M1上的接觸線228電性耦合至第一下拉晶體管PD-1的源極，如上述的圖2所示。其中介層插塞422與介層插塞426在此平面圖上大體上重迭，且以單一介層插塞的形式出現(xiàn)。
對位線430而言，介層插塞432與位線430電性耦合至第二金屬層M2上的接觸線434，此第二金屬層M2經(jīng)由介層插塞436電性耦合至第一金屬層M1上的接觸線234，且此接觸線234電性耦合至第一通柵晶體管PG-1的柵極，如上述的圖2所示。第二介層插塞433與字符線430電性耦合至第二金屬層M2上的接觸線435上，且此第二金屬層M2經(jīng)由介層插塞437電性耦合至第一金屬層M1上的接觸線238上，此接觸線238電性耦合至第二通柵晶體管PG-2的柵極，如上述的圖2所示。
第二金屬層M2包括位線440、Vcc線路450與互補式位線460。在此實施例中，第二金屬層M2上的線路的縱軸較佳與單位單元260的較短邊平行。
對位線440而言，介層插塞442與第二金屬層M2上的位線440電性耦合至第一金屬層M1上的接觸線232，此第一金屬層M1電性耦合至第一通柵晶體管PG-1的源極，如上述的圖2所示。
對位線450而言，介層插塞452與第二金屬層M2上的位線450電性耦合至第一金屬層M1上的接觸線210，此第一金屬層M1電性耦合至第一上拉晶體管PU-1的源極，如上述的圖2所示。此外，介層插塞453與Vcc線路450電性耦合至第一金屬層M1上的接觸線212，此第一金屬層M1電性耦合至第二上拉晶體管PU-2的源極，如上述的圖2所示。
對互補式位線460而言，介層插塞462與第二金屬層M2上的互補式位線460電性耦合至第一金屬層M1上的接觸線236，此第一金屬層M1上的接觸線236電性耦合至第二通柵晶體管PG-2的源極，如上述的圖2所示。
其中第一金屬層M1上的內(nèi)單元線220與224并無與由第二金屬層M2或第三金屬層M3上的任何構(gòu)件或結(jié)構(gòu)連接，如上所述，內(nèi)單元線220與224是作為與許多半導(dǎo)體構(gòu)件電性耦合處。
圖5為雙埠(dual-port)8T-SRAM圖式，在操作時，除8T-SRAM包括兩條位線、兩條互補式位線與兩條字符線外，8T-SRAM與上述的6T-SRAM的操作方式大體相同。兩條位線如BLA與BLB與兩條互補式位線如C-BLA與C-BLB可由8T-SRAM中讀出數(shù)據(jù)或?qū)?shù)據(jù)寫入8T-SRAM中；而兩條字符線如WLA與WLB可控制通柵晶體管以數(shù)據(jù)的讀取或?qū)懭搿?br> 圖6為本實用新型一實施例圖5的8T-SRAM的單元布局，此8T-SRAM單元包括在基底上的第一通柵晶體管PG-1、第二通柵晶體管PG-2、第三通柵晶體管PG-3、第四通柵晶體管PG-4、第一上拉晶體管PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1與第二下拉晶體管PD-2。為方便說明起見，未填充的矩形表示第一金屬層M1的接觸線。而上述的基底可為塊狀(bulk)硅、硅鍺、應(yīng)變硅、絕緣層上覆硅(SOI)或非塊狀硅等材質(zhì)。晶體管柵極的厚度較佳小于1000埃，且其可具有多種寬度，然而，第一與第二下拉晶體管的柵極寬度較佳小于40nm。晶體管的柵極介電層可為單層或多層，且其中至少一層較佳包括二氧化硅、氮化的氧化物、含氮氧化物、氮氧化硅、金屬氧化物、高介電常數(shù)質(zhì)或其組合，此外，此柵極氧化層的厚度較佳小于13埃。利用這些參數(shù)所制程的存儲單元具有的較佳最大儲存電容約小于1千萬億分之一法拉(femto-farad)。
較佳者，第一上拉晶體管PU-1與第二上拉晶體管PU-2為形成于n井650或深n井的PMOS晶體管，且其它晶體管為NMOS晶體管。第一上拉晶體管PU-1與第二上拉晶體管PU-2的源極分別經(jīng)由介層插塞插塞614與616與第一金屬層M1的電壓源Vcc接觸線610與612電性耦合。
第一上拉晶體管PU-1的漏極、第一下拉晶體管PD-1的漏極、第一通柵晶體管PG-1的漏極、第三通柵晶體管PG-3的漏極、第二上拉晶體管PU-2的柵極與第二下拉晶體管PD-2的柵極經(jīng)由第一金屬層M1的內(nèi)單元聯(lián)機620也稱作節(jié)點1與插塞621、622、623與624電性耦合。且第二上拉晶體管PU-2的漏極、第二下拉晶體管PD-2的漏極、第二通柵晶體管PG-2的漏極、第四通柵晶體管PG-4的漏極、第一上拉晶體管PU-1的柵極與第一下拉晶體管PD-1的柵極經(jīng)由第一金屬層M1的內(nèi)單元聯(lián)機625與插塞626、627、628與629電性耦合。
第一下拉晶體管PD-1的源極經(jīng)由Vss接觸線630與插塞631與632與接地電壓Vss電性耦合；且第二下拉晶體管PD-2的源極經(jīng)由Vss接觸線633、插塞634與635與接地電壓Vss電性耦合。
第一通柵晶體管PG-1的源極經(jīng)由位線BLA的接觸線636、插塞637與位線BLA電性耦合。第一通柵晶體管PG-1與位線BLA電性耦合至第一上拉晶體管PU-1的漏極以及第一下拉晶體管PD-1的漏極。第一通柵晶體管PG-1的柵極與第二通柵晶體管PG-2的柵極經(jīng)由在第一金屬層M1上的字符線WL的接觸線638、插塞639與字符線WL電性耦合。
第二通柵晶體管PG-2的源極經(jīng)由互補式位線BLA接觸線640、插塞641與互補式位線BLA電性耦合。
與上述類似情形，第四通柵晶體管PG-4的源極經(jīng)由互補式位線C-BLB的接觸線642電性耦合至插塞643與互補式位線C-BLB。第四通柵晶體管PG-4與互補式位線C-BLB電性耦合至第二上拉晶體管PU-2的漏極與第二下拉晶體管PD-2的漏極。第三通柵晶體管PG-3的柵極與第四通柵晶體管PG-4的柵極經(jīng)由第一金屬層上的字符線WL的接觸線644與插塞645電性耦合至字符線WL。第三通柵晶體管PG-3的源極經(jīng)由位線BLB的接觸線646與插塞647與位線BLB電性耦合。如上所述，第三通柵晶體管PG-3的漏極電性耦合至第二上拉晶體管PU-2的柵極、第二下拉晶體管PD-2的柵極、第一上拉晶體管PU-1的漏極、第一下拉晶體管PD-1的漏極與第一通柵晶體管PG-1的漏極。
熟悉此技藝之人士可藉由上述結(jié)構(gòu)定義出單元或存儲單元660，如虛線所示。此存儲單元660定義為存儲單元的基本單元，且可藉由重復(fù)復(fù)制此基本單元而創(chuàng)造出更大的存儲器。在此較佳實施例中，單位單元660較長邊的長度約為單位單元660較短邊的長度2倍或以上，此外，單位單元660較短邊的長度較佳約為0.745μm或更短。在此較佳實施例中，且此單位單元660區(qū)域較佳小于1.2μm2。晶體管與源極/漏極區(qū)的縱軸對齊，且此縱軸與單位單元660較短邊平行。
一n井650或一深n井形成于單位單元660中，且其基底較佳為p型基底以提供大的p井，此p井大體上會包圍n井650，且在此n井650上會形成NMOS組件。此n井650可藉由習(xí)知技藝中n型離子的布植而形成于基底中，以在其中形成PMOS組件，如第一上拉晶體管PU-1與第二上拉晶體管PU-2。
較佳者，NMOS有源區(qū)(如第一通柵晶體管PG-1、第一下拉晶體管PD-1、第二通柵晶體管PG-2與第二下拉晶體管PD-2的源極/漏極區(qū))的面積為小于單位單元660面積的33％，且p井的面積小于單位單元260面積的75％。NMOS有源區(qū)與n井650間較佳的距離約為5～100nm，且更佳約為15～100nm。p井與p井帶狀接觸窗的最大距離較佳約小于7.2μm，且其電阻為6000歐姆，更佳為4000歐姆，此如圖7所示，p井帶狀處如圖7所示。
雖然本實用新型已以較佳實施例揭露如上，然其并非用以限定本實用新型，任何熟習(xí)此技藝者，在不脫離本實用新型的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本實用新型的保護范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準。
權(quán)利要求1.一種存儲單元，其特征在于，包括一p井區(qū)具有至少一NMOS晶體管形成于其中，且此NMOS晶體管具有一NMOS有源區(qū)；以及一n井區(qū)具有至少一PMOS晶體管形成于其中；以及其中該存儲單元具有一長邊與一短邊，此長邊至少為此短邊的兩倍長，且上述p井的縱軸與此短邊平行。
2.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元為一6T-SRAM單元。
3.根據(jù)權(quán)利要求2所述的存儲單元，其特征在于，一單元p井至一p井條狀接觸線的最大電阻值小于4000歐姆。
4.根據(jù)權(quán)利要求2所述的存儲單元，其特征在于，一單元p井至一p井低電阻條的最大距離小于7.2μm。
5.根據(jù)權(quán)利要求2所述的存儲單元，其特征在于，該p井區(qū)的面積小于該存儲單元面積的65％。
6.根據(jù)權(quán)利要求2所述的存儲單元，其特征在于，從該n井區(qū)至該NMOS有源區(qū)的距離小于75nm。
7.根據(jù)權(quán)利要求2所述的存儲單元，其特征在于，該NMOS有源區(qū)的面積小于該存儲單元面積的25％。
8.根據(jù)權(quán)利要求2所述的存儲單元，其特征在于，該短邊小于0.485μm。
9.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元為一8T-SRAM單元。
10.根據(jù)權(quán)利要求9所述的存儲單元，其特征在于，一單元p井至一p井條狀接觸線的最大電阻值小于4000歐姆。
11.根據(jù)權(quán)利要求9所述的存儲單元，其特征在于，一單元p井至一p井低電阻條的最大距離小于7.2μm。
12.根據(jù)權(quán)利要求9所述的存儲單元，其特征在于，該p井區(qū)的面積小于該存儲單元面積的75％。
13.根據(jù)權(quán)利要求9所述的存儲單元，其特征在于，從該n井區(qū)至該NMOS有源區(qū)的距離小于100nm。
14.根據(jù)權(quán)利要求9所述的存儲單元，其特征在于，該NMOS有源區(qū)的面積小于該存儲單元面積的33％。
15.根據(jù)權(quán)利要求9所述的存儲單元，其特征在于，該短邊小于0.745μm。
16.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該p井大體上包圍該n井。
17.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元包括多條Vss線路，此Vss線路位于一層或多層金屬層上。
18.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元具有一小于0.4μm2的區(qū)域，至少一個該PMOS晶體管或該NMOS晶體管具有一小于1000埃的柵極厚度。
19.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元包括至少一下拉晶體管，此下拉晶體管具有一小于40nm的柵極寬度與一小于13埃的柵極介電層厚度。
20.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元具有一小于0.5千萬億分之一法拉的最大儲存電容。
21.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元具有至少一條位線，且此每條位線與該p井的縱軸平行。
22.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元具有至少一條位線，且此每條位線具有至少一條Vcc線路或一條Vss線路鄰接于該位線。
23.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該存儲單元包括復(fù)數(shù)層金屬層，且該存儲單元包括一位線與一互補式位線，此位線與此互補式位線位于不同金屬層上。
專利摘要本實用新型提供一種用于CMOS的存儲器結(jié)構(gòu)，用以降低軟錯誤(soft－errors)的發(fā)生。在此存儲單元的布局中，晶體管的源極至漏極軸與存儲單元的較短邊平行，且此存儲單元具有一較長邊與一較短邊，其中較長邊較佳為較短邊的2倍長，如此可利用較短的井路徑來降低晶體管與井條狀處間的電阻，且較短的井條狀處可降低操作時的電壓與減少軟錯誤的發(fā)生。
文檔編號H01L29/78GK2751445SQ20042011817
公開日2006年1月11日 申請日期2004年11月24日 優(yōu)先權(quán)日2003年11月26日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司