專利名稱：半導(dǎo)體器件及制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件，尤其涉及半導(dǎo)體器件中的載流子遷移率(carrier mobility)以及半導(dǎo)體器件的制造方法。
背景技術(shù)：
諸如微處理器、數(shù)字信號處理器、微控制器、存儲器件等的集成電路典型地會包含數(shù)以百萬計的絕緣柵場效應(yīng)晶體管(Insulated GateField Effect Transistors，IGFETs)。為了想要提高組成集成電路的晶體管或器件的速度，集成電路制造商已減小器件尺寸。雖然較小的器件能夠在提高的速度下運(yùn)行，但諸如降低的源/漏極擊穿電壓(source-drainbreakdown voltage)、增大的結(jié)電容(junction capacitance)、以及臨界電壓的不穩(wěn)定性的次要性能因素卻會不利地影響晶體管的性能。這些有害的性能影響統(tǒng)稱為短溝道效應(yīng)(short channel effect)。
提高器件速度的技術(shù)已從縮小器件尺寸轉(zhuǎn)為改善載流子遷移率以及減輕短溝道效應(yīng)。例如，通過調(diào)整溝道區(qū)中的電場以最小化漏極耗盡區(qū)(depletion region)的峰值橫向電場(peak lateral electric field)，則能夠減輕短溝道效應(yīng)。一種降低橫向電場的技術(shù)是包括源極及漏極延伸區(qū)。另一種適用于提高載流子遷移率和減輕短溝道效應(yīng)的技術(shù)是在絕緣體上硅(Silicon-On-Insulator，SOI)襯底上制造器件。給半導(dǎo)體器件施以應(yīng)變(straining)能夠進(jìn)一步提高遷移率。生產(chǎn)應(yīng)變半導(dǎo)體器件的缺點(diǎn)是無法開發(fā)出能夠制造具有基本上相同應(yīng)變量的半導(dǎo)體器件的大規(guī)模制造過程。
因此，需要一種具有預(yù)定應(yīng)變量的半導(dǎo)體器件，以及一種制造所述半導(dǎo)體器件的方法。

發(fā)明內(nèi)容
本發(fā)明提供一種具有應(yīng)變溝道區(qū)的半導(dǎo)體器件以及一種制造所述半導(dǎo)體器件的方法，以滿足前述需求。依照一方面，本發(fā)明包括從半導(dǎo)體襯底形成臺面(mesa)結(jié)構(gòu)，其中，所述臺面結(jié)構(gòu)具有第一表面以及第一和第二側(cè)壁(sidewalls)。具有柵極表面以及第一和第二側(cè)面(sides)的柵極結(jié)構(gòu)形成在臺面結(jié)構(gòu)上，其中，所述柵極結(jié)構(gòu)的第一和第二部分分別配置在第一和第二側(cè)壁上。將鄰接?xùn)艠O結(jié)構(gòu)的第一和第二側(cè)面的半導(dǎo)體襯底部分予以摻雜。
依照另一方面，本發(fā)明包含一種用以制造適用于集成電路中的應(yīng)變半導(dǎo)體器件的方法。在所述方法中，提供絕緣體上半導(dǎo)體(semiconductor-on-insulator)的臺面隔離結(jié)構(gòu)，其中，所述臺面隔離結(jié)構(gòu)具有頂表面以及第一和第二側(cè)壁。在頂表面以及第一和第二側(cè)壁上形成柵極電介質(zhì)材料，并在柵極電介質(zhì)材料上形成柵極，其中，柵極和柵極電介質(zhì)材料共同形成具有頂表面和柵極側(cè)壁的柵極結(jié)構(gòu)。在臺面隔離結(jié)構(gòu)的頂表面鄰接第一和第二側(cè)壁的部分上，形成半導(dǎo)體材料。從半導(dǎo)體材料與柵極形成硅化物，其中，從柵極形成的硅化物對絕緣體上半導(dǎo)體的臺面隔離結(jié)構(gòu)施以應(yīng)變。
依照又一方面，本發(fā)明包括一種對半導(dǎo)體器件施以應(yīng)變的方法。將包括第一層半導(dǎo)體材料的半導(dǎo)體襯底配置在電介質(zhì)材料層之上，其中，所述半導(dǎo)體襯底具有頂表面和隔離側(cè)壁。具有柵極表面、第一和第二相對柵極側(cè)壁、以及第三和第四相對側(cè)面的柵極結(jié)構(gòu)形成在半導(dǎo)體襯底上。從柵極結(jié)構(gòu)的柵極表面以及第一和第二相對側(cè)壁形成硅化物，其中，所述硅化物對半導(dǎo)體襯底的半導(dǎo)體材料施以應(yīng)變。
依照再一方面，本發(fā)明包含適用于集成電路中的應(yīng)變半導(dǎo)體器件。所述應(yīng)變半導(dǎo)體器件包括具有臺面隔離構(gòu)形的(in a mesa isolationconfiguration)絕緣體上半導(dǎo)體襯底。具有柵極表面、第一和第二相對側(cè)壁、以及第三和第四相對側(cè)壁的柵極結(jié)構(gòu)配置在所述絕緣體上半導(dǎo)體的襯底上。第一和第二摻雜區(qū)分別鄰接?xùn)艠O結(jié)構(gòu)的第三和第四側(cè)壁。第一和第二硅化物區(qū)分別配置在第一和第二摻雜區(qū)上。柵極硅化物配置在柵極上，其中，所述柵極硅化物對半導(dǎo)體器件的溝道區(qū)施以應(yīng)變。


配合附圖閱讀以下詳細(xì)說明可對本發(fā)明有更清楚的了解，其中，類似組件用類似參考符號標(biāo)示。
圖1為依照本發(fā)明一實(shí)施例，在起始制造階段的半導(dǎo)體器件的一部分的透視圖；圖2為圖1的器件沿著剖面線2-2的剖面?zhèn)纫晥D；圖3為圖2的半導(dǎo)體器件進(jìn)一步處理后的剖面?zhèn)纫晥D；圖4為圖3的半導(dǎo)體器件進(jìn)一步處理后的剖面?zhèn)纫晥D；圖5為圖4的半導(dǎo)體器件沿著剖面線5-5的剖面?zhèn)纫晥D；圖6為圖4及圖5的半導(dǎo)體器件進(jìn)一步處理后的剖面?zhèn)纫晥D；圖7為圖6的半導(dǎo)體器件進(jìn)一步處理后的剖面?zhèn)纫晥D；圖8為圖7的半導(dǎo)體器件進(jìn)一步處理后的剖面?zhèn)纫晥D；圖9為圖8的半導(dǎo)體器件進(jìn)一步處理后的剖面?zhèn)纫晥D；圖10為圖9的半導(dǎo)體器件進(jìn)一步處理后的剖面?zhèn)纫晥D；以及圖11為圖10的半導(dǎo)體器件沿著剖面線11-11的剖面?zhèn)纫晥D。
具體實(shí)施例方式
一般而言，本發(fā)明提供一種包含應(yīng)變半導(dǎo)體器件或晶體管的集成電路，以及一種制造所述應(yīng)變半導(dǎo)體器件的方法。對半導(dǎo)體器件施以應(yīng)變，以提高其溝道區(qū)中電子和空穴的遷移率。依照一實(shí)施例，結(jié)合臺面隔離結(jié)構(gòu)和硅化柵極結(jié)構(gòu)(silicided gate structure)，以通過使溝道區(qū)處于壓縮應(yīng)力(compressive stress)下而提高空穴遷移率。依照另一實(shí)施例，結(jié)合對臺面結(jié)構(gòu)的掩埋氧化物施以非充分蝕刻(underetching)以及用柵極電介質(zhì)和柵極材料包覆(wrapping)非充分蝕刻的臺面結(jié)構(gòu)，以通過使溝道區(qū)處于拉伸應(yīng)力(tensile stress)下而提高電子與空穴的遷移率。在這些實(shí)施例中，硅化物優(yōu)選為硅化鎳。可在升高的溫度下對硅化物進(jìn)行退火處理(annealing)，以進(jìn)一步增大應(yīng)力。例如，當(dāng)在360℃的溫度下加以退火時，硅化鎳柵極的拉伸應(yīng)力約為800兆帕斯卡(MPa)，而當(dāng)在400℃的溫度下加以退火時，硅化鎳柵極的拉伸應(yīng)力約為1.25千兆帕斯卡(GPa)。依照又一實(shí)施例，制造柵極使其具有小于約250nm的寬度，以維持溝道區(qū)處于拉伸應(yīng)力下。
圖1為依照本發(fā)明一實(shí)施例，在制造期間的半導(dǎo)體器件10的一部分的透視圖。圖1所顯示的是被圖案化成包含臺面隔離結(jié)構(gòu)14的絕緣體上半導(dǎo)體(SOI)襯底12，其中，所述臺面隔離結(jié)構(gòu)14具有襯底表面20以及側(cè)壁16和18。SOI襯底12包括配置在電介質(zhì)層24之上的半導(dǎo)體材料層22，其中，電介質(zhì)層24配置在半導(dǎo)體材料體26之上。優(yōu)選地，半導(dǎo)體材料層22為非摻雜硅，且其厚度在單層硅的厚度至約25納米(nm)的范圍之間，而電介質(zhì)層24的厚度范圍在約50納米至約500納米之間。更優(yōu)選地，硅層22具有小于10nm的厚度，而電介質(zhì)層24則具有約200nm的厚度。襯底表面22也稱為襯底的頂表面或作用表面(active surface)。形成臺面隔離結(jié)構(gòu)的技術(shù)為本領(lǐng)域技術(shù)人員所知曉。
參照圖2，顯示沿著圖1剖面線2-2的圖案化SOI襯底12。更具體而言，圖2為顯示襯底表面20、硅層22、二氧化硅層24、以及硅層26的剖面?zhèn)纫晥D。
參照圖3，電介質(zhì)材料層28形成在襯底表面20上，而電介質(zhì)材料30形成在電介質(zhì)材料28上。例如，電介質(zhì)材料28為二氧化硅層，而電介質(zhì)材料30為氮化硅。二氧化硅層28結(jié)合氮化硅層30以形成柵極電介質(zhì)材料32?？捎帽绢I(lǐng)域技術(shù)人員所知曉的技術(shù)來形成二氧化硅層28和氮化硅層30，這些技術(shù)包括熱氧化(thermal oxidation)、化學(xué)氣相沉積(chemical vapor deposition)等。優(yōu)選地，柵極電介質(zhì)材料32的厚度范圍在約0.8nm至約2.0nm之間。甚至更優(yōu)選地，柵極電介質(zhì)材料32具有約1.3nm的厚度。應(yīng)當(dāng)了解的是，柵極電介質(zhì)材料32并不局限于兩層電介質(zhì)材料，也不局限于為氮化硅層配置在二氧化硅層上。例如，柵極電介質(zhì)材料32可包括具有例如大于3.9的高介電常數(shù)(κ)的材料、單層氧化物、或其組合。
使用例如化學(xué)氣相沉積技術(shù)，將多晶硅(polysilicon)層34形成在柵極電介質(zhì)材料32上。多晶硅層34厚度的適當(dāng)范圍在約1nm至約2nm之間。將光刻膠層沉積在多晶硅層34上，并將其圖案化以形成蝕刻掩模36。
參照圖4，使用優(yōu)先蝕刻多晶硅的蝕刻化學(xué)作用，亦即對光刻膠蝕刻掩模36具有選擇性的蝕刻化學(xué)作用，來對多晶硅層34進(jìn)行蝕刻。例如，使用各向異性的反應(yīng)離子蝕刻(reactive ion etch，RIE)以及對光刻膠具有選擇性的蝕刻劑種類，來對多晶硅層34進(jìn)行蝕刻?？蛇x地，可在蝕刻多晶硅層34后，各向異性地蝕刻柵極電介質(zhì)材料32，亦即二氧化硅層28和氮化硅層30。蝕刻多晶硅和柵極電介質(zhì)材料的方法對于本領(lǐng)域技術(shù)人員為熟知的。去除蝕刻掩模36。多晶硅層34的剩余部分38作為半導(dǎo)體器件10的柵極。柵極電介質(zhì)材料32介于柵極38和襯底22之間的部分40則作為柵極電介質(zhì)。柵極38和柵極電介質(zhì)40共同形成柵極結(jié)構(gòu)42。柵極結(jié)構(gòu)42具有柵極表面44和相對側(cè)壁46和47。
參照圖5，顯示沿著圖4剖面線5-5的剖視圖。圖5所顯示的為臺面隔離結(jié)構(gòu)14的硅層22、二氧化硅層24、以及硅層26。應(yīng)當(dāng)注意的是，由于在制造半導(dǎo)體器件10期間已蝕刻掉二氧化硅層24的一些部分，因此側(cè)壁16和18延伸于硅層22之下。特別地，二氧化硅層24可在清洗步驟期間被蝕刻，其中，進(jìn)行所述清洗步驟是為形成多晶硅層34做準(zhǔn)備。所述蝕刻處理也稱為非充分蝕刻處理，能夠控制所述蝕刻處理而使得一預(yù)定量的二氧化硅層24被非充分蝕刻掉。優(yōu)選地，從各側(cè)面，亦即，從側(cè)壁16和18蝕刻掉的二氧化硅層24的量在約10nm至約30nm之間。甚至更優(yōu)選地，從各側(cè)面蝕刻掉的二氧化硅層24的量約為20nm。由于所述非充分蝕刻處理，因此柵極電介質(zhì)材料32包覆硅層22的相對側(cè)面48和49。同樣地，多晶硅層34包覆柵極電介質(zhì)40鄰接相對側(cè)面48和49的部分。
參照圖6，厚度在約2.5nm至約10nm之間的二氧化硅層50形成在柵極38和氮化硅層30上。厚度在約5nm至約50nm之間的氮化硅層52形成在二氧化硅層50上。優(yōu)選地，二氧化硅層50具有5nm的厚度，而氮化硅層52具有30nm的厚度。
參照圖7，使用各向異性反應(yīng)離子蝕刻對氮化硅層52和二氧化硅層50進(jìn)行蝕刻。在各向異性蝕刻后，二氧化硅層50的一部分54和氮化硅層52的一部分56保留在柵極結(jié)構(gòu)42之上以及在硅層22鄰接?xùn)艠O結(jié)構(gòu)42的部分之上。應(yīng)當(dāng)注意的是，如果沒有在形成柵極38后對柵極電介質(zhì)材料32進(jìn)行各向異性蝕刻，如參照圖4的說明，則可在對氮化硅層52和二氧化硅層50進(jìn)行各向異性蝕刻后，對柵極電介質(zhì)材料32進(jìn)行各向異性蝕刻。
具有表面60以及厚度在約15nm至約45nm間的硅層58生長在硅層22的暴露部分上。優(yōu)選地，使用選擇性外延生長技術(shù)來生長硅層58。應(yīng)當(dāng)注意的是，硅層58不局限于硅，而是可以為任何適合的半導(dǎo)體材料，例如硅鍺或鍺。
將諸如砷或磷的N型導(dǎo)電率雜質(zhì)材料注入硅層58中，以形成摻雜區(qū)62和64，所述摻雜區(qū)62和64分別作為源極和漏極延伸區(qū)。優(yōu)選地，源極延伸區(qū)62在柵極結(jié)構(gòu)42之下從柵極側(cè)面46延伸，而漏極延伸區(qū)64在柵極結(jié)構(gòu)42之下從柵極側(cè)面47延伸。延伸區(qū)62和64可延伸至電介質(zhì)層24內(nèi)。例如，延伸區(qū)62和64的濃度在約1×1018個原子每立方厘米(atoms/cm3)至約5×1020atoms/cm3的范圍間。優(yōu)選地，使用傾斜角在約7度至約45度間的斜角注入(tilt angle implant)來形成延伸區(qū)62和64，其中，所述角度形成在表面60和從表面60垂直延伸的假想線(imaginary line)之間。分別用以形成源極和漏極延伸區(qū)62和64的適當(dāng)注入?yún)?shù)包括范圍在約1012個離子每平方厘米(ions/cm2)到約1015ions/cm2間的注入劑量，以及范圍在約1千電子伏特(KeV)至約20KeV間的注入能量。在注入后，對半導(dǎo)體器件10進(jìn)行退火。雖然使用有角度的或斜角注入分別形成源極和漏極延伸區(qū)62和64，但應(yīng)當(dāng)了解的是，除了柵極結(jié)構(gòu)42下方的部分外，所述注入處理也可對硅層58和72的其它部分進(jìn)行注入。
進(jìn)行源極/漏極注入以形成源極區(qū)72和漏極區(qū)74。所述源極/漏極注入也可對柵極結(jié)構(gòu)42進(jìn)行摻雜。適用于源極/漏極摻雜的一組參數(shù)包含進(jìn)行諸如砷的N型雜質(zhì)材料的注入，劑量范圍在約1×1014ions/cm2到約1×1016ions/cm2間，注入能量范圍在約20KeV至約50KeV間。將摻雜的半導(dǎo)體材料加熱到約攝氏800度(℃)至1,100℃間的溫度，以進(jìn)行退火。
將耐火(refractory)金屬層76保形地(conformally)沉積在硅表面60和氮化硅層52的部分56上。例如，耐火金屬層76的金屬為厚度范圍在約50至約150間的鎳。將耐火金屬加熱到350℃至500℃間的溫度。
參照圖8，所述熱處理導(dǎo)致在鎳與硅接觸的所有區(qū)域中，鎳與硅反應(yīng)而形成硅化鎳(NiSi)。因此，硅化鎳區(qū)82形成在源極區(qū)72中，而硅化鎳區(qū)84形成在漏極區(qū)74中。鄰接氮化物層52的部分56的鎳的部分維持未反應(yīng)。在形成硅化鎳區(qū)82和84后，將所有未反應(yīng)的硅化鎳予以去除。應(yīng)當(dāng)了解的是，硅化物的類型并非本發(fā)明的限制條件。例如，其它適當(dāng)?shù)墓杌锇杌?TiSi)、硅化鉑(PtSi)、硅化鈷(CoSi2)等。如本領(lǐng)域技術(shù)人員所知曉，硅會在形成硅化物期間被消耗掉，而硅的消耗量為所形成的硅化物的類型的函數(shù)。
厚度范圍在約250埃()至約750間的電介質(zhì)材料層86形成在硅化物區(qū)82和84之上以及氮化硅層52的部分56之上。厚度范圍在約500至約2,500間的電介質(zhì)材料層88形成在電介質(zhì)層86上。例如，電介質(zhì)層86是厚度約為500的氮氧化硅，而電介質(zhì)層88是厚度約為1,500的由分解原硅酸四乙酯(tetraethylorthosilicate，TEOS)而形成的氧化物。
參照圖9，使用例如對多晶硅具有高選擇性的化學(xué)機(jī)械拋光(Chemical Mechanical Polishing，CMP)，來對TEOS層88進(jìn)行平坦化。因此，所述平坦化處理在柵極38上停止。將耐火金屬層90保形地沉積在硅表面44、TEOS層88、氮氧化硅層86的暴露部分、以及二氧化硅層54和氮化硅層56的暴露部分之上。例如，耐火金屬層90的金屬是厚度約為700的鎳。將耐火金屬加熱到約350℃至500℃間的溫度。
參照圖10，所述熱處理導(dǎo)致在鎳與硅接觸的所有區(qū)域中，鎳與硅反應(yīng)而形成硅化鎳(NiSi)。因此，硅化鎳區(qū)92從柵極38形成。鎳位于非硅區(qū)上的部分維持未反應(yīng)，其中，所述非硅區(qū)亦即TEOS層88、SiON層86的暴露部分、以及二氧化硅層54和氮化硅層56的暴露部分。在形成硅化鎳區(qū)92后，將所有未反應(yīng)的硅化鎳予以去除。應(yīng)當(dāng)了解的是，硅化物的類型并非本發(fā)明的限制條件。例如，其它適當(dāng)?shù)墓杌锇杌?TiSi)、硅化鉑(PtSi)、硅化鈷(CoSi2)等。如本領(lǐng)域技術(shù)人員所知曉，硅會在形成硅化物期間被消耗掉，而硅的消耗量為所形成的硅化物的類型的函數(shù)。
參照圖11，顯示半導(dǎo)體器件10沿著圖10的剖面線11-11的剖面?zhèn)纫晥D。圖11中所顯示的是位于電介質(zhì)層24上的硅層22，而電介質(zhì)層24位于半導(dǎo)體材料體26上。包括二氧化硅層28和氮化硅層30的柵極電介質(zhì)40包覆硅層22的相對側(cè)面48和49。同樣地，柵極38的硅化鎳區(qū)92包覆柵極電介質(zhì)40鄰接相對側(cè)面48和49的部分。
至此，應(yīng)可領(lǐng)會本發(fā)明提供了一種適用于集成電路的應(yīng)變半導(dǎo)體器件。本發(fā)明的優(yōu)點(diǎn)為，通過調(diào)整柵極寬度、選擇退火溫度、以及非充分蝕刻臺面結(jié)構(gòu)，可將半導(dǎo)體器件制造成處于壓縮應(yīng)力或拉伸應(yīng)力下。半導(dǎo)體器件可包含這些所述技術(shù)中的一種或超過一種的這些所述技術(shù)的結(jié)合，以提供應(yīng)力。據(jù)此，能夠?qū)㈦娮舆w移率、空穴遷移率或者電子和空穴兩者的遷移率進(jìn)行最優(yōu)化。提高的遷移率會導(dǎo)致提高的器件性能。例如，依照本發(fā)明的實(shí)施例所制造的NMOS(N型金屬氧化物半導(dǎo)體)和PMOS(P型金屬氧化物半導(dǎo)體)晶體管分別具有小至0.2微微秒(picosecond，ps)和0.3ps的CV/I延遲。本發(fā)明的另一優(yōu)點(diǎn)為，在最后的較高溫度處理步驟中界定所述應(yīng)變，其有助于防止后續(xù)的松弛作用(relaxation)。而又一優(yōu)點(diǎn)為，高遷移率會增大器件的驅(qū)動電流，而在這種超薄絕緣體上半導(dǎo)體器件中的量子效應(yīng)會增大其臨界電壓，從而改善補(bǔ)償電流(offset current)。
雖然在此已公開了一些優(yōu)選實(shí)施例和方法，但從上述公開，本領(lǐng)域技術(shù)人員應(yīng)十分清楚，所述實(shí)施例和方法可具有各種變化和改變，而不會脫離本發(fā)明的精神及范圍。本發(fā)明的范圍僅應(yīng)由所附的權(quán)利要求以及適用法律的規(guī)則和原則所限制。
權(quán)利要求
1.一種用于制造半導(dǎo)體器件的方法，包括提供半導(dǎo)體襯底；從所述半導(dǎo)體襯底形成臺面結(jié)構(gòu)，其中所述臺面結(jié)構(gòu)具有第一表面以及第一和第二側(cè)壁；在所述臺面結(jié)構(gòu)上形成柵極結(jié)構(gòu)，其中所述柵極結(jié)構(gòu)具有柵極表面以及第一和第二側(cè)面，并且其中所述柵極結(jié)構(gòu)的第一和第二部分分別位于所述第一和第二側(cè)壁上；以及對鄰接所述柵極結(jié)構(gòu)的第一和第二側(cè)面的所述半導(dǎo)體襯底部分進(jìn)行摻雜。
2.如權(quán)利要求1所述的方法，其中，形成所述柵極結(jié)構(gòu)的步驟包括在所述臺面結(jié)構(gòu)上形成第一層電介質(zhì)材料；以及在所述第一層電介質(zhì)材料上形成第二層電介質(zhì)材料。
3.如權(quán)利要求1所述的方法，其中，形成所述柵極結(jié)構(gòu)的步驟包括在所述第一和第二側(cè)壁上形成第一層電介質(zhì)材料的部分，其中所述第一層電介質(zhì)材料的一部分作為所述柵極結(jié)構(gòu)的第一部分，而所述第一層電介質(zhì)材料的另一部分作為所述柵極結(jié)構(gòu)的第二部分，以及氧化所述第一和第二側(cè)壁。
4.如權(quán)利要求1所述的方法，其中形成所述柵極結(jié)構(gòu)的步驟包括在所述臺面結(jié)構(gòu)上形成第一層電介質(zhì)材料；以及還包括在所述半導(dǎo)體襯底上鄰接所述柵極結(jié)構(gòu)的第一和第二側(cè)面處，通過選擇性生長半導(dǎo)體材料層而形成所述半導(dǎo)體材料層。
5.一種用于制造適用于集成電路的應(yīng)變半導(dǎo)體器件的方法，包括提供絕緣體上半導(dǎo)體的臺面隔離結(jié)構(gòu)，其中，所述絕緣體上半導(dǎo)體的臺面隔離結(jié)構(gòu)具有頂表面以及第一和第二側(cè)壁；在所述頂表面以及所述第一和第二側(cè)壁上形成柵極電介質(zhì)材料；在所述柵極電介質(zhì)材料上形成柵極，其中所述柵極和所述柵極電介質(zhì)材料共同形成具有頂表面和柵極側(cè)壁的柵極結(jié)構(gòu)；在鄰接所述第一和第二側(cè)壁的所述臺面隔離結(jié)構(gòu)頂表面的部分上，形成半導(dǎo)體材料；從所述半導(dǎo)體材料形成硅化物；以及從所述柵極形成硅化物，其中，從所述柵極形成的硅化物對所述半導(dǎo)體器件施以應(yīng)變。
6.一種對半導(dǎo)體器件施以應(yīng)變的方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括配置在電介質(zhì)材料層上的第一層半導(dǎo)體材料，其中，所述半導(dǎo)體襯底具有頂表面和隔離側(cè)壁；在所述半導(dǎo)體襯底上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)具有柵極表面、第一和第二相對柵極側(cè)壁、以及第三和第四相對柵極側(cè)壁；以及從所述柵極結(jié)構(gòu)的所述柵極表面以及所述第一和第二相對柵極側(cè)壁形成硅化物，其中所述硅化物對所述半導(dǎo)體襯底的半導(dǎo)體材料施以應(yīng)變。
7.如權(quán)利要求6所述的方法，還包括在所述第一層半導(dǎo)體材料鄰接所述第三和第四相對柵極側(cè)壁的部分上形成第二層半導(dǎo)體材料，并在形成所述第二層半導(dǎo)體材料前保護(hù)所述柵極結(jié)構(gòu)。
8.如權(quán)利要求6所述的方法，還包括在所述第一層半導(dǎo)體材料鄰接所述第三和第四相對柵極側(cè)壁的部分上形成第二層半導(dǎo)體材料；摻雜所述第二層半導(dǎo)體材料；從所述第二層半導(dǎo)體材料形成硅化物；以及在從所述柵極表面形成硅化物前，保護(hù)從所述第二層介電材料形成的硅化物。
9.一種適用于集成電路中的應(yīng)變半導(dǎo)體器件，包括絕緣體上半導(dǎo)體襯底，具有臺面隔離構(gòu)形；柵極結(jié)構(gòu)，配置在所述絕緣體上半導(dǎo)體襯底上，所述柵極結(jié)構(gòu)具有柵極表面、第一和第二相對側(cè)壁、以及第三和第四相對側(cè)壁；第一和第二摻雜區(qū)，分別鄰接于所述柵極結(jié)構(gòu)的所述第三和第四相對側(cè)壁；第一和第二硅化物區(qū)，分別在所述第一和第二摻雜區(qū)上；以及在所述柵極上的柵極硅化物，其中所述柵極硅化物對所述半導(dǎo)體器件施以應(yīng)變。
10.如權(quán)利要求9所述的應(yīng)變半導(dǎo)體器件，其中所述柵極結(jié)構(gòu)包括配置在第二電介質(zhì)材料上的第一電介質(zhì)材料，以及配置在所述第一電介質(zhì)材料上的半導(dǎo)體材料，所述第一層電介質(zhì)材料為氧化物，所述第二層電介質(zhì)材料為氮化硅，而所述半導(dǎo)體材料為多晶硅，其中，所述第一電介質(zhì)材料還包含配置在所述第一和第二相對側(cè)壁上的側(cè)壁氧化物。
全文摘要
本發(fā)明公開了一種適用于集成電路中的應(yīng)變半導(dǎo)體器件，以及一種用以制造該應(yīng)變半導(dǎo)體器件的方法。從絕緣體上半導(dǎo)體的襯底形成臺面隔離結(jié)構(gòu)。在該臺面隔離結(jié)構(gòu)上形成柵極結(jié)構(gòu)。該柵極結(jié)構(gòu)包含配置在柵極電介質(zhì)材料上的柵極，并具有兩組相對側(cè)壁。在臺面隔離結(jié)構(gòu)鄰接該柵極結(jié)構(gòu)的第一組相對側(cè)壁的部分上選擇性生長半導(dǎo)體材料，然后再予以摻雜。硅化該摻雜的半導(dǎo)體材料，并通過電介質(zhì)材料予以保護(hù)。硅化該柵極，其中，硅化物包覆第二組相對側(cè)壁，并對半導(dǎo)體器件的溝道區(qū)施以應(yīng)力。
文檔編號H01L29/786GK1809927SQ200480017621
公開日2006年7月26日 申請日期2004年6月5日 優(yōu)先權(quán)日2003年6月23日
發(fā)明者Z·克里沃卡皮奇 申請人:先進(jìn)微裝置公司