專利名稱：肖特基勢(shì)壘集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大致涉及半導(dǎo)體集成電路(IC)領(lǐng)域。更具體地說，本發(fā)明涉及具有肖特基勢(shì)壘金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管(MOSFET)并包括至少一個(gè)肖特基勢(shì)壘P型MOSFET(PMOS)或N型MOSFET(NMOS)和/或肖特基勢(shì)壘互補(bǔ)MOSFET(CMOS)的IC。
(2)背景技術(shù)在現(xiàn)有技術(shù)中已知的一種類型的晶體管是肖特基勢(shì)壘金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(肖特基勢(shì)壘MOSFET或SB-MOS)。SB-MOS器件的源電極和漏電極由金屬構(gòu)成。在金屬和半導(dǎo)體襯底之間的界面形成肖特基勢(shì)壘接觸?，F(xiàn)有技術(shù)中另一種已知的晶體管是傳統(tǒng)的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(傳統(tǒng)MOSFET)。對(duì)比SB-MOS器件，傳統(tǒng)MOSFET器件的源電極和漏電極由摻雜來構(gòu)成。傳統(tǒng)MOSFET器件在源極和漏極中也具有金屬硅化物區(qū)域。這些源極/漏極金屬硅化物區(qū)域提供與傳統(tǒng)MOSFET器件導(dǎo)線的電阻性的電接觸，這些導(dǎo)線在半導(dǎo)體襯底上把該器件和其它器件互連起來。金屬硅化物在傳統(tǒng)MOSFET器件的源極/漏極區(qū)域中提供與摻雜的源極/漏極區(qū)域的低電阻接觸，并且與半導(dǎo)體襯底既不接觸也不形成肖特基勢(shì)壘接觸。
MOSFET器件的一個(gè)重要的性能特性是驅(qū)動(dòng)電流(Id)，它是在施加的源極電壓(Vs)接地且柵極和漏極以電源電壓(Vdd)偏置時(shí)，從源極流到漏極的電流。驅(qū)動(dòng)電流是確定電路性能的一個(gè)重要參數(shù)。例如，晶體管的開關(guān)速度與Id成比例，以致驅(qū)動(dòng)電流越高，器件開關(guān)越快，從而提供更高性能的集成電路。
圖1示出了SB-MOS器件和傳統(tǒng)的MOSFET器件在不同Vg下的Id132和Vd131的關(guān)系。在圖1中示出的曲線示出了公知的并且不是基于測(cè)量數(shù)據(jù)的趨勢(shì)。在低Vd處Id-Vd的分布曲線示出的是導(dǎo)通特性。SB-MOS器件Id-Vd曲線的一個(gè)特征是低Vd131的亞線性形狀，如實(shí)線110、115、120、125、130所示。對(duì)于SB-MOS器件而言，亞線性Id-Vd導(dǎo)通是由金屬源-漏極與溝道的界面上有限的肖特基勢(shì)壘引起的。傳統(tǒng)的MOSFET器件在低Vd處提供線性Id-Vd導(dǎo)通特性，如圖1中虛線135、140、145、150、155所示。當(dāng)用于集成電路(IC)中時(shí)，SB-MOS器件的線性Id-Vd導(dǎo)通特性潛在地降低了器件的有效開關(guān)速度。亞線性導(dǎo)通已經(jīng)見諸于文獻(xiàn)且作為SB-MOS器件為何不能在集成電路中得到實(shí)際使用的原因被引用(B.Winstead等人，IEEE電子器件學(xué)報(bào)(IEEETransactions on Electron Devices)，2000，第1241-1246頁)。工業(yè)文獻(xiàn)一貫教導(dǎo)肖特基勢(shì)壘高度Φb應(yīng)被減小或使之小于零，以便最小化亞線性導(dǎo)通現(xiàn)象并由此使SB-MOS器件的性能與其它MOSFET器件技術(shù)相競(jìng)爭(zhēng)(J.Kedzierski等人，IEDM，2000，第57-60頁；E.Dubois等人，固態(tài)電子學(xué)(Solid State Electronics)，2002，第997-1004頁；J.Guo等人，IEEE電子器件學(xué)報(bào)(IEEE Transactions on Electron Devices)，2002，第1897-1902頁；K.Ikeda等人，IEEE電子器件學(xué)報(bào)(IEEE Transactions on ElectronDevices)，2002，第670-672頁；M.Tao等人，應(yīng)用物理通訊(Applied PhysicsLetters)，2003，第2593-2595頁)。
此外，已經(jīng)報(bào)道了試圖開發(fā)有效的SB-MOS。例如，韋爾奇的第5,760,449號(hào)美國專利提出了具有電性能連接的N溝道和P溝道MOSFET的肖特基勢(shì)壘晶體管系統(tǒng)，其中，N型和P型器件的源結(jié)而非漏結(jié)電性能連接，且該系統(tǒng)使用中等間隙的硅化鉻以形成N型和P型器件二者的肖特基勢(shì)壘源極和漏極區(qū)域。在韋爾奇的圖8中，提供了CMOS開關(guān)曲線。韋爾奇闡述了“由于開關(guān)的再生性質(zhì)，實(shí)際的開關(guān)曲線將更陡峭”。這暗示并未獲得實(shí)際的開關(guān)曲線，它也沒有對(duì)所制造的電路進(jìn)行測(cè)量。在從韋爾奇的類似工作中，第5,663,584號(hào)美國專利，第5,760,449號(hào)美國專利，第6,091,128號(hào)美國專利，第6,268,636B1號(hào)美國專利，以及第6,624,493B1號(hào)美國專利，韋爾奇提出了具有電性能連接的N溝道和P溝道MOSFET的各種肖特基勢(shì)壘晶體管系統(tǒng)。但是，韋爾奇沒有提供開發(fā)和制造實(shí)際的COMS電路的說明。
此外，Rishton等人在相同的半導(dǎo)體襯底下制造出金屬源極/漏極肖特基勢(shì)壘NMOS和PMOS器件對(duì)(S.A.Rishton等人，J.Vac.Sci.Technol.B，1997，第2795-2798頁)。正如Rishton所闡述的那樣，對(duì)于PMOS和NMOS器件二者而言，鎢被用作源極/漏極材料，而Si/W用作柵極材料。Rishton沒有提供肖特基勢(shì)壘NMOS和PMOS器件電性能連接的說明，也沒有描述或制造有效的電路。
類似地，Krivokapic的第6,555,879號(hào)美國專利提出了金屬源極/漏極SOICOMS集成電路。由Krivokapic列7，第59-67行所教授的那樣，對(duì)PMOS和NMOS二者而言，單個(gè)材料被用來形成源極/漏極區(qū)域。Krivokapic沒有揭示制造或測(cè)量任何有效的肖特基勢(shì)壘電路。
盡管做了這些嘗試，但還沒有一種已知參考文獻(xiàn)教授了具有至少一個(gè)肖特基勢(shì)壘MOSFET器件(肖特基勢(shì)壘集成電路)的制造好的集成電路已經(jīng)通過測(cè)試和報(bào)道。在工業(yè)中存在著開發(fā)肖特基勢(shì)壘集成電路的需求，與其它COMS技術(shù)相比較，它具備性能、制造能力和成本的優(yōu)勢(shì)。
(3)發(fā)明內(nèi)容在一個(gè)方面，本發(fā)明提供了一種集成電路，該集成電路包括至少一個(gè)NMOS器件或PMOS器件；其中NOMS器件和PMOS器件中的至少一個(gè)是具有大量體電荷傳輸?shù)男ぬ鼗鶆?shì)壘MOS(SB-MOS)器件。
在本發(fā)明的另一個(gè)方面，提供了一種CMOS電路。該CMOS電路包括至少一個(gè)肖特基勢(shì)壘NMOS器件；至少一個(gè)肖特基勢(shì)壘PMOS器件，該肖特基勢(shì)壘PMOS器件與至少一個(gè)肖特基勢(shì)壘NMOS器件相連接；其中肖特基勢(shì)壘NMOS器件和肖特基勢(shì)壘PMOS器件中的至少一個(gè)提供大量體傳輸。
在本發(fā)明的一個(gè)實(shí)施例中，肖特基勢(shì)壘NMOS器件和肖特基勢(shì)壘PMOS器件每個(gè)包括半導(dǎo)體襯底，半導(dǎo)體襯底上的柵極電極，以及半導(dǎo)體襯底上的源極電極和漏極電極。源極電極和漏極電極確定了具有溝道長度和具有移動(dòng)電荷載流子的溝道區(qū)域，其中源極電極和漏極電極中的至少一個(gè)形成與襯底的肖特基接觸或類肖特基接觸。
雖然已揭示了多個(gè)實(shí)施例，根據(jù)下面顯示和描述本發(fā)明的示例性實(shí)施例的詳細(xì)描述，對(duì)本領(lǐng)域哪些技術(shù)人員來說，本發(fā)明的其它實(shí)施例將變得更加明顯。如同將要認(rèn)識(shí)到的一樣，本發(fā)明能夠在各個(gè)顯著的方面進(jìn)行修改，只要所有的修改不背離本發(fā)明的精神和范圍。因此，附圖及詳細(xì)描述應(yīng)被認(rèn)為實(shí)質(zhì)上是示例性的而非限制性的。
(4)


圖1示出了SB-MOS器件和摻雜源極-漏極MOSFET器件的示例晶體管曲線；圖2示出了本發(fā)明的肖特基勢(shì)壘互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(SB-MOS)的示例性實(shí)施例的剖面圖；圖3示出了依照本發(fā)明的原理，具有串聯(lián)連接的肖特基勢(shì)壘PMOS和肖特基勢(shì)壘NMOS器件的肖特基勢(shì)壘反相器電路的布置的示例性實(shí)施例；圖4示出了25nm肖特基勢(shì)壘PMOS器件的蒙特卡洛(Monte Carlo)器件仿真的示例性實(shí)施例，該實(shí)施例示出了在溝道區(qū)域中電荷載流子的分布；圖5示出了25nm傳統(tǒng)PMOS器件的蒙特卡洛(Monte Carlo)器件仿真的示例性實(shí)施例，該實(shí)施例示出了在溝道區(qū)域中電荷載流子的分布；圖6示出了在25nm肖特基勢(shì)壘PMOS器件和25nm傳統(tǒng)PMOS器件中電荷載流子分布的直方圖的示例性實(shí)施例，其中直方圖顯示到1.0nm的深度；圖7示出了在25nm肖特基勢(shì)壘PMOS器件和25nm傳統(tǒng)PMOS器件中電荷載流子分布的直方圖的示例性實(shí)施例，其中直方圖顯示到10.0nm的深度；圖8示出了肖特基勢(shì)壘PMOS器件的電流增益的曲線的示例性實(shí)施例，其中通過外插法估計(jì)單位電流增益；圖9示出了比較測(cè)量的肖特基勢(shì)壘PMOS器件和傳統(tǒng)PMOS器件的單位電流增益的示例性實(shí)施例，其中肖特基勢(shì)壘PMOS器件提供優(yōu)異的單位電流頻率性能；以及圖10示出了根據(jù)本發(fā)明肖特基勢(shì)壘PMOS的跨導(dǎo)曲線的示例性實(shí)施例。
(5)
具體實(shí)施例方式
通常，本發(fā)明提供集成電路。該集成電路由至少一個(gè)NMOS器件或至少一個(gè)PMOS器件構(gòu)成；其中至少一個(gè)NMOS器件或至少一個(gè)PMOS器件是具有大量體電荷輸送的肖特基勢(shì)壘MOS器件。在一個(gè)實(shí)施例中，肖特基勢(shì)壘BMOS和肖特基勢(shì)壘PMOS器件各自由半導(dǎo)體襯底和半導(dǎo)體襯底上的柵極電極構(gòu)成。在半導(dǎo)體襯底上的源極電極和漏極電極限定了具有溝道長度和具有移動(dòng)電荷載流子的溝道區(qū)域，其中源極電極和漏極電極中的至少一個(gè)形成與襯底的肖特基或類肖特基接觸。
作為獨(dú)特的優(yōu)點(diǎn)，發(fā)明人已經(jīng)發(fā)現(xiàn)，金屬源極和漏極電極可極大減小寄生串聯(lián)電阻(～10Ω-μm)和接觸電阻(小于10-8Ω-cm2)。在肖特基接觸處的內(nèi)置的肖特基勢(shì)壘提供對(duì)截止?fàn)顟B(tài)漏電流的出色控制。器件基本上消除了寄生雙極作用，使它無條件地免除在存儲(chǔ)器和邏輯線路中的閂鎖效應(yīng)、反向效應(yīng)以及多單元軟錯(cuò)誤。雙極作用的消除也極大地減少了與寄生雙極作用有關(guān)的其它不利效應(yīng)的發(fā)生，諸如單獨(dú)事件干擾和單個(gè)單元軟錯(cuò)誤。本發(fā)明的器件便于制造，用于源極/漏極形成所需的掩膜要少兩種，沒有淺層擴(kuò)散或深層源極/漏極注入，并只采用低溫(＜500℃)源極/漏極工藝。由于是低溫處理，所以更容易形成諸如高k柵極絕緣體的應(yīng)變硅和金屬柵極的新型、潛在的關(guān)鍵材料的形成。
圖2示出了本發(fā)明的示例性實(shí)施例的橫截面視圖，如肖特基勢(shì)壘COMS電路(SB-MOS)200所例示的那樣。該實(shí)施例包括在半導(dǎo)體襯底203上的肖特基勢(shì)壘NMOS(SB-NMOS)器件201和肖特基勢(shì)壘PMOS(SB-PMOS)器件202，SB-NMOS和SB-PMOS器件電性能連接。本領(lǐng)域技術(shù)人員將容易認(rèn)識(shí)到，SB-CMOS電路可由多個(gè)SB-MOS器件和多個(gè)傳統(tǒng)MOS器件的多種組合來構(gòu)成。一個(gè)這樣的例子包括由半導(dǎo)體襯底上SB-NMOS器件和傳統(tǒng)PMOS器件組成的SB-CMOS電路，該SB-NMOS和該傳統(tǒng)的PMOS電性能連接。
貫穿這里的整個(gè)討論，提供了在襯底上面形成SB-CMOS電路的參考例子。本發(fā)明并不將半導(dǎo)體襯底限于特殊類型。本領(lǐng)域技術(shù)人員將容易地認(rèn)識(shí)到，許多半導(dǎo)體襯底可用于SB-CMOS電路，例如，包括硅、硅鍺、砷化鎵、磷化銦、應(yīng)變半導(dǎo)體襯底以及絕緣體上硅(SOI)。這些襯底材料和任何其它半導(dǎo)體襯底都可以使用，并且它們也都在本發(fā)明的教導(dǎo)范圍之內(nèi)。
在本發(fā)明的SB-CMOS電路中，SB-NMOS和SB-PMOS器件201、202包括源極電極210、211和漏極電極215、216，它們由具有溝道雜質(zhì)的溝道區(qū)域220、221隔開。絕緣膜230位于溝道區(qū)域220、221的上部。溝道區(qū)域220、221為襯底203的導(dǎo)通態(tài)電流運(yùn)輸區(qū)域，其中諸如空穴和電子的移動(dòng)電荷載流子從源極210、211流到漏極215、216。當(dāng)由于加上了適當(dāng)?shù)碾娖珘菏沟脧脑礃O到漏極流過顯著的電流時(shí)，諸如SB-NMOS201或SB-PMOS器件202的器件處于導(dǎo)通狀態(tài)。
對(duì)于傳統(tǒng)的MOSFET器件而言，溝道區(qū)域通常離絕緣層230非常接近，并且沒有充分垂直向下延伸進(jìn)入半導(dǎo)體襯底203。具有薄溝道區(qū)域或反型層的器件被稱為表面?zhèn)鬏斊骷?。例如，表面?zhèn)鬏攨^(qū)域或反型層大約為2nm厚，但更一般地是從1nm到3nm厚。與傳統(tǒng)的MOSFET表面?zhèn)鬏斊骷?duì)比明顯，本發(fā)明SB-CMOS電路中的SB-MOS器件201、202的溝道區(qū)域220、221，可充分垂直向下延伸進(jìn)入體半導(dǎo)體襯底。大量的移動(dòng)電荷位于表面?zhèn)鬏攨^(qū)域或反型層之外的體半導(dǎo)體襯底內(nèi)。例如，大量的移動(dòng)電荷遍布體半導(dǎo)體襯底垂直距離反型層直到大約30nm的深度。在另一個(gè)實(shí)施例中，大量的移動(dòng)電荷遍布體半導(dǎo)體襯底垂直距離柵極電極230對(duì)溝道區(qū)域220、221的界面直到大約50nm的深度。溝道區(qū)域220、221可包括表面?zhèn)鬏攨^(qū)域222和體傳輸區(qū)域223。對(duì)于本發(fā)明而言，具有位于體傳輸區(qū)域223內(nèi)的大量移動(dòng)電荷的SB-NMOS或SB-PMOS器件201、202被稱為具有大量的體電荷傳輸。具有大量的體電荷傳輸?shù)钠骷环Q為大量體傳輸器件。在另一實(shí)施例中，大量體電荷傳輸器件具有至少10％的遍布體電荷傳輸區(qū)域223和表面?zhèn)鬏攨^(qū)域222之外的移動(dòng)電荷。在另一實(shí)施例中，大量體電荷傳輸器件具有至少20％的遍布體電荷傳輸區(qū)域223和表面?zhèn)鬏攨^(qū)域222之外的移動(dòng)電荷。在還一個(gè)實(shí)施例中，大量體電荷傳輸器件具有至少20％的遍布體電荷傳輸區(qū)域223和表面?zhèn)鬏攨^(qū)域222之外的移動(dòng)電荷，表面?zhèn)鬏攨^(qū)域222位于柵極絕緣體230到溝道區(qū)域220、221的界面的0到2nm的范圍之內(nèi)。
由于表面?zhèn)鬏擬OSFET器件在直接位于柵極絕緣體與溝道區(qū)域的界面之下的薄反型層中具有電流流動(dòng)，柵極絕緣體界面的粗糙導(dǎo)致移動(dòng)的電荷載流子散射。這種散射機(jī)制以及諸如由于在柵極絕緣體中俘獲電荷所引起的庫侖散射效應(yīng)的其它機(jī)制，降低了有效電荷載流子遷移率，μ。與表面?zhèn)鬏斊骷啾容^，本發(fā)明的大量體傳輸器件提供了在體半導(dǎo)體襯底中的大量移動(dòng)電荷。因?yàn)榇罅康囊苿?dòng)電荷距離柵極界面越遠(yuǎn)，則位于體半導(dǎo)體襯底中的移動(dòng)電荷對(duì)表面和庫侖散射效應(yīng)的敏感性越低。出于這個(gè)原因，本發(fā)明的大量體電荷傳輸器件的有效電荷載流子遷移率μ將比表面?zhèn)鬏斊骷?，這將改善器件性能。
再參考圖2，源極210、211或漏極215、216(或二者)部分或全部由金屬構(gòu)成。由于源極210、211或漏極215、216部分由金屬構(gòu)成，它們與襯底203和溝道區(qū)域220、221形成肖特基或類肖特基接觸250、251。肖特基接觸在金屬和半導(dǎo)體之間的界面形成，類肖特基接觸是由金屬和半導(dǎo)體非常接近而形成，其中，例如，金屬和半導(dǎo)體隔開大約0.1到10nm。肖特基或類肖特基接觸或結(jié)250、251可通過由金屬硅化物形成源極210、211和/或漏極215、216來提供。肖特基或類肖特基接觸或結(jié)250、251也可通過在源極210、211和漏極215、216與半導(dǎo)體襯底203之間加入薄的界面層(未示出)來實(shí)現(xiàn)。在另一示例性實(shí)施例中，源極210、211和漏極215、216也可由層疊的金屬來組成，其中第一層金屬設(shè)置為與半導(dǎo)體襯底203相接觸，而添加的金屬可用來包覆或覆蓋在第一層金屬的上表面。沿著對(duì)應(yīng)于金屬源極/漏極210、211、215、216與半導(dǎo)體襯底203的界面分布的肖特基(或類肖特基)勢(shì)壘250、251本能地起到限制電荷載流子的作用。
貫穿這里的討論，將提供關(guān)于IC制造的肖特基或類肖特基勢(shì)壘和接觸的參考例子。本發(fā)明不認(rèn)可關(guān)于可使用何種類型的肖特基界面影響本發(fā)明的技術(shù)的任何限制。因此，本發(fā)明特別期望這些類型的接觸采用任何形式的導(dǎo)體材料或合金來建立。例如，對(duì)于SB-PMOS器件而言，金屬源極和漏極211、216可由硅化鉑、硅化鈀或硅化銥中的一種或組合來構(gòu)成。對(duì)于SB-NMOS器件而言，金屬源極和漏極210、215可由來自包括諸如硅化鉺、硅化鏑或硅化鐿或其組合的稀土硅化物的組的材料來構(gòu)成。
另外，雖然傳統(tǒng)的肖特基接觸是陡峭的，本發(fā)明特別期望在一些情況下可在硅襯底和金屬之間實(shí)現(xiàn)界面層。這些界面層可以是超薄的，具有大約10nm或更小的厚度。因此，本發(fā)明特別期望類肖特基接觸或它們的等效物在實(shí)現(xiàn)本發(fā)明方面是有用的。此外，界面層可包括具有導(dǎo)電、半導(dǎo)電、和/或類似絕緣體特性的材料。例如，其中，可使用氧化物或氮化物絕緣體的超薄界面層、或可使用由雜質(zhì)分離技術(shù)所形成的超薄雜質(zhì)層、或可使用諸如鍺之類的半導(dǎo)體超薄界面層來形成類肖特基接觸。
參照?qǐng)D2，溝道長度是從源極210、211到漏極215、216電極的距離，橫向穿過溝道區(qū)域220、221。在溝道區(qū)域220、221中提供了溝道雜質(zhì)。銥和砷可分別用于SB-PMOS和SB-NMOS溝道雜質(zhì)。溝道雜質(zhì)濃度外輪廓(profile)通常具有最大濃度，它在源極210、211或漏極215、216電極下面，并由此在溝道區(qū)域220、221的外面。出于本發(fā)明的目的，不限于單獨(dú)在溝道區(qū)域220、221內(nèi)提供溝道雜質(zhì)、也可在充分位于溝道區(qū)域220、221之外的區(qū)域中發(fā)現(xiàn)溝道雜質(zhì)，并可具有任何雜質(zhì)濃度和雜質(zhì)外輪廓。在另一個(gè)實(shí)施例中，試了反向(retrograde)溝道注入，它在半導(dǎo)體襯底中大約5到100nm的深度具有大約1×1017cm-3到1×1020cm-3的峰注入濃度，在柵極絕緣體230與溝道區(qū)域220、221的界面處具有大約1×1015cm-3到1×1019cm-3的濃度。
絕緣層230由諸如二氧化硅之類的材料構(gòu)成。在另一實(shí)施例中，具有高介電常數(shù)(高K)的材料被用于絕緣層230。高K材料的例子為那些具有大于二氧化硅的介電常數(shù)的材料，例如，包括氮化二氧化硅(nitridedsilicon dioxide)、氮化硅、以及諸如TiO2、Al2O3、HfO2、ZrO2、CeO2、Ta2O5、WO3、Y2O3、和LaAlO3等之類的金屬氧化物。第一和第二柵極電極270、271置于絕緣層230的上面，薄絕緣層側(cè)壁隔離片275圍繞柵極電極270、271。柵極電極270、271可以是摻雜的多晶硅，其中硼和磷雜質(zhì)被分別用于SB-PMOS柵極電極271和SB-NMOS柵極電極270。柵極電極270、271也可由一種或多種金屬構(gòu)成。柵極電極270、271可由相同的金屬或不同的金屬構(gòu)成。源極210、211和漏極215、216電極與溝道區(qū)域的界面213橫向位于隔離片275的下方并且與柵極電極270、271各邊邊緣相對(duì)齊。在另一實(shí)施例中，源極210、211和漏極215、216電極與溝道區(qū)域的界面213橫向位于隔離片275的下方和局部在柵極電極270、271的下方。在還有一個(gè)實(shí)施例中，在源極210、211和漏極215、216的電極與溝道區(qū)域的界面213和柵極電極270、271各邊邊緣之間形成了間隙。場(chǎng)氧化物280將器件互相隔離，場(chǎng)氧化物例如可以是LOCOS或STI場(chǎng)氧化物。
圖3示出了本發(fā)明的較佳示例性實(shí)施例的俯視圖，以SB-CMOS反相電路及其典型的工作和偏壓條件為例。SB-PMOS器件302的源極301與正電源電壓Vdd303相連接，而SB-NMOS器件305的源極304與Vss306相連接，通常接地。柵極接觸307和308分享公共輸入電氣連接Vg309，而漏極接觸301和311分享公共輸出電性能連接Vo312?？墒褂没虿皇褂泌遄⑷?20、321。若提供阱注入，它們可以與電阻性接觸電性能連接或不連接。采用這組示例性的偏壓條件，在兩個(gè)器件302和305的公共漏極連接處的輸出電壓Vo312取決于在柵極處的輸入電壓Vg309。當(dāng)Vg309為高時(shí)(通常Vdd303)，那么N型器件305導(dǎo)通，而P型器件302為截止。就是說，在P型器件320不導(dǎo)通的同時(shí)，N型器件305導(dǎo)通。結(jié)果輸出電壓Vo312變成低電壓Vss306。當(dāng)Vg309為低(通常Vss306)時(shí)，發(fā)生相反的情形。此時(shí)N型器件305截止，而P型器件302導(dǎo)通，輸出電壓Vo312變成P型源極的電壓，或Vdd303，有效地提供了反相作用。
本領(lǐng)域普通技術(shù)人員將理解的是，上述SB-CMOS反相器電路僅僅是使用互補(bǔ)SB-PMOS和SB-NMOS晶體管的一種示例性方式，在不背離本發(fā)明的精神和范圍的情況下，在集成電路中，存在結(jié)合SB-PMOS和/或SB-NMOS晶體管的許多變化。此外，可方便地使用只使用一種類型的肖特基勢(shì)壘晶體管(只用SB-PMOS或只用SB-NMOS)的集成電路。此外，在不背離本發(fā)明的精神和范圍的情況下，可使用把至少一種SB-PMOS或SB-NMOS晶體管與傳統(tǒng)摻雜的PMOS和/或NMOS晶體管相結(jié)合的集成電路。
為了解決SB-CMOS技術(shù)能否在IC中有效使用的問題，發(fā)明人參照SB-MOS器件工作的原理和物理學(xué)，已經(jīng)進(jìn)行了大量的研究，其原理和物理學(xué)不同于傳統(tǒng)的MOSFET器件。作為背景，Winstead和Ravaioli(B.Winstead等人，IEEE電子器件學(xué)報(bào)(IEEE Transactions on Electron Devices)，2000，第1241-1246頁)使用全頻帶蒙特卡洛器件仿真器(A.Duncan等人，IEEE電子器件學(xué)報(bào)(IEEE Transactions on Electron Devices)，1998，第867-876頁)以分析SB-PMOS性能。Winstead仿真了具有濃度為1015cm-3輕微摻雜襯底的25nm的SB-PMOS。他沒有仿真在第1243頁上的圖4(B.Winstead等人，IEEE電子器件學(xué)報(bào)(IEEE Transactions on Electron Devices)，2000，第1241-1246頁)中示出的器件溝道中的任何附加的反向注入或光暈注入。Winstead在其中示出了移動(dòng)電荷載流子“像以相當(dāng)寬的角度”進(jìn)入溝道。對(duì)移動(dòng)電荷載流子的位置未提供定量分析，但是Winstead注明了“由于溝道中的低摻雜，載流子沒有如傳統(tǒng)MOSFET那樣非常接近于表面?！盬instead既沒有教導(dǎo)也沒有量化在SB-MOS器件的溝道區(qū)域中的移動(dòng)電荷分布，并且沒有將該電荷分布與傳統(tǒng)MOSFET器件做比較。其它人已經(jīng)仿真了SB-MOS分立器件和SB-CMOS電路，諸如Connelly等人(D.Connelly等人，IEEE電子器件學(xué)報(bào)(IEEE Transactions on Electron Devices)，2003，第1340-1345頁)，但是沒有教導(dǎo)SB-MOS器件的詳細(xì)電荷分布。因此，需要在SB-MOS器件中電荷分布的更詳細(xì)的教導(dǎo)，以及在電路中這種電荷分布如何影響SB-MOS器件的性能。
發(fā)明人已經(jīng)準(zhǔn)確量化了在具有多種實(shí)際的溝道摻雜配置的SB-MOS和傳統(tǒng)的MOSFET器件的溝道區(qū)域中的電荷分布。使用蒙特卡洛器件仿真器可進(jìn)行仿真(A.Duncan等人，IEEE電子器件學(xué)報(bào)(IEEE Transactions onElectron Devices)，1998，第867-876頁)。在本教義中，圖4示出了對(duì)于柵極氧化物厚度為18埃、N+多柵極(poly gate)及偏壓為Vs＝0.0V、Vd＝-1.1V、Vg＝-2.9V的25nm溝道長度SB-PMOS器件溝道區(qū)域中的載流子位置的及時(shí)快照。不像Winstead報(bào)道的仿真，由本發(fā)明人仿真的器件具有用來控制截止?fàn)顟B(tài)漏電流的反向溝道注入。仿真的反向溝道注入具有橫向均勻而垂直尺寸劇烈變化的溝道摻雜外輪廓。位于溝道區(qū)域大約50nm深度的溝道摻雜外輪廓大約2×1018cm-3的峰濃度。在柵極絕緣體與溝道區(qū)域界面的摻雜濃度為4×1016cm-3。
移動(dòng)電荷載流子用位于源極420和漏極430之間并位于柵極電極的柵極絕緣體440之下的小的黑色符號(hào)410來表示，這里未示出柵極電極。每個(gè)符號(hào)410可根據(jù)權(quán)重因子表示1或多個(gè)電荷載流子(A.Duncan等人，IEEE電子器件學(xué)報(bào)(IEEE Transactions on Electron Devices)，1998，第867-876頁)。類似地，圖5示出了對(duì)于柵極氧化物厚度為18埃、N+多柵極及偏壓為Vs＝0.0V、Vd＝-1.1V、Vg＝-2.9V的25nm傳統(tǒng)PMOS器件溝道區(qū)域中的載流子位置的及時(shí)快照。再次，移動(dòng)電荷載流子用位于源極520和漏極530之間并位于柵極電極的柵極絕緣體540之下的小的黑色符號(hào)510來表示，這里未示出柵極電極。對(duì)于傳統(tǒng)MOSFET器件的情況，移動(dòng)載流子也被認(rèn)為在器件的源極520和漏極530區(qū)域中。從這些圖形來看，由于電荷載流子的分辨率受到圖中的像素、圖的分辨率以及圖的放大率的限制，位于溝道中的電荷并沒有明顯定量。本領(lǐng)域的普通技術(shù)人員不能夠從這些圖中定量地推斷出在溝道區(qū)域中的移動(dòng)載流子分布方面有什么樣的不同，除了說對(duì)于SB-MOS而言，電荷比傳統(tǒng)MOSFET顯得更分散。根據(jù)圖4和圖5中示出的這些曲線，不容易清楚的是，當(dāng)用于集成電路中時(shí)這些電荷分布的差異如何影響器件性能。因此，如下面的教義所述，需要進(jìn)一步的教導(dǎo)對(duì)電荷分布差異定量和影響SB-MOS器件的性能。
圖6以在傳統(tǒng)PMOS器件(陰影線條610)和SB-MOS器件(黑條620)溝道區(qū)域中電荷分布的直方圖格式示出了統(tǒng)計(jì)的分析，這些器件在前面段落以作出描述。該分析考慮了電荷權(quán)重因子，并從而考慮了在溝道區(qū)域中實(shí)際的電荷密度分布。對(duì)于給定的深度630，橫跨溝道區(qū)域匯集的全部電荷用溝道區(qū)域中的全部電荷來歸一化，并用全部移動(dòng)電荷載流子640的百分比來繪圖。在圖6中，電荷分布直方圖600只顯示到1.0nm的深度650。深度630是進(jìn)入到器件柵極絕緣體垂直下方的溝道區(qū)域的距離，在0.0nm處的深度處是器件的柵極絕緣體和溝道區(qū)域之間的界面。
對(duì)于傳統(tǒng)的PMOS器件而言，電荷的90％被定位于剛好在柵極絕緣體下方的首個(gè)1.3nm內(nèi)，而對(duì)于SB-PMOS器件而言，則必須累計(jì)到柵極絕緣體下方的10.3nm的深度，以便將電荷的90％定位在溝道區(qū)域之內(nèi)。此外，對(duì)于傳統(tǒng)PMOS器件而言，電荷的50％被定位在柵極絕緣體下方的首個(gè)0.25nm內(nèi)，而對(duì)于SB-PMOS器件而言，電荷的50％位于柵極絕緣體的1.9nm之內(nèi)。
如圖7所示，當(dāng)考慮直方圖分布至進(jìn)一步的深度時(shí)，在溝道區(qū)域中電荷分布垂直外輪廓的差異變得更加清楚。和圖6一樣，圖7以電荷在傳統(tǒng)PMOS器件(陰影線條710)和SB-MOS器件(黑條720)溝道區(qū)域中分布的直方圖格式示出了統(tǒng)計(jì)的分析。對(duì)于給定的深度730，橫跨溝道區(qū)域匯集的全部電荷用溝道區(qū)域中的全部電荷來歸一化，并用全部移動(dòng)電荷載流子740的百分比來繪圖。在圖7中，顯示電荷分布直方圖700直到10.0nm的深度750。又，深度730是在器件柵極絕緣體垂直下方的溝道區(qū)域中的距離，在0.0nm處的深度處是器件的柵極絕緣體和溝道區(qū)域之間的界面。對(duì)于傳統(tǒng)MOSFET器件而言，發(fā)現(xiàn)電荷的74.5％在柵極絕緣體的0.5nm范圍內(nèi)。但是，對(duì)于SB-PMOS器件而言，發(fā)現(xiàn)，只有電荷的33.7％位于柵極絕緣體的0.5nm范圍之內(nèi)。該分析量化了在電荷如何分配在這兩種類型器件的溝道區(qū)域中的方面的巨大差異。在現(xiàn)有技術(shù)中從未教導(dǎo)和示出這樣的分析。
發(fā)明人已經(jīng)對(duì)更多其它器件幾何形狀和結(jié)構(gòu)，進(jìn)行了如圖6和圖7中所示相似的試驗(yàn)和分析。例如，對(duì)于肖特基勢(shì)壘，金屬源極和漏極電極的厚度從5nm變化到30nm。計(jì)算者直覺地發(fā)現(xiàn)，在溝道區(qū)域中的移動(dòng)電荷分布隨著電極厚度減少而變得更分散。例如，考慮到表面?zhèn)鬏攨^(qū)域具有2nm的厚度，移動(dòng)電荷的59％、60％和61％分別分布位于源極/漏極厚度為30nm、15nm和5nm的器件的體傳輸區(qū)域內(nèi)。而且，肖特基勢(shì)壘器件的溝道長度從25變化到100nm。100nm器件的電荷分布連續(xù)示出大量體電荷傳輸。例如，考慮到表面?zhèn)鬏攨^(qū)域具有2nm的厚度，移動(dòng)電荷的59％、60％和42％分別分布位于溝道長度為25nm、50nm和100nm的器件的體傳輸區(qū)域內(nèi)。對(duì)于所有這些仿真，至少10％的移動(dòng)電荷載流子位于整個(gè)體電荷傳輸區(qū)域和表面?zhèn)鬏攨^(qū)域之外。簡(jiǎn)單地說，SB-MOS器件與傳統(tǒng)MOSFET器件相比可連續(xù)提供更多大量的體電荷傳輸。
如果有的話，要考慮大量體電荷傳輸對(duì)于本發(fā)明的SB-MOS電路的性能的影響。為此，應(yīng)考慮柵極電容Cg。COMS電路的開關(guān)速度是當(dāng)輸入電壓Vg發(fā)生變化時(shí)該電路能夠從導(dǎo)通狀態(tài)轉(zhuǎn)換到截止?fàn)顟B(tài)的速度。例如，參考圖3，當(dāng)輸入電壓Vg和從高(Vdd303)變到低(Vss306)，在輸出電壓Vo302達(dá)到一個(gè)新的穩(wěn)定值之前會(huì)有延遲。Vo302變化的延遲時(shí)間決定電路中的開關(guān)速度或器件的速度，這部分地決定了IC工作的整體速度。CMOS電路開關(guān)速度由多個(gè)參數(shù)決定。一個(gè)重要參數(shù)是MOSFET器件的總的有效柵極電容Cg。作為本領(lǐng)域技術(shù)人員的已知內(nèi)容，本征MOSFET延遲(τ)由下式給出τ＝CgVdd/Id(1)式中Cg是總的MOSFET柵極電容。器件的本征開關(guān)速度S＝1/τ。SB-MOS文獻(xiàn)集中在Id和亞線性導(dǎo)通效應(yīng)，亞線性導(dǎo)通效應(yīng)減少了與τ有關(guān)系的Id分量，從而增加了τ并減小了本征速度S。然而，同時(shí)，由于如上述教導(dǎo)所述的大量體電荷傳輸，Cg被降低而器件的本征速度等到增加。現(xiàn)有技術(shù)教導(dǎo)中還沒有SB-MOS器件的τ方程的有關(guān)Cg分量。
盡管迄今為止，沒有現(xiàn)有技術(shù)對(duì)使用SB-MOS器件制造的電路報(bào)道過測(cè)量的電路性能，本發(fā)明人已經(jīng)成功地制造出高性能獨(dú)立的SB-PMOS晶體管和能夠被電性能測(cè)試的器件。已經(jīng)制造出類似于圖4中仿真器件的SB-PMOS器件并進(jìn)行了電性能測(cè)試。該器件具有25nm的溝道長度，1.8nm純SiO2柵極電極，N+多柵極，以及硅化鉑源極/漏極電極。制造和測(cè)試了具有1×1015cm-3輕微摻雜襯底和沒有附加溝道摻雜的第一SB-PMOS器件。在Vdd＝-1.1V，測(cè)量出器件的導(dǎo)通電流為624μA/μm，而截止電流為6140nA/μm，導(dǎo)致導(dǎo)通/截止電路比為102。
已經(jīng)制造和測(cè)試了第二SB-PMOS器件，它包括在溝道區(qū)域中大約50nm的深度具有2×1018cm-3峰注入濃度的反向砷溝道注入。砷溝道注入在柵極絕緣體與溝道區(qū)域的界面具有約為4×1016cm-3的濃度。在Vdd＝-1.1V，測(cè)量出器件的導(dǎo)通電流為460μA/μm，而截止電流為168nA/μm，導(dǎo)致導(dǎo)通/截止電路比為2738。盡管沒有對(duì)器件進(jìn)行優(yōu)化，但其性能可采用集成優(yōu)化得到明顯的改善，對(duì)于溝道長度為25nm的高性能邏輯器件而言，它具有近乎滿足ITRS發(fā)展(半導(dǎo)體2003版工藝集成器件和結(jié)構(gòu)的C.國際工藝技術(shù)發(fā)展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2003，第11-13頁)所要求的導(dǎo)通和截止電流。此外，它示出了對(duì)SB-MOS器件而言相對(duì)簡(jiǎn)單的反向溝道注入如何提供用于控制截止?fàn)顟B(tài)漏電流的有效手段。例如，對(duì)于制造好的器件，反向溝道注入將截止?fàn)顟B(tài)電流從6140減小到168nA/μm，而用較小倍數(shù)將導(dǎo)通電流從624減小到480μA/μm，導(dǎo)致導(dǎo)通/截止電路比提高了26.8倍。反向溝道注入將不足以控制溝道長度為25nm的類似傳統(tǒng)MOSFET器件的截止?fàn)顟B(tài)漏電流。在圖4中仿真的器件與具有反向溝道注入制造好的和電性能測(cè)試的第二器件非常相似。這些蒙特卡洛仿真和隨后的統(tǒng)計(jì)分析顯示，該制造好的器件呈現(xiàn)了大量的體電荷傳輸。
如序列號(hào)為60/504,078的交叉引用臨時(shí)專利申請(qǐng)中所描述的那樣，在晶圓上，使用網(wǎng)絡(luò)分析儀，測(cè)量直到40GHz的散射參數(shù)(S-參數(shù))，并且圖8示出RF結(jié)果。對(duì)于柵極長度大約為75(830)、55(840)和25nm(850)的器件，繪出以頻率820為函數(shù)的電流增益參數(shù)|h21|810。這些器件具有1.8nm純SiO2柵極電極，N+多柵極，以及硅化鉑源極/漏極電極。這些器件沒有反向溝道注入。|h21|810到0dB的外插法提供了單位電流增益頻率或截止頻率fT的估算。柵極長度約為75nm(830)和55nm(840)的器件分別具有92和170GHz的外插的fT值。柵極長度約為25nm(850)的最短?hào)艠O長度器件具有280GHz的外插的fT值。竭盡所知，對(duì)硅MOS晶體管而言，這是迄今所報(bào)道的最高fT。
測(cè)量直到110GHz的附加S參數(shù)數(shù)據(jù)。在標(biāo)準(zhǔn)偏壓條件下和在過驅(qū)動(dòng)偏壓條件下，測(cè)量具有反向溝道注入的器件，否則器件參數(shù)與上面描述的相同。反砷溝道注入在溝道區(qū)域中大約50nm的深度具有1×1018cm-3峰注入濃度。砷溝道注入在柵極絕緣體與溝道區(qū)域的界面具有約為2×1016cm-3的濃度。該標(biāo)準(zhǔn)偏壓條件基于柵極長度為25nm、55nm和75nm的器件的半導(dǎo)體的國際工藝技術(shù)發(fā)展(半導(dǎo)體2001版工藝集成器件和結(jié)構(gòu)的C.國際工藝技術(shù)發(fā)展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2001，第7頁；半導(dǎo)體2002升級(jí)工藝集成器件和結(jié)構(gòu)的C.國際工藝技術(shù)發(fā)展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2002，第31-32頁；半導(dǎo)體2003版工藝集成器件和結(jié)構(gòu)的C.國際工藝技術(shù)發(fā)展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2003，第11-13頁)。過驅(qū)動(dòng)偏壓條件是在偏壓點(diǎn)的整個(gè)范圍內(nèi)的標(biāo)準(zhǔn)偏壓條件之上增加Vd或Vd和Vg二者的條件。圖9概括了SB-PMOS fT900標(biāo)準(zhǔn)偏壓測(cè)量值910和過驅(qū)動(dòng)測(cè)量值920以及以柵極長度940作為函數(shù)將上述數(shù)據(jù)和硅襯底上的傳統(tǒng)PMOS器件930的數(shù)據(jù)做比較(V.Ferlet-Cavrois等人，IEEE電子器件通訊(IEEE Electron Device Letters)，1998，第265-267頁；J.N.Burghartz等人，IEEE電子器件通訊(IEEE Electron Device Letters)，2000，第864-870頁；H.S.Momose等人，IEEE電子器件學(xué)報(bào)(IEEE Transactionson Electron Devices)，2001，第1165-1174頁；N.Zamdmer等人，VLSI 2004研討會(huì)技術(shù)論文(2004Symposium on VLSI Techonology Digest of TechnicalPapers)，2004，98、99頁)。從圖9可以清楚地知道，作為在本發(fā)明中使用的SB-PMOS器件與傳統(tǒng)的PMOS數(shù)據(jù)相比，提供了極佳的單位電流增益頻率性能。例如，55nm LgSB-MOS器件在標(biāo)準(zhǔn)偏壓條件具有164-178GHz的fT，而傳統(tǒng)PMOS器件內(nèi)插的fT在55nm的Lg大約為70-80GHz。SB-PMOS器件在相同的柵極長度不用過驅(qū)動(dòng)該器件可提供約為2.05-2.54更高倍數(shù)的fT。當(dāng)過驅(qū)動(dòng)SB-PMOS器件時(shí)，那么55nm LgSB-MOS器件提供估算的280GHz的fT，或者在傳統(tǒng)的PMOS器件上提高大約3.5到4.0倍。
依照下面的公式，截止頻率fT與MOSFET器件的跨導(dǎo)(gm)以及柵極電容(Cg)有關(guān)fT=gm2πCg---(2)]]>因此，有兩個(gè)可使SB-PMOS器件具有高fT測(cè)量值的主要系數(shù)高跨導(dǎo)和/或低柵極/源極電容。參照?qǐng)D10，示出了以柵極偏壓Vg1020為函數(shù)的、已經(jīng)制造好和測(cè)試了的SB-PMOS器件的跨導(dǎo)gm1010。在Lg＝55nm SB PMOS器件的標(biāo)準(zhǔn)偏壓條件下測(cè)量了gm曲線1030，對(duì)于該器件，也測(cè)量了fT并在圖9中報(bào)道。參照?qǐng)D9，測(cè)出在Vdd＝-1.2V偏壓處該器件(950)的fT為164GHz。參照?qǐng)D10，該器件(950)在Vdd＝-1.2V偏壓處的gm為528mS/mm。這是PMOS器件的平均gm，它不足以高到說明與類似柵極長度的傳統(tǒng)PMOS器件相比較fT增加了兩倍。對(duì)于高fT的，其它類似的說明只有Cg的大大降低。對(duì)于SB-PMOS器件而言，大量體傳輸極大地減小了Cg，從而導(dǎo)致fT性能的提高。總之，高的fT數(shù)據(jù)支持該結(jié)論，即本教導(dǎo)的SB-PMOS器件呈現(xiàn)出大量體電荷傳輸。
參照?qǐng)D10，提供了顯示在本教導(dǎo)的SB-PMOS器件中移動(dòng)電荷載流子的大量體電荷傳輸?shù)脑囼?yàn)證據(jù)。示例gm曲線1040已經(jīng)加入到試驗(yàn)性數(shù)據(jù)曲線1030。gm曲線1040不是基于測(cè)量的數(shù)據(jù)而僅僅是用于例示目的。由于是公知的，傳統(tǒng)PMOS器件的gm曲線在1050增加，在1060飽和，然后在1070逐漸降低?？鐚?dǎo)的這些特征根據(jù)基本的MOSFET原理是可以解釋的，作為一個(gè)說明例子，見Sze(S.M.Sze，“半導(dǎo)體器件的物理學(xué)(Physics ofSemiconductor Device)”，1981，第449頁)?？鐚?dǎo)gm定義為gm=∂Id∂Vg|Vd=const~μ‾---(3)]]>且正比于有效移動(dòng)電荷載流子遷移率μ。首先隨著Vg增加，在反型層中、或更一般的是在溝道區(qū)域中的總電荷增加且gm增加。但是，隨著Vg連續(xù)增加，橫向電場(chǎng)(垂直于電流流動(dòng)的電場(chǎng))也增加，導(dǎo)致有效電荷載流子遷移率μ降低，如Sze所示的那樣。增加的橫向電場(chǎng)將移動(dòng)電荷載流子拉向柵極絕緣體與溝道區(qū)域的界面，從而增加了移動(dòng)電荷載流子和柵極絕緣體與溝道區(qū)域的界面的散射，并降低了有效載流子遷移率μ。最后，遷移率的降低抵消了電荷的增加，gm達(dá)到最大，飽和，然后隨著橫向電場(chǎng)與增加的Vg一起增加而降低。為此，如現(xiàn)有技術(shù)中所知道的那樣，在最大gm處報(bào)道fT，最大gm通常是在Vg遠(yuǎn)小于Vdd的情況下。例如參見Kuhn等人(K.Kuhn等人，VLSI 2004研討會(huì)技術(shù)論文(2004Symposium on VLSITechonology Digest of Technical Papers)，2004，224、225頁)，其中fT是在Vds＝1.2V和Vgs＝0.7V測(cè)量的。
對(duì)于制造好的SB-PMOS器件，這與圖10中示出的gm特性曲線1030形成對(duì)比。這里，gm曲線1030增加，達(dá)到最大，且然后保持大致平坦，甚至直到-1.6V的電壓Vg。在Vdd＝-1.2V處測(cè)量的gm(528mS/mm)是在Vg＝-1.55V處測(cè)量的最大gm(543mS/mm)的97.2％。如在本教義中所說明的那樣，SB-PMOS器件提供大量的體電荷傳輸，這意味著更少的載流子與柵極絕緣體和溝道區(qū)域的界面相互作用或散射，使得有效載流子遷移率μ對(duì)橫向電場(chǎng)效應(yīng)增加的敏感度更小，直到非常高的偏壓Vg。
總之，當(dāng)柵極電壓Vg等于電源電壓Vdd時(shí)，SB-MOS跨導(dǎo)gm至少為最大跨導(dǎo)的90％。作為進(jìn)一步的例子，當(dāng)柵極電壓Vg等于電源電壓Vdd時(shí)，SB-MOS跨導(dǎo)gm至少為最大跨導(dǎo)的60％。更一般地說，當(dāng)柵極電壓Vg等于電源電壓Vdd時(shí)，SB-MOS跨導(dǎo)gm約等于最大跨導(dǎo)。本教義的gm測(cè)量對(duì)在本發(fā)明中使用的SB-MOS器件提供大量體電荷傳輸，提供了結(jié)論的附加試驗(yàn)支持。
根據(jù)fT和gm的測(cè)量，有可能使用上面示出的用于fT的公式2，來估算柵極電容CgCg,fT=gm2πfT---(4)]]>此外，對(duì)于所制造的器件的幾何形狀，有可能計(jì)算理想的總柵極電容Cg，tot，ideal。Cg，tot，ideal是基于經(jīng)典的MOSFET器件理論的總柵極電容，并由下式表達(dá)Cg，tot，ideal＝Cg，ideal+2*CF(5)式中CF是每邊的寄生邊緣場(chǎng)柵極電容(W.Liu，用于包括BSIM3vs和BSIM4的SPICE仿真的MOSFET模型(MOSFET Models for SPICE Simultationincluding BSIM3vs and BSIM4)，2001，第176-177頁)
CF=3ϵoxπ[ln(1+TpolyTox)+lnπ2+0.308]---(6)]]>式中εox是氧化物的介電常數(shù)，Tpoly是多晶硅柵極的厚度，Tpoly＝115nm，Tox是柵極絕緣體的厚度，Tox＝1.8nm，Cg，ideal是理想MOS結(jié)構(gòu)的電容，并由下式給出Cg,ideal=ϵoxEOTinvLg---(7)]]>式中EOTinv＝Tox+0.4nm，其中0.4nm是由包括量子效應(yīng)的反型層效應(yīng)引起的(半導(dǎo)體2003版工藝集成器件和結(jié)構(gòu)的C.國際工藝技術(shù)發(fā)展(C.International Technology Roadmap for Semiconductors 2003Edition Process Integration Devices and Structures)，2003，第11-13頁)，Lg是柵極長度且為22、55或75nm。如同從表1可以看到的那樣，所測(cè)量的具有體電荷傳輸?shù)腟B-MOS器件的柵極電容比理想的總柵極電容低大約2到3倍(2-3x)，這與上文示出的教義一致，上文的教義顯示各種SB-PMOS器件與相等Lg的傳統(tǒng)PMOS器件數(shù)據(jù)相比，提供2.05-2.54倍的更高fT。
表1

總之，作為一個(gè)例子，SB-MOS器件Cg，fT小于或等于理想總柵極電容Cg，tot，ideal的75％。作為另一個(gè)例子，SB-MOS器件Cg，fT小于或等于理想總柵極電容Cg，tot，ideal的50％。作為另一個(gè)例子，SB-MOS器件Cg，fT小于或等于理想總柵極電容Cg，tot，ideal的33％。更一般地說，SB-MOS器件Cg，fT實(shí)質(zhì)上小于理想總柵極電容Cg，tot，ideal的75％。本教義的Cg，fT數(shù)據(jù)為本發(fā)明中使用的SB-MOS器件提供實(shí)質(zhì)的體電荷傳輸?shù)慕Y(jié)論提供了附加的試驗(yàn)支持。
總結(jié)本發(fā)明的教義，蒙特卡洛器件仿真示出了移動(dòng)電荷載流子在體半導(dǎo)體襯底上從源極到漏極傳輸。該結(jié)論由制造好的SB-MOS器件的三個(gè)試驗(yàn)結(jié)果來支持非常高的fT測(cè)量值比傳統(tǒng)PMOS器件的數(shù)據(jù)大2到4倍；SB-PMOS的gm測(cè)量值顯示在高Vg處gm非常小的下降，以及SB-PMOS的Cg，fT數(shù)據(jù)比從經(jīng)典理論計(jì)算出的期望的理想總柵極電容大約低50％。
本發(fā)明的SB-MOS器件的大量體電荷傳輸特性也影響器件的其它特性，這可以極大地改善器件和集成電路性能。如所闡述的那樣，大量體電荷傳輸意味著大量的電荷載流子在體硅中流動(dòng)，而不是在正好在柵極絕緣體下面的非常薄的層中流動(dòng)。同樣地，該電荷對(duì)柵極絕緣體界面表面散射和鈮散射(columbic scattering)的敏感性降低，這極大提高了電荷載流子在溝道區(qū)域中的有效載流子遷移率μ，并有助于高K柵極絕緣體的集成。此外，溝道區(qū)域中電荷載流子與柵極絕緣體更少的相互作用降低了器件的噪聲作用，諸如1/f閃爍噪聲和噪聲系數(shù)。它進(jìn)一步提高了柵極絕緣體可靠性和減少了熱載流子效應(yīng)，從而延長了器件和電路的有效工作壽命。對(duì)IC電路在某些條件下的工作，由于大量體電荷傳輸，器件將有更小的柵極泄漏，這也是有可能的。這些特征在開關(guān)速度、噪聲、功率和可靠性方面，將改善集成電路的性能。
本發(fā)明講授具有大量體傳輸?shù)闹辽僖粋€(gè)SB-PMOS器件或至少一個(gè)SB-NMOS器件的集成電路。本教義示出了大量體傳輸提供提高的溝道遷移率和柵極電容，從而抵消SB-MOS亞線性導(dǎo)通特性的效應(yīng)和改善IC性能。本發(fā)明尤其適用于要生產(chǎn)短溝道長度的MOSFET的情況下使用，特別是溝道長度在小于500nm的范圍內(nèi)。但是，在本發(fā)明的教義中，對(duì)本發(fā)明的教義應(yīng)用于這些短溝道長度器件沒有任何限制。
盡管參照較佳實(shí)施例已經(jīng)描述了本發(fā)明，本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到在不背離本發(fā)明的精神和范圍的情況下，可以在形式和細(xì)節(jié)上做出改變。本發(fā)明可應(yīng)用于任何金屬源極技術(shù)，不論它使用SOI襯底，應(yīng)變硅襯底，SiGe襯底，F(xiàn)inFET技術(shù)，高K柵極絕緣體及金屬絕緣體。該列舉不是限制性的。對(duì)于采用在IC中所使用的金屬源極-漏極接觸來調(diào)節(jié)電流流動(dòng)的任何器件，將獲得在此教授的好處。
權(quán)利要求
1.一種集成電路，該集成電路包括至少一個(gè)NMOS器件或PMOS器件；其中所述NOMS器件或所述PMOS器件中的至少一個(gè)是具有大量體電荷傳輸?shù)男ぬ鼗鶆?shì)壘MOS器件。
2.如權(quán)利要求1所述的集成電路，其特征在于，所述NMOS器件和所述PMOS器件中的至少一個(gè)顯示小于或等于Cg，tot，ideal的75％的Cg，fT。
3.如權(quán)利要求1所述的集成電路，其特征在于，所述NMOS器件和所述PMOS器件中的至少一個(gè)在柵極電壓Vg等于電源電壓Vdd時(shí)，顯示至少為最大跨導(dǎo)的90％的跨導(dǎo)。
4.如權(quán)利要求1所述的集成電路，其中所述NMOS器件和所述PMOS器件中的至少一個(gè)是肖特基勢(shì)壘器件，該肖特基勢(shì)壘器件包括半導(dǎo)體襯底；所述半導(dǎo)體襯底上的柵極電極；所述半導(dǎo)體襯底上的源極電極和漏極電極，所述源極電極和漏極電極確定了具有溝道長度和具有移動(dòng)電荷載流子的溝道區(qū)域，其中所述源極電極和漏極電極中的至少一個(gè)與襯底形成肖特基接觸或類肖特基接觸。
5.如權(quán)利要求4所述的集成電路，其特征在于，所述半導(dǎo)體襯底由硅、應(yīng)變硅、絕緣體上硅、硅鍺、砷化鎵、或磷化銦構(gòu)成。
6.如權(quán)利要求4所述的集成電路，其特征在于，所述肖特基勢(shì)壘PMOS器件的源極電極和漏極電極由硅化鉑、硅化鈀或硅化銦中的任何一種或其組合構(gòu)成。
7.如權(quán)利要求4所述的集成電路，其特征在于，所述肖特基勢(shì)壘NMOS器件的源極電極和漏極電極由稀土硅化物構(gòu)成。
8.如權(quán)利要求4所述的集成電路，其特征在于，所述肖特基勢(shì)壘PMOS器件或所述肖特基勢(shì)壘NMOS器件的源極和漏極電極中的至少一個(gè)至少在和溝道相鄰的區(qū)域中與所述半導(dǎo)體襯底形成肖特基接觸或類肖特基接觸。
9.如權(quán)利要求4所述的集成電路，其特征在于，所述肖特基勢(shì)壘PMOS器件或所述肖特基勢(shì)壘NMOS器件的源極和漏極電極中的至少一個(gè)和所述半導(dǎo)體襯底之間的整個(gè)界面與所述半導(dǎo)體襯底形成肖特基接觸或類肖特基接觸。
10.如權(quán)利要求4所述的集成電路，其特征在于，溝道包含在所述半導(dǎo)體襯底中的溝道雜質(zhì)。
11.如權(quán)利要求10所述的集成電路，其特征在于，所述溝道雜質(zhì)的濃度在所述半導(dǎo)體襯底的垂直方向變化，而在所述半導(dǎo)體襯底的橫向基本恒定。
12.如權(quán)利要求10所述的集成電路，其特征在于，所述溝道雜質(zhì)的濃度在所述半導(dǎo)體襯底的垂直方向和橫向變化。
13.如權(quán)利要求10所述的集成電路，其特征在于，所述肖特基勢(shì)壘PMOS器件的溝道雜質(zhì)包括砷、磷、銻或它們的任何組合。
14.如權(quán)利要求10所述的集成電路，其特征在于，所述肖特基勢(shì)壘NMOS器件的溝道雜質(zhì)包括硼、銦、鎵或它們的任何組合。
15.如權(quán)利要求4所述的集成電路，其特征在于，所述肖特基勢(shì)壘PMOS器件或所述肖特基勢(shì)壘NOMS器件的柵極電極具有不超過500nm的長度。
16.如權(quán)利要求4所述的集成電路，其特征在于，所述肖特基勢(shì)壘NMOS或所述肖特基勢(shì)壘PMOS器件中的至少一個(gè)的柵極電極包括在所述半導(dǎo)體襯底上的絕緣層；在所述絕緣層上的導(dǎo)電膜；以及在所述導(dǎo)電膜的至少一個(gè)側(cè)壁上的至少一層絕緣層。
17.如權(quán)利要求16所述的集成電路，其特征在于，移動(dòng)電荷載流子從所述絕緣層和所述半導(dǎo)體襯底的界面基本被去除。
18.如權(quán)利要求16所述的集成電路，其特征在于，移動(dòng)電荷載流子同所述絕緣層和所述半導(dǎo)體襯底的界面的相互作用充分地減小。
19.如權(quán)利要求16所述的集成電路，其特征在于，所述肖特基勢(shì)壘NMOS器件具有由磷摻雜的多晶硅構(gòu)成的柵極電極導(dǎo)電膜。
20.如權(quán)利要求16所述的集成電路，其特征在于，所述肖特基勢(shì)壘PMOS器件具有由硼摻雜的多晶硅構(gòu)成的柵極電極導(dǎo)電膜。
21.如權(quán)利要求16所述的集成電路，其特征在于，所述肖特基勢(shì)壘NMOS器件具有金屬柵極電極導(dǎo)電膜。
22.如權(quán)利要求16所述的集成電路，其特征在于，所述肖特基勢(shì)壘PMOS器件具有金屬柵極電極導(dǎo)電膜。
23.如權(quán)利要求16所述的集成電路，其特征在于，在所述半導(dǎo)體襯底上的絕緣層是二氧化硅。
24.如權(quán)利要求16所述的集成電路，其特征在于，在所述半導(dǎo)體襯底上的絕緣層是由氮化二氧化硅、氮化硅、金屬氧化物、或它們的任何組合構(gòu)成的成分所形成的高k電介質(zhì)。
25.如權(quán)利要求1所述的集成電路，其特征在于，所述裝置還包括至少一個(gè)具有摻雜的源極電極和漏極電極的NMOS器件或PMOS器件，所述源極電極和漏極電極與肖特基勢(shì)壘NMOS或肖特基勢(shì)壘PMOS器件電氣連接。
26.一種CMOS電路，該CMOS電路包括至少一個(gè)肖特基勢(shì)壘NMOS器件；與所述至少一個(gè)肖特基勢(shì)壘NOMS器件電氣連接的至少一個(gè)肖特基勢(shì)壘PMOS器件；其中所述肖特基勢(shì)壘NMOS器件或所述肖特基勢(shì)壘PMOS器件中的至少一個(gè)提供大量體傳輸。
27.如權(quán)利要求26所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘NMOS器件和所述肖特基勢(shì)壘PMOS器件中的至少一個(gè)顯示小于或等于Cg，tot， ideal的75％的Cg，fT。
28.如權(quán)利要求26所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘NMOS器件和所述肖特基勢(shì)壘PMOS器件中的至少一個(gè)在柵極電壓Vg等于電源電壓Vdd時(shí)，顯示至少為最大跨導(dǎo)的90％的跨導(dǎo)。
29.如權(quán)利要求26所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘NMOS器件和所述肖特基勢(shì)壘PMOS器件各包括半導(dǎo)體襯底；所述半導(dǎo)體襯底上的柵極電極；所述半導(dǎo)體襯底上的源極電極和漏極電極，所述源極電極和漏極電極確定了具有溝道長度和具有移動(dòng)電荷載流子的溝道區(qū)域，其中所述源極電極和漏極電極中的至少一個(gè)與襯底形成肖特基接觸或類肖特基接觸。
30.如權(quán)利要求29所述的CMOS電路，其特征在于，所述半導(dǎo)體襯底由硅、應(yīng)變硅、絕緣體上硅、硅鍺、砷化鎵、或磷化銦構(gòu)成。
31.如權(quán)利要求29所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘PMOS器件的源極電極和漏極電極由硅化鉑、硅化鈀或硅化銥組成的成分構(gòu)成。
32.如權(quán)利要求29所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘NMOS器件的源極電極和漏極電極由稀土硅化物組成的成分構(gòu)成。
33.如權(quán)利要求29所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘PMOS器件或所述肖特基勢(shì)壘NMOS器件的源極和漏極電極中的至少一個(gè)至少在和溝道相鄰的區(qū)域中與所述半導(dǎo)體襯底形成肖特基接觸或類肖特基接觸。
34.如權(quán)利要求29所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘PMOS器件或所述肖特基勢(shì)壘NMOS器件的源極和漏極電極中的至少一個(gè)和所述半導(dǎo)體襯底之間的整個(gè)界面與所述半導(dǎo)體襯底形成肖特基接觸或類肖特基接觸。
35.如權(quán)利要求35所述的CMOS電路，其特征在于，溝道包含在所述半導(dǎo)體襯底中的溝道雜質(zhì)。
36.如權(quán)利要求35所述的CMOS電路，其特征在于，所述溝道雜質(zhì)的濃度在所述半導(dǎo)體襯底的垂直方向變化，而在所述半導(dǎo)體襯底的橫向基本恒定。
37.如權(quán)利要求35所述的CMOS電路，其特征在于，在所述半導(dǎo)體襯底中，所述溝道雜質(zhì)的濃度在垂直方向和橫向變化。
38.如權(quán)利要求35所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘PMOS器件的溝道雜質(zhì)包括砷、磷、銻或它們的任何組合。
39.如權(quán)利要求35所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘NMOS器件的溝道雜質(zhì)包括硼、銦、鎵或它們的任何組合。
40.如權(quán)利要求29所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘PMOS器件或所述肖特基勢(shì)壘NOMS器件的柵極電極具有不超過500nm的長度。
41.如權(quán)利要求29所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘NMOS或所述肖特基勢(shì)壘PMOS器件中的至少一個(gè)的柵極電極包括在所述半導(dǎo)體襯底上的絕緣層；在所述絕緣層上的導(dǎo)電膜；以及在所述導(dǎo)電膜的至少一個(gè)側(cè)壁上的至少一個(gè)絕緣層。
42.如權(quán)利要求29所述的CMOS電路，其特征在于，移動(dòng)電荷載流子從所述絕緣層和所述半導(dǎo)體襯底的界面基本被去除。
43.如權(quán)利要求29所述的CMOS電路，其特征在于，移動(dòng)電荷載流子同所述絕緣層和所述半導(dǎo)體襯底的界面的相互作用充分地減小。
44.如權(quán)利要求41所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘NMOS器件具有由磷摻雜的多晶硅構(gòu)成的柵極電極導(dǎo)電膜。
45.如權(quán)利要求41所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘PMOS器件具有由硼摻雜的多晶硅構(gòu)成的柵極電極導(dǎo)電膜。
46.如權(quán)利要求41所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘NMOS器件具有金屬柵極電極導(dǎo)電膜。
47.如權(quán)利要求41所述的CMOS電路，其特征在于，所述肖特基勢(shì)壘PMOS器件具有金屬柵極電極導(dǎo)電膜。
48.如權(quán)利要求41所述的CMOS電路，其特征在于，在所述半導(dǎo)體襯底上的絕緣層是二氧化硅。
49.如權(quán)利要求48所述的CMOS電路，其特征在于，在所述半導(dǎo)體襯底上的絕緣層是由氮化二氧化硅、氮化硅、金屬氧化物、或它們的任何組合構(gòu)成的成分所形成的高k電介質(zhì)。
50.如權(quán)利要求26所述的CMOS電路，其特征在于，所述裝置還包括至少一個(gè)具有摻雜的源極電極和漏極電極的NMOS器件或PMOS器件，所述源極電極和漏極電極與肖特基勢(shì)壘NMOS或肖特基勢(shì)壘PMOS器件電氣連接。
全文摘要
揭示了一種肖特基勢(shì)壘集成電路，該電路具有至少一個(gè)PMOS器件或至少一個(gè)NMOS器件，至少一個(gè)PMOS器件或NMOS器件具有與半導(dǎo)體襯底形成肖特基勢(shì)壘或類肖特基勢(shì)壘接觸的金屬源極－漏極接觸。該器件提供移動(dòng)電荷載流子在半導(dǎo)體襯底體區(qū)域中的新的分布，通過降低柵極電容可改善器件和電路的性能，提高有效載流子遷移率μ，降低噪聲，減少柵極絕緣體泄漏，減少熱載流子效應(yīng)和提高可靠性。
文檔編號(hào)H01L29/78GK1871707SQ200480031457
公開日2006年11月29日 申請(qǐng)日期2004年9月17日 優(yōu)先權(quán)日2003年9月19日
發(fā)明者J·P·斯奈德, J·M·拉森 申請(qǐng)人:斯平內(nèi)克半導(dǎo)體股份有限公司