專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種具有差動單元的半導體存儲器件，該差動單元具有2個存儲彼此相反的邏輯狀態(tài)的位單元，對這些位單元各自的存儲數(shù)據(jù)的差進行放大，并作為讀出數(shù)據(jù)輸出。
背景技術：
近年來，伴隨著制造工藝的微細化，晶體管氧化膜的厚度越來越薄。因此，在現(xiàn)有的存儲單元中，MOS晶體管的柵極氧化膜產生漏電流，從而產生了數(shù)據(jù)保持特性劣化這樣的問題。在將存儲單元的存儲電壓與閾值比較進行數(shù)據(jù)判斷的方式中，難以抑制隨著微細化而產生的可靠性降低的問題。
因此，人們已經提出了所謂的差動單元，該差動單元由2個位單元和差動放大器構成(參照例如日本特開平3-120759號公報)。即，在數(shù)據(jù)寫入操作時，例如根據(jù)閾值的高低等將表示彼此相反的邏輯狀態(tài)的數(shù)據(jù)存儲在2個位單元中。接下來，在讀出操作時，差動放大器讀入2個位單元的兩個電位，放大其差并作為讀出數(shù)據(jù)輸出。
該差動單元與比較存儲單元的存儲電壓和閾值來進行數(shù)據(jù)判斷的方式相比，電荷漏電的影響小，噪聲容限能取得較大。因此，能實現(xiàn)數(shù)據(jù)保持特性優(yōu)異的半導體存儲器件。

發(fā)明內容
但是，在現(xiàn)有的結構中，存在以下問題。
即，在差動單元中，由于具有比較2個位單元的兩個電位并放大其差這樣的結構，因此即使2個位單元的電位差很小，也由差動放大器放大其差并進行數(shù)據(jù)輸出。因此，例如，雖然在產品出廠前的檢查中進行數(shù)據(jù)輸出的良否判斷，但是此時，判斷良否只是針對放大其差而得到的讀出數(shù)據(jù)，并不是對2個位單元進行特性評價。
因此，在現(xiàn)有的結構中，在最終將存儲單元裝載在系統(tǒng)LSI上出廠時，不能進行存儲單元的實際閾值有多大的容限這樣的評價。即，在現(xiàn)有的結構中，各單個位單元的閾值的實力評價以及閾值的容限檢查是困難的。
鑒于上述問題，本發(fā)明的課題是使得在具有差動單元的半導體存儲器件中能進行各單個位單元的評價。
為解決上述課題，本發(fā)明的半導體存儲器件，包括構成為存儲表示彼此相反的邏輯狀態(tài)的數(shù)據(jù)的第1位單元及第2位單元；以上述第1位單元及第2位單元的輸出為輸入，放大其差并輸出的差動放大器；以及選擇單元，在正常操作時，以上述差動放大器的輸出為讀出數(shù)據(jù)輸出，另一方面，在由第1控制信號指示了讀出上述第1位單元的輸出時，或者在由第2控制信號指示了讀出上述第2位單元的輸出時，選擇輸出該位單元的輸出，而不是輸出上述差動放大器的輸出。
根據(jù)本發(fā)明，在正常操作時，放大第1位單元及第2位單元的差的差動放大器的輸出，作為讀出數(shù)據(jù)被輸出，另一方面，在由第1控制信號指示了讀出上述第1位單元的輸出時，第1位單元的輸出被讀出，在由第2控制信號指示了讀出上述第2位單元的輸出時，第2位單元的輸出被讀出。因此，對于第1位單元及第2位單元，可分別進行單個的數(shù)據(jù)讀出，從而能容易地進行單個位單元的例如閾值實力評價。
上述本發(fā)明涉及的半導體存儲器件中的選擇單元，最好包括輸入上述第1位單元的輸出和上述第1控制信號的第1兩輸入與非門；輸入上述第2位單元的輸出和上述第2控制信號的第2兩輸入與非門；輸入上述第1兩輸入與非門及第2兩輸入與非門的輸出和上述差動放大器的輸出的三輸入與非門；以及輸出固定單元，在由上述第1控制信號或第2控制信號指示了讀出上述第1位單元或第2位單元的輸出時，固定上述差動放大器的輸出。
進而，上述輸出固定單元，最好具有設置在上述差動放大器的輸出線與電源線或地線之間的MOS晶體管，通過使上述MOS晶體管為導通狀態(tài)，固定上述差動放大器的輸出。
上述本發(fā)明涉及的半導體存儲器件，最好還具有放大器無效(Disable)單元，在由上述第1控制信號或第2控制信號指示了讀出上述第1位單元或第2位單元的輸出時，將上述差動放大器設定為失效狀態(tài)。
上述本發(fā)明涉及的半導體存儲器件，最好還具有讀出控制部，在讀出操作時，向上述第1位單元及第2位單元提供數(shù)據(jù)讀出用電流；上述讀出控制部構成為可對提供上述數(shù)據(jù)讀出用電流時的負載電阻進行設定變更。
由此，在讀出操作時，由于可以對提供數(shù)據(jù)讀出用電流時的負載電阻進行設定變更，因此能容易地檢查所關注的位單元的閾值容限。即，將負載電阻設定得較大時，可進行較低閾值的電壓測量，另一方面，將負載電阻設定得較小時，可進行較高閾值的電壓測量。
進而，上述讀出控制部最好還具有由多個MOS晶體管構成的電阻部；上述電阻部構成為可根據(jù)負載切換信號變更作為上述負載電阻的MOS晶體管的個數(shù)。
因此可以將電路結構要素統(tǒng)一為MOS晶體管，從而可以謀求簡化制造工藝。
另外，上述讀出控制部的負載電阻，最好在正常操作時設定為可設定的最大值和最小值之間的值。
另外，上述本發(fā)明涉及的半導體存儲器件中的第1位單元及第2位單元，最好為非易失性存儲器。
另外，上述本發(fā)明涉及的半導體存儲器件中的第1位單元及第2位單元，最好為分別包括具有共用柵極的浮置柵極構造的第1 MOS晶體管及第2 MOS晶體管；上述第1 MOS晶體管，源極和漏極相連，并用作為控制柵極。
如上所述，根據(jù)本發(fā)明，在具有所謂的差動單元的半導體存儲器件中，可進行單個位單元的數(shù)據(jù)讀出，因此能夠容易地進行單個位單元的例如閾值的實力評價等。


圖1是表示本發(fā)明的第1實施方式涉及的半導體存儲器件的結構的圖。
圖2是圖1中的差動放大器的電路圖。
圖3是表示本發(fā)明的第2實施方式涉及的半導體存儲器件的結構的圖。
具體實施例方式
以下，參照

本發(fā)明的實施方式。
(第1實施方式)圖1是表示本發(fā)明的第1實施方式涉及的半導體存儲器件的結構的圖。圖2是表示圖1中的差動放大器的內部結構的電路圖。圖1中，10是第1位單元，20是第2位單元，第1位單元10及第2位單元20存儲表示彼此相反的邏輯狀態(tài)的數(shù)據(jù)。30是將第1位單元10及第2位單元20的輸出作為輸入I1、I2，并對其差進行放大輸出的差動放大器。
在此，第1位單元及10第2位單元20為具有2個MOS晶體管的結構，該2個MOS晶體管有存儲電荷的公共浮置柵極(floatinggate)。即，第1位單元10包括具有共用柵極的浮置柵極構造的第1MOS晶體管11及第2 MOS晶體管12。第1 MOS晶體管11的源極與漏極相連，并用作控制柵極16。第2位單元20也同樣如此，具有共用柵極的浮置柵極構造的第1 MOS晶體管21及第2 MOS晶體管22。此外，13、23是柵極與控制柵極16、26連接，源極與第2 MOS晶體管12、22的漏極連接，漏極連接在差動放大器30的輸入上的NMOS晶體管。
14，24是接受讀出控制信號SRC，控制第1位單元10及第2位單元20的數(shù)據(jù)讀出的負載晶體管，15、25是接受寫入控制信號SWC1、SWC2，控制第1位單元10及第2位單元20的數(shù)據(jù)寫入的開關晶體管。負載晶體管14、24在數(shù)據(jù)讀出時，向第1位單元10及第2位單元20提供電流。開關晶體管15、25在數(shù)據(jù)寫入時，對流過第1位單元10及第2位單元20的電流進行導通截止控制。
41是輸入第1位單元10的輸出和第1控制信號SC1的第1兩輸入與非門(NAND Gate)，42是輸入第2位單元20的輸出和第2控制信號SC2的第2兩輸入與非門，43是輸入第1兩輸入與非門41及第2兩輸入與非門42的輸出和差動放大器30的輸出的三輸入與非門。第1控制信號SC1及第2控制信號SC2都為“H”時，指示讀出第1位信號10及第2位信號20的輸出。另外，44是輸入第1控制信號SC1及第2控制信號SC2的或非門(NOR gate)。
在圖2中，通過NMOS晶體管31、32及PMOS晶體管33、34構成了差動放大器30的主要部分。并且，還設有作為輸出固定單元的PMOS晶體管35及作為放大器無效單元的NMOS晶體管36。由第1兩輸入與非門41及第2兩輸入與非門42、三輸入與非門43、或非門44和作為輸出固定單元的PMOS晶體管35構成了本發(fā)明涉及的選擇單元。
PMOS晶體管35設置在差動放大器30的輸出線和電源線之間，或非門44的輸出輸入到柵極。即，在第1控制信號SC1及第2控制信號SC2中的至少一個為“H”時，或非門44的輸出為“L”，因此PMOS晶體管35變成導通狀態(tài)。由此差動放大器30的輸出OUT被固定為“H”。此外，也可以通過在差動放大器30的輸出線和地線之間設置MOS晶體管，并使MOS晶體管為導通狀態(tài)，從而將差動放大器30的輸出OUT固定在“L”。
NMOS晶體管36控制差動放大器30的恒流源。即，在第1控制信號SC1及第2控制信號SC2中的至少一個為“H”時，或非門44的輸出為“L”，因此NMOS晶體管36變成截止狀態(tài)。由此，將差動放大器30設定在失效(Disable)狀態(tài)。
下面，關于如圖1及圖2那樣構成的半導體存儲器件，說明其操作。
首先，進行數(shù)據(jù)的寫入操作，如下所述。首先，使寫入控制信號SWC1、SWC2中的任意一個為“H”，開關晶體管15、25中的任意一個為導通狀態(tài)。此處，是使開關晶體管15為導通狀態(tài)。接著，對控制柵極16、26和源極線17、27施加高電壓。
此時，NMOS晶體管13變成導通狀態(tài)，第1位單元10通電。其結果是產生了溝道熱電子(channel hot electron)，并到達浮置柵極18。通過存儲電荷，變成高閾值電壓，存儲邏輯數(shù)據(jù)“1”。
另一方面，NMOS晶體管25不變成導通狀態(tài)，在第2位單元20中不產生溝道熱電子。因此，電荷不會存儲在浮置柵極28中，而是保持低閾值電壓，并存儲邏輯數(shù)據(jù)“0”。
在數(shù)據(jù)讀出操作時，讀出控制信號SRC設定為“L”，使負載晶體管14、24都為導通狀態(tài)。并且將寫入控制信號SWC1、SWC2都設定為“L”，使晶體管15、25為截止狀態(tài)。其結果是，第1位單元10及第2位單元20都流過電流。在此，對控制柵極16、26施加電壓，并且使源極線17、27為0V。這時，對于浮置柵極18上有電荷的第1位單元10，閾值變低，NMOS晶體管12為截止狀態(tài)不變。另一方面，對于浮置柵極28上沒有電荷的第2位單元20，由于浮置柵極28的電壓超過NMOS晶體管22的閾值電壓，因此，NMOS晶體管22變成導通狀態(tài)。由此，區(qū)分有電荷的狀態(tài)和沒有電荷的狀態(tài)，并從第1位單元10及第2位單元20中讀出彼此相反的邏輯數(shù)據(jù)。
在正常的讀出操作時，第1控制信號SC1及第2控制信號SC2都設定為“L”。這時，第1兩輸入與非門41及第2兩輸入與非門42的輸出都固定為“H”，而與第1位單元10及第2位單元20的輸出無關。另外，由于或非門44的輸出為“H”，因此NMOS晶體管3 6變成導通狀態(tài)，差動放大器30為激活(Enable)狀態(tài)。
差動放大器30對存儲了彼此相反的邏輯數(shù)據(jù)的第1位單元10及第2位單元20的輸出的差進行放大并輸出。接受差動放大器30的輸出的三輸入與非門43，由于第1兩輸入與非門41及第2兩輸入與非門42的輸出都為“H”，所以原封不動地將差動放大器30的輸出作為讀出數(shù)據(jù)輸出。即，進行與現(xiàn)有結構相同的數(shù)據(jù)讀出。
其次，說明檢查模式時的操作。此處設第1位單元10存儲正邏輯，第2位單元20存儲負邏輯。接著，為了指示讀出第1位單元10的輸出，將第1控制信號SC1設定為“H”，第2控制信號SC2為“L”不變。
此時，第1兩輸入與非門41原封不動地輸出第1位單元10的輸出。另一方面，第2兩輸入與非門42的輸出固定為“H”。另外，由于或非門44的輸出為“L”，所以PMOS晶體管35變成導通狀態(tài)，差動放大器30的輸出被固定為“H”。進而，NMOS晶體管36變成截止狀態(tài)，差動放大器30成為失效狀態(tài)。
由于差動放大器30及第2兩輸入與非門42的輸出都固定為“H”，所以三輸入與非門43原封不動地輸出第1兩輸入與非門41的輸出，即第1位單元10的輸出。即，第1位單元10的數(shù)據(jù)被讀出。
同樣，將第2控制信號SC2設定為“H”，第1控制信號SC1設定為“L”，由此，第1兩輸入與非門41的輸出被固定為“H”，另一方面，第2位單元20的輸出原封不動地從第2兩輸入與非門42輸出。由此，三輸入與非門43原封不動地輸出第2兩輸入與非門42的輸出，即第2位單元20的輸出。即，第2位單元20的數(shù)據(jù)被讀出。
如上所述，根據(jù)上述實施方式，能夠單獨地讀出第1位單元10及第2位單元20的數(shù)據(jù)。
此外，本發(fā)明涉及的選擇單元并不僅限于本實施方式所示的單元，可以考慮多種結構。例如，也可以設置3輸入的選擇器作為選擇單元，該選擇器輸入第1位單元10及第2位單元20的輸出，以及差動放大器30的輸出。
另外，在檢查模式中，在使源極線為0V的狀態(tài)下，使控制柵極16從高電壓開始下降時，三輸入與非門43的輸出從“H”切換成“L”。根據(jù)該切換時產生時的控制柵極16的電壓，能判斷第1位單元10的閾值。
(第2實施方式)圖3是表示本發(fā)明的第2實施方式涉及的半導體存儲器件的結構的圖。與圖1相同的結構要素給以與圖1相同的標號。圖3中，設有由多個MOS晶體管51、52、53、54構成的第1電阻部50，以及由多個MOS晶體管61、62、63、64構成的第2電阻部60。由第1電阻部50及第2電阻部60和負載晶體管14、24構成了讀出控制部。
第1控制部50及第2控制部60構成根據(jù)負載切換信號SLC1～SLC4，可改變提供數(shù)據(jù)讀出用電流時成為負載電阻的MOS晶體管的個數(shù)。即，讀出控制部構成為可對提供數(shù)據(jù)讀出用電流時的負載電阻進行設定變更。另外，如果將各MOS晶體管51～54、61～64的柵極長度分別設定為GL51～54、GL61～64，則得出如下的關系式GL53＝GL54＜GL51＜GL52GL63＝GL64＜GL61＜GL62其次，說明圖3的半導體存儲器件的操作。
在正常的讀出操作時，負載切換信號SLC1設定為“H”，負載切換信號SLC2設定為“L”。由此，MOS晶體管53變成截止狀態(tài)，并且MOS晶體管54變成導通狀態(tài)。其結果是，MOS晶體管52、54變成并聯(lián)連接，第1電阻部50的負載電阻相當于MOS晶體管51和并聯(lián)連接的MOS晶體管52、54串聯(lián)連接的電阻。同樣，對于第2電阻部60，通過將負載切換信號SLC3設定為“H”，負載切換信號SLC4設定為“L”，其負載電阻相當于MOS晶體管61和并聯(lián)連接的MOS晶體管62、64串聯(lián)連接的電阻。
另外，在第1電阻部50中，負載切換信號SLC1、SLC2都設定為“H”時，其負載電阻相當于MOS晶體管51與MOS晶體管52串聯(lián)連接的電阻，為最大。另一方面，負載切換信號SLC1、SLC2都設定為“L”時，其負載電阻相當于并聯(lián)連接的MOS晶體管51、53和并聯(lián)連接的MOS晶體管52、54串聯(lián)連接的電阻，為最小。即，本實施方式中，在正常操作時，讀出控制部的負載電阻被設定為可設定的最大值和最小值之間的值。
其它的操作與第1實施方式相同。
其次，說明檢查模式的操作。此時的操作基本上與第1實施方式相同。但是，本實施方式中，通過改變提供數(shù)據(jù)讀出用電流時的負載電阻，能容易地檢查各位單元10、20的閾值的容限。
例如，負載切換信號SLC1、SLC2都設定為“H”時，第1電阻部50的負載電阻相當于MOS晶體管51、52串聯(lián)連接的電阻，為最高。即，在增大電流負載的狀態(tài)下，可檢查第1位單元10的讀出。由此能測量較低的閾值電壓。另一方面，如果負載切換信號SLC1、SLC2都設定為“L”，則第1電阻部50的負載電阻相當于MOS晶體管51、53并聯(lián)連接的電阻和MOS晶體管52、54并聯(lián)連接的電阻串聯(lián)連接的電阻，MOS晶體管53、54與MOS晶體管51、52相比，柵極長度短，因此變成最小。即，在減輕了電流負載的狀態(tài)下，能檢查第1位單元10的讀出。由此，可測量高閾值電壓。
根據(jù)上述實施方式，通過將讀出操作時的電流負載設為可變結構，在檢查模式時，能增減電流負載，用單個位單元進行數(shù)據(jù)讀出。由此，可容易地檢查位單元的閾值的容限，從而能夠提供動作穩(wěn)定的芯片產品。
本實施方式中，讀出控制部的電阻部由MOS晶體管構成，但本發(fā)明并不限于此。通過由MOS晶體管構成，電路的結構要素可統(tǒng)一成MOS晶體管，從而能夠謀求簡化制造工藝。
上述實施方式中，以包含2個具有存儲電荷的公共浮置柵極的MOS晶體管的位單元為例進行了說明，但本發(fā)明并不限于此，例如用疊層柵構造的非易失性的位單元也可以同樣地實現(xiàn)。
在本發(fā)明涉及的半導體存儲器件中，由于能夠單獨評價構成差動單元的2個位單元，因此可提供可靠性更高的產品。
權利要求
1.一種半導體存儲器件，其特征在于，包括第1位單元及第2位單元，構成為存儲表示彼此相反的邏輯狀態(tài)的數(shù)據(jù)；差動放大器，輸入上述第1位單元及第2位單元的輸出，放大其差并輸出；以及選擇單元，在正常操作時，將上述差動放大器的輸出作為讀出數(shù)據(jù)輸出，另一方面，在由第1控制信號指示了讀出上述第1位單元的輸出時，或者在由第2控制信號指示了讀出上述第2位單元的輸出時，選擇輸出該位單元的輸出，而不是輸出上述差動放大器的輸出。
2.根據(jù)權利要求1所述的半導體存儲器件，其特征在于，上述選擇單元包括第1兩輸入與非門，輸入上述第1位單元的輸出和上述第1控制信號；第2兩輸入與非門，輸入上述第2位單元的輸出和上述第2控制信號；三輸入與非門，輸入上述第1兩輸入與非門及第2兩輸入與非門的輸出和上述差動放大器的輸出；以及輸出固定單元，在由上述第1控制信號或第2控制信號指示了讀出上述第1位單元或第2位單元的輸出時，固定上述差動放大器的輸出。
3.根據(jù)權利要求2所述的半導體存儲器件，其特征在于上述輸出固定單元具有設置在上述差動放大器的輸出線與電源線或地線之間的MOS晶體管，通過使上述MOS晶體管為導通狀態(tài)，固定上述差動放大器的輸出。
4.根據(jù)權利要求1所述的半導體存儲器件，其特征在于具有放大器無效單元，在由上述第1控制信號或第2控制信號指示了讀出上述第1位單元或第2位單元的輸出時，將上述差動放大器設定為失效狀態(tài)。
5.根據(jù)權利要求1所述的半導體存儲器件，其特征在于具有讀出控制部，在讀出操作時，向上述第1位單元及第2位單元提供數(shù)據(jù)讀出用電流；上述讀出控制部構成為可對提供上述數(shù)據(jù)讀出用電流時的負載電阻進行設定變更。
6.根據(jù)權利要求5所述的半導體存儲器件，其特征在于上述讀出控制部具有由多個MOS晶體管構成的電阻部；上述電阻部構成為可根據(jù)負載切換信號變更作為上述負載電阻的MOS晶體管的個數(shù)。
7.根據(jù)權利要求5所述的半導體存儲器件，其特征在于在正常操作時，上述讀出控制部的負載電阻設定為可設定的最大值和最小值之間的值。
8.根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述第1位單元及第2位單元為非易失性存儲器。
9.根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述第1位單元及第2位單元分別包括具有共用柵極的浮置柵極構造的第1MOS晶體管及第2MOS晶體管；上述第1MOS晶體管，源極和漏極公共連接，并用作控制柵極。
全文摘要
本發(fā)明公開了一種半導體存儲器件，使得在具有差動單元的半導體存儲器件中能進行各單個位單元的評價。在正常操作時，放大第1位單元(10)和第2位單元(20)的差的差動放大器30的輸出作為讀出數(shù)據(jù)被輸出。在檢查模式中，第1控制信號(SC1)設定為“H”時，差動放大器(30)的輸出固定為“H”，第1位單元(10)的輸出經柵極(41、43)讀出。
文檔編號H01L27/105GK1649030SQ20051000282
公開日2005年8月3日 申請日期2005年1月25日 優(yōu)先權日2004年1月26日
發(fā)明者西原龍二, 縣政志, 川崎利昭, 白濱政則 申請人:松下電器產業(yè)株式會社