專利名稱：與非閃存裝置及形成與非閃存裝置的井的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種NAND(與非)閃存裝置及形成該NAND閃存裝置的井(well)的方法，且更特別的是，涉及形成于NAND閃存裝置的單元(cell)區(qū)域中的井。
背景技術(shù)：
一般來說，在NAND閃存裝置中，通過F-N隧道現(xiàn)象擦除單元。該NAND閃存單元形成于單一P井上。多個(gè)單元構(gòu)成帶狀以形成一單元串(string)。多個(gè)單元串則以縱向或橫向配置以形成一單元區(qū)塊(block)。因此，由該單元區(qū)塊執(zhí)行擦除操作。
圖1A和圖1B為顯示以說明傳統(tǒng)擦除操作的概觀圖。
參照?qǐng)D1A和圖1B，一0V電壓通過串選擇晶體管SSL而被施加于選定單元區(qū)塊的字線W/L。非選定單元區(qū)塊的字線W/L則經(jīng)串選擇晶體管SSL而浮動(dòng)(floated)。若對(duì)一P井施以高壓，因柵極電極和選定單元區(qū)塊內(nèi)的存儲(chǔ)單元井之間的電壓差太大(見圖1A)，故單元會(huì)被擦除；而非選定單元區(qū)塊內(nèi)的存儲(chǔ)單元的柵極電極會(huì)增壓，以減少字線W/L和井之間的電壓差。故該單元不會(huì)被擦除(見圖1B)。
然而，因一般會(huì)施加20V或更高的電壓于P井，故非選定單元區(qū)塊也會(huì)因相同的偏壓而受到應(yīng)力(stress)。另外，會(huì)因?yàn)橛糜诟?dòng)非選定單元區(qū)塊的字線的串選擇晶體管而存在漏電流。非選定單元區(qū)塊的字線不因該漏電而保持浮動(dòng)。因此，會(huì)有因發(fā)生淺擦除現(xiàn)象而無法保存數(shù)據(jù)狀態(tài)的問題。另外，因造成了擦除干擾，故會(huì)有無法達(dá)到目標(biāo)裝置的指標(biāo)的問題。

發(fā)明內(nèi)容
因此，本發(fā)明鑒于上述問題而產(chǎn)生，且本發(fā)明的目的是提供一種NAND閃存裝置及在該NAND閃存裝置中形成井的方法，在該NAND閃存裝置中，形成NAND閃存單元的區(qū)域中的井按單元區(qū)塊被劃分并形成于該區(qū)域之上，從而可縮短單元區(qū)塊的應(yīng)力時(shí)間以防止擦除干擾。
為實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明，在此提供一種NAND閃存裝置，包括形成于半導(dǎo)體基板內(nèi)的三重(triple)N井，以電性保護(hù)該半導(dǎo)體基板的預(yù)定區(qū)域中的多個(gè)存儲(chǔ)單元；兩個(gè)或更多的形成于該三重N井內(nèi)的三重P井；以及具有多個(gè)存儲(chǔ)單元串的多個(gè)單元區(qū)塊，其中這種單元區(qū)塊分別形成于這種三重P井上并分別共享多個(gè)位線。
此外，根據(jù)本發(fā)明，在此提供一種NAND閃存裝置，包括半導(dǎo)體基板，其中定義了存儲(chǔ)單元區(qū)域和外圍區(qū)域；一個(gè)或更多的形成于該半導(dǎo)體基板的存儲(chǔ)單元區(qū)域中的三重N井，以電性保護(hù)多個(gè)存儲(chǔ)單元；形成于該半導(dǎo)體基板的外圍區(qū)域中的用于外圍裝置的井；一個(gè)或更多的形成于這種三重N井中的三重P井；分別形成于這種三重P井上的多個(gè)單元區(qū)塊，其中每個(gè)單元區(qū)塊都具有共享多個(gè)位線的多個(gè)存儲(chǔ)單元串，以及形成于用于外圍裝置的井上的多個(gè)晶體管。
而且，根據(jù)本發(fā)明，在此提供一種形成NAND閃存裝置的井的方法，包括步驟在P型半導(dǎo)體基板上形成第一屏蔽(mask)，通過該屏蔽，整個(gè)單元區(qū)被打開或該單元區(qū)被打開的數(shù)量會(huì)為2或3的倍數(shù)；使用該第一屏蔽當(dāng)作離子植入(ion implant)屏蔽來執(zhí)行N型離子植入處理，以在該P(yáng)型半導(dǎo)體基板中形成一三重N井；形成第二屏蔽，通過該屏蔽，形成三重N井的半導(dǎo)體基板10的整個(gè)三重N井區(qū)域被打開或該三重N井區(qū)域被打開的數(shù)量會(huì)為2或3的倍數(shù)；以及使用該第二屏蔽當(dāng)作離子植入屏蔽來執(zhí)行P型離子植入處理，以在該三重N井中形成一三重P井。


圖1A和圖1B為顯示以說明傳統(tǒng)擦除操作的概觀圖；圖2A和圖2B為顯示以說明根據(jù)本發(fā)明的NAND閃存裝置的概觀圖；圖3為說明擦除時(shí)間和擦除速度間關(guān)系的曲線圖；及圖4A和圖4B為說明在根據(jù)本發(fā)明的NAND快閃裝置中形成一井的方法的橫截面圖。
具體實(shí)施例方式
現(xiàn)在將參照

根據(jù)本發(fā)明的優(yōu)選具體實(shí)施例。由于提供優(yōu)選具體實(shí)施例以使本領(lǐng)域普通技術(shù)人員了解本發(fā)明，故可以各種不同的方式對(duì)這些優(yōu)選具體實(shí)施例做出修改且本發(fā)明的范圍不限于稍后所說明的優(yōu)選具體實(shí)施例。另外，在圖標(biāo)中，相同的參考符號(hào)用以表示相同或相似的組件。
圖2A和圖2B為顯示以說明根據(jù)本發(fā)明的NAND閃存裝置的概觀圖。
參照?qǐng)D2A及圖2B，根據(jù)本發(fā)明的具體實(shí)施例，該NAND閃存裝置可包括形成于半導(dǎo)體基板中的一三重N井20，以電性保護(hù)該半導(dǎo)體基板的特定區(qū)域中的多個(gè)存儲(chǔ)單元；兩個(gè)或更多的形成于該三重N井20中的三重P井30；以及具有多個(gè)存儲(chǔ)單元串的多個(gè)單元區(qū)塊40a至40n，其中單元區(qū)塊形成于多個(gè)三重P井30之上，并分別具有多個(gè)位線B/L。
另外，根據(jù)本發(fā)明的另一具體實(shí)施例，該NAND閃存裝置可包括半導(dǎo)體基板，其中定義了存儲(chǔ)單元區(qū)域和外圍區(qū)域；一個(gè)或更多的形成于半導(dǎo)體基板中的三重N井20，以電性保護(hù)該半導(dǎo)體基板的特定區(qū)域中的多個(gè)存儲(chǔ)單元；形成于該半導(dǎo)體基板的外圍區(qū)域中的用于外圍裝置的一井(未示出)；一個(gè)或更多的分別形成于三重N井20中的三重P井30；具有多個(gè)存儲(chǔ)單元串的多個(gè)單元區(qū)塊40a至40n，其中這種單元區(qū)塊形成于多個(gè)三重P井30之上并分別具有多個(gè)位線B/L；以及形成于用于外圍裝置的井上的多個(gè)晶體管(未示出)。
單元區(qū)塊40a至40n中的每一個(gè)都包括分別連接至多個(gè)位線B/L且根據(jù)局部串選擇信號(hào)來驅(qū)動(dòng)的多個(gè)串選擇晶體管(未示出)；連接至一共源線(未示出)且根據(jù)局部源極選擇信號(hào)(未示出)來驅(qū)動(dòng)的多個(gè)源極選擇晶體管(未示出)；多個(gè)存儲(chǔ)單元以帶狀連接于其中的多個(gè)單元串，其中這些單元串分別連接在串選擇晶體管(未示出)和源極選擇晶體管之間；以及分別連接至單元串中柵極端的多個(gè)字線(未示出)。
該NAND閃存裝置可進(jìn)一步包括分別連接至這些多個(gè)位線B/L的頁緩沖單位(unit)50，以根據(jù)一外部控制信號(hào)對(duì)位線B/L施加給定程序電壓或讀取電壓。該頁緩沖單位50最好包含多個(gè)頁緩沖器，且這些頁緩沖器位于單元區(qū)的上方及下方并每個(gè)都共享兩個(gè)偶數(shù)與奇數(shù)位線。
在該實(shí)施例中，10242數(shù)量的單元區(qū)塊可分別共享這些多個(gè)位線B/L。即，在第1到第2047單元區(qū)塊中位于相同位置的串選擇晶體管連接至相同的位線。例如，假設(shè)在這種單元區(qū)塊的每一個(gè)中都存在1024條位線和1024個(gè)串選擇晶體管。這種單元區(qū)塊的每一個(gè)中的第1串選擇晶體管都會(huì)連接至第1位線，而第1024串選擇晶體管則連接至第1024位線。
此外，三重P井30可被分為各種不同的形狀，且存在這種三重P井中的單元區(qū)塊的數(shù)量可能不同。在該實(shí)施例中，若三重N井20為一個(gè)的話，則三重P井30最好被分為2或3的倍數(shù)并因此而被形成。若三重N井20為一個(gè)或更多，則三重P井30最好被分為1、2或3的倍數(shù)并因此而被形成。而且，這種三重N井可被分為1或2的倍數(shù)并因此而被形成。
再者，位于一個(gè)三重P井30中的這些多個(gè)單元區(qū)塊40被分為單元區(qū)塊40a到40n的總數(shù)的2或3倍。換句話說，若將三重P井30分為兩部分，則整個(gè)單元區(qū)塊40a到40n被除以1/2且分別以1/2的量被置于三重P井30上。這種三重P井分別形成于被分為兩部分的單元區(qū)之上。
在可以F-N隧道(tunneling)方法執(zhí)行使用容積偏壓(bulk bias)的擦除操作的NAND型閃存裝置中，單元陣列的井具有這樣的結(jié)構(gòu)，即在該結(jié)構(gòu)中，三重N井20形成于P型半導(dǎo)體基板中，且在該三重N井20中形成用以作為單元陣列的容積的三重P井30，使得這種三重P井30以P-N二極管模式從同類型的P基板被電性隔離。因此，在擦除操作期間，通過對(duì)字線施加0V電壓并對(duì)該容積施加20V以上的高壓而由具有不同電位的高壓發(fā)射浮動(dòng)?xùn)艠O電子。此時(shí)，若有2048個(gè)區(qū)塊，則若在一區(qū)塊單元中執(zhí)行擦除操作，則會(huì)有第2047非選定區(qū)塊。即，若擦除用的1個(gè)脈沖時(shí)間為2ms，則2047×2ms＝41sec。若使能(enable)周期為100K，則該閃存裝置在4.1Msec期間承受應(yīng)力。
因此，根據(jù)本發(fā)明，2048個(gè)單元區(qū)塊40a到40n被平行連接至相同的總體位線，且劃分這種三重P井30以形成兩個(gè)三重P井30。然后，若在一個(gè)三重P井30中配置1024個(gè)區(qū)塊且這種P井被個(gè)別編碼，則應(yīng)力時(shí)間會(huì)縮減為1/2。若形成四個(gè)三重P井30，則應(yīng)力時(shí)間會(huì)縮減為1/4。若劃分該P(yáng)井30，則該區(qū)塊也會(huì)被分為1024個(gè)。因此，在擦除操作期間，具有選定區(qū)塊的P井30會(huì)承受應(yīng)力，因?yàn)槭┯谄渖系碾妷簽?0V。然而，不具有選定區(qū)決的P井30不會(huì)受到應(yīng)力，因?yàn)槭┯谄渖系碾妷簽?V。
圖3為說明擦除時(shí)間和擦除速度間關(guān)系的曲線圖。
參照?qǐng)D3，每當(dāng)應(yīng)力時(shí)間減少至1/2，擦除時(shí)間會(huì)減少約0.3V。因此可因擦除應(yīng)力而防止干擾。
此外，由于三重P井30被劃分，故三重P井30和三重N井20間的電容會(huì)減少。因此，可縮短總的擦除時(shí)間預(yù)算，因?yàn)榫珘撼潆姾头烹姇r(shí)間會(huì)縮短。
現(xiàn)在將參照

根據(jù)本發(fā)明的在NAND快閃裝置中形成一井的方法。
圖4A和圖4B為說明在根據(jù)本發(fā)明的NAND快閃裝置中形成一井的方法的橫截面圖。
參照?qǐng)D4A，在P型半導(dǎo)體基板10上形成用于離子植入的第一屏蔽(未示出)，且通過該屏蔽一給定單元區(qū)被打開。執(zhí)行N型離子植入處理以在P型半導(dǎo)體基板10中形成三重N井20。該第一屏蔽可打開整個(gè)單元區(qū)，或是以2或3的倍數(shù)的量打開該單元區(qū)。因此，這種三重N井20形成于整個(gè)單元區(qū)中，或是這種三重N井20以2或3的倍數(shù)的量形成于該單元區(qū)中。
參照?qǐng)D4B，在形成三重N井20的半導(dǎo)體基板10的單元區(qū)中形成第二屏蔽(未示出)，通過該屏蔽打開三重N井20。執(zhí)行P型離子植入處理以在三重N井20中形成三重P井30。此時(shí)，該第二屏蔽可打開整個(gè)三重N井20區(qū)域，或是以2或3的倍數(shù)的量打開該三重N井20區(qū)域。
在該實(shí)施例中，可在P型半導(dǎo)體基板10的單元區(qū)中形成單個(gè)三重N井20，且可在該三重N井20中形成兩個(gè)三重P井30?；蛘?，可在P型半導(dǎo)體基板10的單元區(qū)中形成兩個(gè)三重N井20，且可分別在該兩個(gè)三重N井20中形成三重P井30。
此時(shí)，可在其中通過隨后處理而形成低電壓裝置的區(qū)域中形成用于低電壓NMOS的P井(未示出)和用于低電壓PMOS的N井(未示出)。
之后，通過預(yù)定處理在三重P井30上形成隧道氧化膜(未示出)、浮動(dòng)?xùn)艠O(未示出)、介電膜(未示出)，以及控制柵極(未示出)，由此形成閃存單元(未示出)。形成用以隔離閃存單元的層間絕緣膜(未示出)。模型化(patterned)這種層間絕緣膜以形成接觸栓塞(未示出)，然后并在接觸栓塞上形成位線。
如上所述，根據(jù)本發(fā)明，多于一個(gè)地在單元區(qū)中形成NAND閃存裝置的三重井。在三重井上形成包含閃存單元的單元區(qū)塊。因此，通過該多個(gè)井，在閃存裝置的擦除操作期間，可縮短非選定區(qū)塊的應(yīng)力時(shí)間并可防止擦除干擾。
此外，由于三重P井被劃分，故三重P井和三重N井之間的電容會(huì)減少。因此，可縮短井偏壓充電和放電時(shí)間，且可因此縮短總的擦除時(shí)間預(yù)算。
權(quán)利要求
1.一種NAND閃存裝置，包括形成于半導(dǎo)體基板中的三重N井，以電性保護(hù)該半導(dǎo)體基板的預(yù)定區(qū)域中的多個(gè)存儲(chǔ)單元；形成于該三重N井中的兩個(gè)或更多的三重P井；及具有多個(gè)存儲(chǔ)單元串的多個(gè)單元區(qū)塊，其中這些單元區(qū)塊分別形成于三重P井上并分別共享多個(gè)位線。
2.如權(quán)利要求1所述的NAND閃存裝置，其中以2的倍數(shù)的量形成三重P井。
3.一種NAND閃存裝置，包括半導(dǎo)體基板，其中定義了存儲(chǔ)單元區(qū)域和外圍區(qū)域；形成于該半導(dǎo)體基板的存儲(chǔ)單元區(qū)域中的一個(gè)或更多的三重N井，以電性保護(hù)多個(gè)存儲(chǔ)單元；形成于該半導(dǎo)體基板的外圍區(qū)域中的用于外圍裝置的井；形成于三重N井中的一個(gè)或更多的三重P井；分別形成于三重P井上的多個(gè)單元區(qū)塊，其中每個(gè)單元區(qū)塊都具有共享多個(gè)位線的多個(gè)存儲(chǔ)單元串；及形成于用于外圍裝置的井上的多個(gè)晶體管。
4.如權(quán)利要求3所述的NAND閃存裝置，其中以2或3的倍數(shù)的量形成三重N井。
5.如權(quán)利要求3所述的NAND閃存裝置，其中以1、2或3的倍數(shù)的量形成三重P井。
6.一種形成NAND閃存裝置的井的方法，包含步驟在P型半導(dǎo)體基板上形成第一屏蔽，通過該第一屏蔽，整個(gè)單元區(qū)被打開，或單元區(qū)打開的數(shù)量為2或3的倍數(shù)；使用該第一屏蔽作為離子植入屏蔽來執(zhí)行N型離子植入處理，以在該P(yáng)型半導(dǎo)體基板中形成三重N井；形成第二屏蔽，通過該第二屏蔽，其中形成三重N井的半導(dǎo)體基板10的整個(gè)三重N井區(qū)域被打開，或三重N井區(qū)域打開的數(shù)量為2或3的倍數(shù)；及使用該第二屏蔽作為離子植入屏蔽來執(zhí)行P型離子植入處理，以在該三重N井中形成三重P井。
7.如權(quán)利要求6所述的方法，其中在該P(yáng)型半導(dǎo)體基板的單元區(qū)中形成一個(gè)三重N井，且在該三重N井中形成兩個(gè)三重P井。
8.如權(quán)利要求6所述的方法，其中在該P(yáng)型半導(dǎo)體基板的單元區(qū)中形成兩個(gè)三重N井，并分別在該兩個(gè)三重N井中形成三重P井。
全文摘要
公開了一種NAND閃存裝置及形成該NAND閃存裝置的井的方法。多于一個(gè)地在單元區(qū)中形成NAND閃存裝置的三重井。包括閃存單元的單元區(qū)塊形成于這種三重井之上。因此，通過該多個(gè)井，在閃存裝置的擦除操作期間，可縮短非選定區(qū)塊的應(yīng)力時(shí)間并防止擦除干擾。此外，會(huì)減少這種三重P井和該三重N井之間的電容，因?yàn)槿豍井被劃分。故可縮短井偏壓充電和放電時(shí)間并因此縮短總的擦除時(shí)間預(yù)算。
文檔編號(hào)H01L21/761GK1697183SQ20051000376
公開日2005年11月16日 申請(qǐng)日期2005年1月11日 優(yōu)先權(quán)日2004年5月11日
發(fā)明者李熙烈 申請(qǐng)人:海力士半導(dǎo)體有限公司