專利名稱：非易失性半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種非易失性半導體存儲器件，特別涉及適用于擦除動作的高速化和提高耐改寫性的非易失性半導體存儲器件。
背景技術：
作為可電寫入、擦除的非易失性半導體存儲器件，廣泛使用EEPROM(Electronically Erasable and Programmable Read Only Memory電可擦除只讀存儲器)。現(xiàn)在正廣泛使用的以閃存(flash memory快速擦寫存儲器)為代表的這些存儲器件(存儲器)，在MOS(Metal OxideSemiconductor)晶體管的柵電極下具有由氧化膜圍成的導電性浮置柵電極和陷阱性絕緣膜，以浮置柵電極和陷阱性絕緣膜中的電荷蓄積狀態(tài)為存儲信息，將它作為晶體管的閾值來讀出。該陷阱性絕緣膜是指可蓄積電荷的絕緣膜，作為一個例子，可列舉出氮化硅膜等。通過電荷向這樣的電荷蓄積區(qū)域的注入、釋放，使MOS晶體管的閾值偏移并作為存儲元件來工作。作為該閃存，有詳細地追加說明的使用了MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor金屬氮氧化物半導體)的分裂柵型(split gate cell)單元。
在這樣的存儲器中，由于使用氮化硅膜作為電荷蓄積區(qū)域，因此與導電性的浮置柵極膜相比，具有以下的優(yōu)點1)由于離散地蓄積電荷，因此數(shù)據(jù)保持的可靠性優(yōu)良；2)由于數(shù)據(jù)保持的可靠性優(yōu)良，因此能使氮化硅膜上下的氧化膜薄膜化，能實現(xiàn)寫入、擦除動作的低電壓化。
另外，由于使用分裂柵型單元，因此具有以下優(yōu)點1)能用源極側(source side)注入方式將熱電子注入氮化硅膜中，電子注入效率高，可進行高速、低電流的寫入；2)由于寫入、擦除動作的控制簡單，因此可使外圍電路規(guī)模減小。
作為上述存儲器的擦除方式，已知隧道效應擦除方式和熱空穴注入方式(hot hole注入方式)的兩種。例如，在專利文獻1(日本特開2001-102466號公報)中，記載了使用隧道效應擦除方式的存儲器單元，另外，在專利文獻2(USP5,969,383號公報)、專利文獻3(USP6,248,633號公報)、專利文獻4(日本特開2003-46002號公報)中，記載了使用BTBT熱空穴注入擦除方式的存儲器單元。
在隧道效應擦除方式中，通過施加電場，使因寫入而注入到氮化硅膜中的電子在氮化硅膜的上部或者下部的氧化膜中產(chǎn)生隧道效應，并引向柵電極或者襯底，從而進行擦除。
在另外一種BTBT熱空穴注入擦除方式中，通過注入具有正電荷的空穴(hole)使閾值變化，來代替引出電子。在空穴的注入方面已知，如IEEE International Electron Device Meeting 2003，pp.157-160所述，因BTBT(Band-To-Band Tunnelling帶間隧道效應)現(xiàn)象而產(chǎn)生空穴，并通過電場加速注入到絕緣膜中(參考非專利文獻1)。
日本特開2001-102466號公報(與USP6,255,166對應)；[專利文獻2]USP5,969,383號公報；[專利文獻3]USP6,248,633號公報；[專利文獻4]日本特開2003-46002號公報；[非專利文獻1]IEEE International Electron Device Meeting2003，pp.157-160。
上述的隧道效應擦除方式和空穴注入方式(BTBT熱空穴注入方式)相比較，在隧道效應擦除方式的情況下，可列舉出數(shù)據(jù)保持特性和擦除特性的折衷(trade off)關系為問題點。即，為了提高數(shù)據(jù)保持特性，必須增加抑制電荷泄漏的氮化硅膜上下的氧化膜或陷阱，因此使氮化硅膜本身膜變厚。但是，在擦除動作中，必須使電荷在厚的氧化膜中產(chǎn)生隧道效應，結果是擦除速度變慢。另外，為了提高擦除速度，擦除電壓的高電壓化是必須的，但是外圍電路因該高電壓化而規(guī)模變大，導致芯片成本增大。引出電子側的氧化膜，被限制在引起電子的隧道效應的范圍內的薄的膜厚，從而制約數(shù)據(jù)保持特性。
而且，由于引出寫入時注入的電子進行擦除，因此不能將擦除后的閾值電壓降低到氮化硅膜為電中性的初始的閾值電壓以下。如果不能充分降低閾值，則不能取出大的讀出電流，不利于讀出的高速化。
相反，在空穴注入擦除方式(BTBT熱空穴注入擦除方式)的情況下，可以使擦除后的閾值偏移到初始的負側。即，通過擦除動作，正電荷被注入蓄積到絕緣膜中，因此能使閾值降到比初始值低的負側。由此，能達到使大量的電流流過的狀態(tài)，因此適用于半導體電路的高速工作。因此，近年來空穴注入擦除方式受到關注。
在基于空穴注入擦除方式(BTBT熱空穴注入擦除方式)的擦除動作中，在以NMOS為基礎的存儲器中，在源極擴散層上施加正電壓，在柵電極上施加負電壓，能由施加到源極擴散層和柵電極上的高電壓形成的電場，對在源極擴散層端部因BTBT而產(chǎn)生的空穴(hole)進行加速，并注入到氮化硅膜中，從而進行擦除。
但是，根據(jù)本發(fā)明人的研究了解到在使用空穴注入擦除方式(BTBT熱空穴注入擦除方式)的情況下，因局部地進行空穴(hole)的注入，而蓄積空穴。該空穴的蓄積產(chǎn)生如下的問題使擦除特性劣化，并且使電荷的保持特性劣化。
使用空穴注入擦除方式時的上述擦除特性的劣化象下述這樣發(fā)生對存儲器柵極(MG)施加負電位，對源極(MS)施加正電位，擦除動作時的熱空穴，如圖30所示，在源極區(qū)域MS端部(圖30的b部)產(chǎn)生，并注入到面向硅襯底的氮化膜(SIN)中的整個區(qū)域中。其結果是，在進行擦除當中，在空穴產(chǎn)生部位(圖30的b部)正上方的氮化膜中(圖30的c部)逐漸蓄積空穴(hole)。另外，圖29是表示非易失性半導體存儲器件(閃存)寫入時的熱電子的產(chǎn)生部位的主要部分剖面圖，示意地示出了寫入時的電子向電荷蓄積部注入的注入狀態(tài)，圖30是表示非易失性半導體存儲器件擦除時的熱電子的產(chǎn)生部位的主要部分剖面圖，示意地示出了擦除時的空穴向電荷蓄積部的注入狀態(tài)。對于圖29和圖30的閃存的各部位，與后述的本發(fā)明的實施方式相對應的部位標注同一標記，因此省略其說明。
由于該空穴蓄積，源極擴散層(MS)端部的絕緣膜-襯底界面的垂直方向電場減少，空穴的產(chǎn)生量減少，擦除動作停止。另外，如果反復進行改寫，則空穴產(chǎn)生部位上部的氮化膜中的空穴蓄積量逐漸增加，在完全擦除因寫入而注入的電子之前，空穴的產(chǎn)生停止。其結果是，產(chǎn)生限制反復進行寫入擦除動作的問題。
另外，蓄積的空穴使電荷保持特性劣化。即，在寫入狀態(tài)下，注入的電子必須保持電荷。但是，如上所述，由BTBT引起的空穴注入，在源極擴散層端產(chǎn)生空穴，因此當在擴散層正上方過度蓄積空穴時，即使在寫入狀態(tài)下，也變成局部蓄積空穴的狀態(tài)。因此，作為保持特性的劣化可以觀測到因空穴和電子的再結合而引起的閾值變化。

發(fā)明內容
本發(fā)明的目的在于，謀求非易失性半導體存儲器件的高性能化、高可靠性化。
另外，本發(fā)明的目的還在于，消除因擦除動作而蓄積的空穴(hole)所導致的特性劣化。
根據(jù)本說明書的記述和附圖可以明白本發(fā)明的上述和其它的目的以及新的特征。
以下，簡單地說明本申請所公開的發(fā)明中有代表性的發(fā)明的概要。
本發(fā)明是注入與因擦除動作而蓄積的載流子(空穴)相反極性的載流子(電子)來中和電荷。
另外，本發(fā)明的非易失性半導體存儲器件，包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底的上部形成的、位于上述第1半導體區(qū)域側的第1導電體和位于上述第2半導體區(qū)域側的第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；進行(e)向該電荷蓄積部進行電子注入的動作和(f)向該電荷保持部進行空穴注入的動作；通過與空穴注入相配合地進行電子注入進行電荷中和動作。
另外，本發(fā)明的非易失性半導體存儲器件，包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底的上部形成的、位于上述第1半導體區(qū)域側的第1導電體和位于上述第2半導體區(qū)域側的第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；(e)對上述第2半導體區(qū)域施加作為正或負的一方的第1極性的電位，對上述第2導電體施加與上述第1極性相反的第2極性的電位，通過對上述第1導電體施加與上述第1極性相同的極性的電位，將與上述第1極性相同極性的第1載流子注入到上述電荷蓄積部，由此進行擦除。
另外，本發(fā)明的非易失性半導體存儲器件包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底的上部形成的第1導電體和第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；(e)在上述第1和第2半導體區(qū)域間流通電流的狀態(tài)下，將由能帶間隧道現(xiàn)象產(chǎn)生的載流子注入到上述電荷蓄積部，由此進行擦除。
本發(fā)明的非易失性半導體存儲器件，多個存儲單元配置成陣列狀，該存儲單元包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的第1導電體和第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；(e)在上述多個存儲單元中包括多條第1線和第2線，其中，所述第1線對排列在第1方向上的上述存儲單元的上述第1導電體進行連接，所述第2線對排列在與上述第1方向正交的第2方向上的上述存儲單元的、位于上述第1導電體側的上述第1半導體區(qū)域進行連接；(f)在將作為正或負的一方的第1極性的電位施加到上述多個存儲單元中的選擇存儲單元所連接的上述第1線的狀態(tài)下，將因能帶間隧道現(xiàn)象而產(chǎn)生的與上述第1極性相同的極性的第1載流子注入到上述選擇存儲單元的上述電荷蓄積部，由此進行擦除。
本發(fā)明的非易失性半導體存儲器件，多個存儲單元配置成陣列狀，該存儲單元包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底的上部形成的第1導電體和第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；(e)上述多個存儲單元中包括多條第1線、第2線和第3線，所述第1線對排列在第1方向上的上述存儲單元的上述第1導電體進行連接，所述第2線對排列在與上述第1方向正交的第2方向上的上述存儲單元的、位于上述第2導電體側的上述第2半導體區(qū)域進行連接，所述第3線對排列在第1方向上的上述存儲單元的上述第1半導體區(qū)域進行連接；(f)在將作為正或負的一方的第1極性的電位施加到與上述多個存儲單元中的選擇存儲單元連接的上述第1線的狀態(tài)下，將由能帶間隧道現(xiàn)象產(chǎn)生的、與上述第1極性相同極性的第1載流子，注入到上述選擇存儲單元的上述電荷蓄積部，由此進行擦除。
另外，本發(fā)明的非易失性半導體存儲器件，包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的、位于上述第1半導體區(qū)域側的第1導電體和位于上述第2半導體區(qū)域側的第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；在寫入動作時，(e)對上述第2導電體施加正電位，對上述第2半導體區(qū)域施加正電位，對上述第1導電體施加正電位，由此將電子注入到上述電荷蓄積部，(f)對上述第2導電體施加正電位，對上述第2半導體區(qū)域施加0V或者比上述第2導電體低的正電位，對上述第1導電體施加與施加到上述第1半導體區(qū)域的電位相等或較其低的電位，由此將電子注入到上述電荷蓄積部。
另外，本發(fā)明的非易失性半導體存儲器件，包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的、位于上述第1半導體區(qū)域側的第1導電體和位于上述第2半導體區(qū)域側的第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；在擦除動作時，(e)對上述第2導電體施加負電位，對上述第2半導體區(qū)域施加正電位，對上述第1導電體施加正電位，由此將空穴注入到上述電荷蓄積部，(f)對上述第2導電體施加正電位，對上述第2半導體區(qū)域施加0V或者比施加到上述第2導電體的電位低的正電位，對上述第1導電體施加與施加到上述第1半導體區(qū)域的電位相等或較其低的電位，由此將電子注入到上述電荷蓄積部。
以下，簡單地說明由本申請所公開的發(fā)明中有代表性的發(fā)明所取得的效果。
通過對因擦除動作而蓄積的載流子(空穴)，注入相反極性的載流子(電子)并中和電荷，由此能得到良好的元件特性。
另外，能實現(xiàn)非易失性半導體存儲器件的高性能化、高可靠化。特別是能實現(xiàn)擦除動作的高速化和提高改寫耐性。并且能實現(xiàn)讀取速度和數(shù)據(jù)保持特性的提高。


圖1是本發(fā)明實施方式的非易失性半導體存儲器件(閃存)的主要部分剖面圖。
圖2是表示在本發(fā)明實施方式的非易失性半導體存儲器件的寫入、擦除、讀出時向選擇存儲單元的各部位施加的電壓的施加條件的圖表。
圖3是表示擦除特性的曲線。
圖4是比較在使用了溝道中流過電流的BTBT熱空穴擦除方式的、反復進行了寫入/擦除的存儲單元中，有無空穴中和動作的存儲單元的寫入側電荷保持特性的曲線。
圖5是表示本發(fā)明實施方式的非易失性半導體存儲器陣列的電路圖。
圖6是表示在圖5的存儲器陣列中在寫入、擦除、讀出時對各布線施加的電壓條件的圖表。
圖7是表示在圖5的存儲器陣列中在寫入、擦除、讀出時對各布線施加的電壓條件的圖表。
圖8是表示在圖5的存儲器陣列中在寫入時對各布線施加電壓的定時的說明圖。
圖9是表示在圖5的存儲器陣列中以恒定溝道電流實現(xiàn)寫入、擦除的電路圖。
圖10是表示本發(fā)明實施方式的其它的非易失性半導體存儲器陣列的電路圖。
圖11是表示在圖10的存儲器陣列中在寫入、擦除、讀出時對各布線施加的電壓條件的圖表。
圖12是表示在圖10的存儲器陣列中在寫入、擦除、讀出時對各布線施加的電壓條件的圖表。
圖13是表示本發(fā)明實施方式的其它的非易失性半導體存儲器陣列的電路圖。
圖14是表示在圖13的存儲器陣列中在寫入、擦除、讀出時對各布線施加的電壓條件的圖表。
圖15是表示在圖13的存儲器陣列中在寫入、擦除、讀出時對各布線施加的電壓條件的圖表。
圖16是本發(fā)明實施方式的非易失性半導體存儲器件(閃存)的主要部分剖面圖。
圖17是表示本發(fā)明實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。
圖18是表示本發(fā)明實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。
圖19是表示本發(fā)明實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。
圖20是表示本發(fā)明實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。
圖21是表示本發(fā)明實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。
圖22是表示本發(fā)明實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。
圖23是表示本發(fā)明實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。
圖24是表示本發(fā)明實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。
圖25是本發(fā)明實施方式的其它非易失性半導體存儲器件(閃存)的主要部分剖面圖。
圖26是本發(fā)明實施方式的其它非易失性半導體存儲器件(閃存)的主要部分剖面圖。
圖27是本發(fā)明實施方式的其它非易失性半導體存儲器件(閃存)的主要部分剖面圖。
圖28是示意地表示集成多個非易失性存儲器模塊等而形成的半導體芯片的說明圖。
圖29是表示用于說明本發(fā)明的課題的非易失性半導體存儲器件寫入時的熱電子產(chǎn)生部位的襯底的主要部分剖面圖。
圖30是表示用于說明本發(fā)明的課題的非易失性半導體存儲器件擦除時的熱電子產(chǎn)生部位的襯底的主要部分剖面圖。
圖31是示意地表示了對用于說明本發(fā)明的效果的、非易失性半導體存儲器件施加了擦除電位的情況下的、電荷的狀態(tài)的存儲單元的主要部分剖面圖。
具體實施例方式
以下，根據(jù)附圖詳細地說明本發(fā)明的實施方式。在用于說明實施方式的所有圖中具有同一功能的構件上標注同一標記，省略反復的說明。另外，在以下的實施方式中，除非特別需要，原則上不反復進行同一或者同樣部分的說明。
另外，本發(fā)明主要在電荷蓄積部使用陷阱性絕緣膜(可蓄積電荷的絕緣膜)，因此在以下的實施方式中，對以NMOS(n溝道型MOS)晶體管為基礎的使用了陷阱性絕緣膜的存儲單元進行說明。并且，在以下的實施方式中的極性(寫入、擦除、讀出時施加電壓的極性或載流子的極性)，是用于說明以NMOS(n溝道型MOS)晶體管為基礎的存儲單元時的動作的，以PMOS(p溝道型MOS)晶體管為基礎時，使施加電位或載流子的導電方式等所有的極性都反轉，因此原理上能得到相同的動作。
(1)對本發(fā)明的非易失性半導體存儲器件(閃存)的基本結構進行說明。
圖1是本發(fā)明實施方式的非易失性半導體存儲器件(閃存)的主要部分剖面圖。
該閃存是使用了MONOS膜的分裂柵型單元。
如圖1所示，存儲單元包括由用于蓄積電荷的氮化硅膜(氮化膜)SIN(即電荷蓄積部)、和位于其上下的氧化膜(氧化硅膜)BOTOX、TOPOX的層疊膜構成的ONO膜(ONO)、由如n型多晶硅的導電體構成的存儲器柵電極MG、由如n型多晶硅的導電體構成的選擇柵電極SG、位于選擇柵電極SG下部的柵極絕緣膜SGOX、由導入了n型雜質的半導體區(qū)域(硅區(qū)域)構成的源極區(qū)域(源極擴散層、n型半導體區(qū)域)MS、由導入了n型雜質的半導體區(qū)域(硅區(qū)域)構成的漏極區(qū)域(漏極擴散層、n型半導體區(qū)域)MD。并且，源極區(qū)域MS和漏極區(qū)域MD，形成在設置于p型硅襯底(半導體襯底)PSUB上的p型區(qū)域PWEL中。
在此，稱由存儲器柵電極MG構成的MOS晶體管(MISFETMetalInsulator Semiconductor Field Effect Transistor金屬絕緣半導體場效應晶體管)為存儲晶體管，另外，稱由選擇柵電極SG構成的MOS晶體管(MISFETMetal Insulator Semiconductor Field Effect Transistor)為選擇晶體管。
接下來，說明寫入、擦除、讀出動作。在這里，將電子(electron)向氮化硅膜SIN的注入定義為“寫入”，將空穴(hole)的注入定義為“擦除”。以下，對本實施方式的擦除動作、寫入動作和讀出動作進行說明。
(1-1)首先，說明擦除方法。在圖2中，示出了在本實施方式的“寫入”、“擦除”和“讀出”時向選擇存儲單元的各部位施加電壓的施加條件。在這里，由于給出了代表性的動作電壓，因此使用用所謂的MOSFET的0.25μm代的工藝、器件技術形成的存儲單元進行說明。即，選擇晶體管使用柵極長為0.2μm、在1.5V進行動作的晶體管。另外，存儲單元的溝道寬度為0.25μm。
如圖2的“擦除”欄的上段所示，在擦除時，進行控制，使得施加到存儲器柵電極MG的電壓Vmg為-5V，施加到源極區(qū)域MS的電壓Vs為7V，施加到漏極區(qū)域MD的電壓Vd為0V，施加到選擇柵電極SG的電壓Vsg為使選擇晶體管的溝道表面反轉的設定值。例如，在閾值(選擇晶體管的閾值電壓)為0.4V的情況下，選擇柵電極SG的電壓Vsg可以是0.7V左右。向阱(well)施加0V(Vwell)。
這樣，在擦除時(擦除動作時)，向源極區(qū)域MS施加正電位(Vs＞0)，向存儲器柵電極施加負電位(Vmg＜0)，該負電位是極性與施加到源極區(qū)域MS的電位(正電位)相反的電位，給選擇柵電極SG施加能使選擇晶體管的溝道表面反轉的電位，在這里，施加正電位(Vsg＞0)，該正電位是極性與施加到源極區(qū)域MS的電位相同的電位。另外，使漏極區(qū)域MD的電位比選擇柵電極SG的電位和源極區(qū)域MS的電位低(Vd＜Vsg、Vd＜Vs)。
在本實施方式的擦除方法中，在因BTBT(Band-To-Band Tunneling能帶間隧道現(xiàn)象)而產(chǎn)生的空穴(正的極性的載流子)被注入到氮化硅膜SIN中，進行擦除的同時(即，在因BTBT而產(chǎn)生的空穴被注入到氮化硅膜SIN中而進行擦除時)，溝道電流經(jīng)由選擇柵電極的反轉層流到源極-漏極之間(源極區(qū)域MS和漏極區(qū)域MD之間)。如果對阱施加高的源極電位，則襯底-阱之間的耗盡層寬度w用近似單邊突變結進行擴展，使得表示為w＝(2εSiε0(VSB+φB)/(q×Nwell)0.5。在這里，εSi和ε0分別是硅的相對介電常數(shù)和真空介電常數(shù)，VSB是源極-阱間偏壓，φB是阱的費米電位，q是電子電荷量，Nwell是阱的雜質濃度。因此，如果與耗盡層寬度w相比，縮短存儲器柵極長度時，在襯底表面上，由于存儲器柵極和絕緣膜中注入電荷的，即使在空穴蓄積的狀態(tài)下，在襯底內部，耗盡層也進行擴展，因此能使在選擇晶體管的溝道表面上反轉保持的載流子漂移到源極側。這與因存儲晶體管部的短溝道效應而使電流流動相對應。進入源極擴散層(源極區(qū)域MS)的電場區(qū)域的電子(負的極性的載流子)被加速，注入到蓄積空穴的源極擴散層上部的氮化硅膜(SIN)中。因此，能消滅所蓄積的電荷，維持襯底表面的電場，從而能使因BTBT而進行的空穴產(chǎn)生持續(xù)下去。受電場加速的電子因碰撞電離而產(chǎn)生電子-空穴對，這些二次載流子大范圍地注入到電荷保持區(qū)域，因此能加速擦除。當然，在作為注入整體來看時，與電子注入相比，必須在能實現(xiàn)空穴注入引起的閾值降低的狀態(tài)下進行。例如，在設源極擴散層和阱間的結耐壓為BVbs時，在擦除時，消除Vs直到接近BVbs的1V為止，由于引起過度的電子注入，因此盡管是擦除動作，閾值也上升。另外，在本實施方式中，稱空穴(hole)為正的極性的載流子，電子(electron)為負的極性的載流子(與空穴相反的極性)。
另外，在該動作中，因BTBT和碰撞電離而產(chǎn)生的空穴使漏極-阱間的結勢壘降低，因此產(chǎn)生分別以漏極、阱、源極為發(fā)射極、基極、集電極的雙極動作，消耗大的電流。為防止這些，使漏極-阱間的結勢壘保持得高一些，因此施加偏壓是有效的。在圖2的擦除中，示出了漏極施加和阱施加的擦除設定(分別與圖2的擦除欄的第3段、第4段相對應)。
另外，可以用電路方式自動限制施加到漏極的電壓，使得流過選擇晶體管的電流不變得過大。即，可以用電路方式進行自動控制，使得源極區(qū)域MS和漏極區(qū)域MD間流過的的電流值(溝道電流)恒定。對于該自動控制，在寫入中進行說明，可以使用與在進行恒定溝道電流的寫入時使用的電路相同的電路。
在施加了上述電壓(擦除電壓、擦除電位)的情況下，如圖30所示，借助于源極區(qū)域MS和存儲器柵電極MG之間施加的電壓，在擴散層端部因BTBT(Band-To-Band Tunneling能帶間隧道現(xiàn)象)而產(chǎn)生的空穴(hole)，因源極區(qū)域MS和存儲器柵電極MG(之間)上施加的高電壓而加速，變成熱空穴，并注入到氮化硅膜SIN中。所注入的空穴被氮化硅膜SIN中的陷阱捕獲，存儲晶體管的閾值電壓(閾值)降低。熱空穴的注入部位不只是寫入時注入了電子的、氮化硅膜SIN中的選擇柵電極SG側的端部附近(圖29的a部)，而且注入到面向硅襯底的氮化膜(氮化硅膜SIN)中的整個區(qū)域，在基于BTBT的空穴產(chǎn)生部位(源極區(qū)域MS的端部附近，圖30的b部)的上部的氮化硅膜SIN中(圖30的c部)，進行空穴蓄積。
圖31是示意地示出了施加了擦除電位(圖2的“擦除”欄中記載的電位)時的電子的動作的非易失性半導體存儲器件(閃存)的存儲單元的主要部分剖面圖，示出了與圖1、圖29和圖30相對應的剖面圖。流過上述的溝道的電子，在施加了高壓的源極區(qū)域MS的端部，被在溝道方向上產(chǎn)生的高電場加速。然后，在基于BTBT的空穴產(chǎn)生部位(圖30的b部)的上部的氮化硅膜SIN中蓄積了電荷的情況下，如圖31所示，該電子被蓄積空穴產(chǎn)生的垂直方向的電場吸引，注入到氮化硅膜SIN中的空穴蓄積部(圖30的c部)。電子的注入位置，由于與氮化硅膜SIN中的空穴蓄積部(圖30的c部)相對應，因此為源極區(qū)域MS的端部附近的上部的氮化硅膜SIN。
即，擦除動作時，圖30所示的因BTBT而產(chǎn)生的空穴向氮化硅膜SIN中的注入、和如圖31所示的流過溝道的電子向氮化硅膜SIN中的空穴蓄積部的注入同時進行。
通過這樣的電子向空穴蓄積部的注入，能降低空穴蓄積量，能抑制空穴蓄積導致的源極擴散層(源極區(qū)域MS)端部的垂直方向電場的降低、和BTBT導致的空穴產(chǎn)生量的降低。
圖3是表示擦除特性的曲線。在圖3中，對于使用了溝道中流過電流的BTBT熱空穴擦除方式(與本實施方式對應)的情況(在圖3的曲線中以實線表示)、和使用了溝道中不流過電流的BTBT熱空穴擦除方式(與比較例對應)的情況(在圖3的曲線中以虛線表示)，示出了1次改寫后、1000次改寫后以及10萬次改寫后的擦除特性。圖3的曲線的橫軸對應于擦除時間(擦除用電壓的施加時間)，圖3的曲線的縱軸對應于存儲晶體管的閾值電壓(閾值)Vth。
從圖3可知，如本實施方式，若在擦除動作時溝道中流過電流，并向氮化硅膜SIN中的空穴蓄積部注入電子，則能抑制BTBT導致的空穴產(chǎn)生量的降低，因此與在擦除動作時溝道中不流過電流的比較例(現(xiàn)有)的BTBT熱空穴擦除方式相比，擦除速度提高。
另外，如果反復進行改寫(寫入和擦除)，則在溝道中不流過電流的比較例(現(xiàn)有)的BTBT熱空穴擦除方式中，空穴產(chǎn)生部位(源極區(qū)域MS的端部附近，圖30的b部)的上部的氮化硅膜SIN(圖30、圖31的c部)中的空穴蓄積量逐漸增加，因此，擦除速度逐漸變慢。另外，在完全擦除寫入時注入氮化硅膜SIN的電子(圖29的a部的電子)之前，空穴的產(chǎn)生停止，因此由擦除而能降低的閾值電壓升高(即，改寫次數(shù)增加的同時，擦除后的閾值電壓升高)，改寫次數(shù)受到限制。
相反，如本實施例所示，若擦除動作時溝道中流過電流(電子)，并向氮化硅膜SIN中的空穴蓄積部(圖30、圖31的c部)注入電子，則每次改寫都能降低空穴蓄積量，因此能抑制改寫導致的擦除速度的劣化。另外，由擦除而能降低的閾值電壓的升高也幾乎見不到(即，即使改寫次數(shù)增加，擦除后的閾值電壓也不會那樣變化)，能增加改寫次數(shù)。
如上所述，如果縮短存儲器柵極的柵極長度，則在存儲器柵電極MG上施加了負電壓的狀態(tài)下，溝道中也會流過電流，即使使存儲器柵電極MG下的溝道區(qū)域為n型，溝道中也同樣會流過電流。
擦除時溝道中流過的電流(源極區(qū)域MS和漏極區(qū)域MD間流過的電流值)，更理想的是與后述的寫入時相同的0.1～10μA左右。通過設為與寫入時相同的電流量，能有效地使用電源電路。
另外，也可以在擦除動作的初始，溝道中不流過電流，上述空穴的蓄積量增加后，再在溝道中流過電流。即，也可以向源極區(qū)域MS提供正電位(例如7V)，向存儲器柵電極MG提供負電位(例如-5V)，使空穴向氮化硅膜SIN中的注入開始(此時，使選擇柵電極SG的電位Vsg為0V等，溝道中不流過電流)后，在經(jīng)過預定的時間后，開始向選擇柵電極SG提供使選擇晶體管的溝道表面反轉的正電位(例如0.7V)，使電流(溝道電流)在源極區(qū)域MS和漏極區(qū)域MD之間開始流過。由此，不流過多余的電流，從而能有效地利用電源電路的供給能力。使空穴向氮化硅膜SIN中的注入開始，并經(jīng)過1μsec.(1微秒)以上后，再開始使電流(溝道電流)流過源極區(qū)域MS和漏極區(qū)域MD之間是有效的，使空穴向氮化硅膜SIN中的注入開始，并經(jīng)過10μsec.(10微秒)以上后，再開始使電流(溝道電流)流過源極區(qū)域MS和漏極區(qū)域MD之間，則更有效。
即使在本實施方式的存儲器單元中，反復進行擦除動作，由此在源極擴散層(源極區(qū)域MS)上的氮化硅膜SIN(圖30、圖31的c部)中蓄積電荷，電荷保持特性也會劣化。為了抑制該劣化，可以進行向氮化硅膜SIN的空穴蓄積部隧道注入電子來中和空穴的空穴中和動作(蓄積空穴中和動作)。在該空穴中和動作中，使源極區(qū)域MS保持接地電位，對存儲器柵電極MG施加正電位，由此從源極擴散層(源極區(qū)域MS)向其正上方的氮化硅膜SIN的空穴蓄積部(圖30、圖31的c部)隧道注入(トンネル注入)電子。此時，所蓄積的空穴具有強的正電位，因此即使不對存儲器柵電極MG施加大的電位，在支配溝道電流的實際的界面上，也能得到大的電場。空穴中和動作時的電壓施加條件，例如，對存儲器柵電極MG施加1V，對源極區(qū)域MS施加0V，對漏極區(qū)域MD施加0V。
圖4是比較使用上述擦除方式(溝道中流過電流的BTBT熱空穴擦除方式)反復進行寫入、擦除動作的存儲單元中的、有無空穴中和動作的存儲單元的寫入側電荷保持特性的曲線。在圖4的曲線中，示出了進行了10000次寫入、擦除動作之后，在進行了蓄積空穴的中和動作的情況下(圖4的曲線中由實線表示)和不進行的情況下(圖4的曲線中由虛線表示)所示出的電荷保持特性。圖4的曲線的橫軸對應于電荷保持時間，圖4的曲線的縱軸對應于存儲晶體管的閾值電壓(閾值)Vth。由圖4可知，通過進行空穴中和動作，能減小閾值的變化量，另外，在這里，使用單個存儲單元進行了說明，但是，對于該蓄積空穴中和動作，在存儲器陣列中的寫入、擦除動作中能更有效地發(fā)揮作用，對此，以陣列動作為基礎，在后面詳述。
以上的擦除動作，如上所述，適用于以NMOS(n溝道型MOS)晶體管為基礎的存儲單元的情況(此時，源極區(qū)域MS和漏極區(qū)域MD由n型半導體區(qū)域形成)，如本實施方式所述，如果用以NMOS(n溝道型MOS)晶體管為基礎的存儲單元形成非易失性半導體存儲器件，則能形成高性能的非易失性半導體存儲器件，因此更理想。作為其它方式，在以PMOS(p溝道型MOS)晶體管為基礎的存儲單元的情況下(此時，源極區(qū)域MS和漏極區(qū)域MD由p型半導體區(qū)域形成)，使上述擦除動作中的施加電位和載流子(空穴或者電子)的導電類型等全部的極性反轉，由此原理上能得到相同的動作。即，在以PMOS晶體管為基礎的存儲單元的情況下，在擦除(擦除動作時)時，對源極區(qū)域MS施加負電位(Vs＜0，例如Vs＝-7V)，對選擇柵電極施加正電位(Vmg＞0，Vmg＝5V)，對存儲器柵電極SG施加能使選擇晶體管的溝道表面反轉的電位，在此，施加負電位(Vsg＜0，例如Vsg＝-0.7V)，給漏極區(qū)域MD施加比選擇柵電極SG和源極區(qū)域MS高的電位(Vd＞Vsg，Vd＞Vs，例如Vd＝0V)。由此，因BTBT而產(chǎn)生的電子注入到氮化硅膜SIN中，進行擦除，并且，溝道電流(由空穴的移動形成的電流)經(jīng)由選擇晶體管的反轉層在源極-漏極間(源極區(qū)域MS和漏極區(qū)域MD之間)流動，進入了源極擴散層(MS)的電場區(qū)域的空穴被加速，并注入到蓄積電子的源極擴散層的上部的氮化硅膜(SIN)，從而可以消滅蓄積了的電子。
(1-2)接下來說明寫入方法。寫入方式是所謂的被稱為源極側注入方式的熱電子寫入。
如圖2的“寫入”欄的上段所示，在寫入時，進行控制，使得施加到源極區(qū)域MS的電壓Vs為5V，施加到存儲器柵電極MG的電壓Vmg為10V，施加到漏極區(qū)域MD的電壓Vd為0V，施加到選擇柵電極SG的電壓Vsg為寫入時的溝道電流的設定值。此時的Vsg由設定電流值和選擇晶體管的閾值(閾值電壓)決定，例如，在設定電流值為1μA的情況下，為0.7左右。對阱施加0V(Vwell)。
在上述電壓條件下，以施加到選擇柵電極SG的電壓Vsg設定寫入時的溝道電流，但是也可以使Vsg為1.5V，以Vd設定溝道電流。此時的Vd也由溝道電流的設定值和晶體管的閾值電壓決定，例如，設定電流為1μA的情況下，為0.8左右(參考圖2的“寫入”欄的下段)。
在上述2個條件下，施加恒定電壓進行寫入，在寫入時溝道中流過的電流，由選擇柵電極SG和漏極區(qū)域MGD的電位差以及選擇晶體管的閾值電壓決定。選擇晶體管的閾值電壓有波動時，溝道電流產(chǎn)生波動，寫入速度相應地產(chǎn)生波動。為了抑制該寫入速度的波動，也可以用電路方式自動地控制Vd，使得成為設定溝道電流。如果使用公知文獻IEEE，VLSI Circuits Symposium的2003年預稿集211頁～21頁記載的電路方式，則能進行恒定溝道電流的寫入。
寫入時的溝道電流取0.1～10μA。寫入速度與溝道電流大致成比例地變快，越增大溝道電流，電源的面積越要增大，或者同時寫入的位數(shù)減少。
熱電子在2個柵電極(MG、SG)之下的溝道區(qū)域(源極、漏極間)中產(chǎn)生，只向存儲器柵電極MG下的氮化硅膜SIN中的選擇晶體管側局部地注入熱電子(參考圖29的a部)。注入的電子(electron)被氮化硅膜SIN中的陷阱捕獲，其結果是存儲晶體管的閾值電壓(閾值)升高。電子的分布，在氮化硅膜SIN中的選擇柵電極SG側的端部附近具有峰值。
(1-3)接下來，說明讀出方法。讀出，有使源極-漏極間的電壓與寫入時成反方向的讀出和成同一方向的讀出2種。
反方向讀出的情況下，如圖2的“讀出”欄的上段所示，使施加到漏極區(qū)域MD的電壓Vd為1.5V，使施加到源極區(qū)域MS的電壓Vs為0V，使施加到選擇柵電極SG的電壓Vsg為1.5V，使施加到存儲器柵電極MG的電壓Vmg為1.5V來進行讀出。
在同一方向讀出的情況下，如圖2的“讀出”欄的下段所示，使施加到漏極區(qū)域MD的電壓Vd和施加到源極區(qū)域MS的電壓Vs互換，分別為0V、1.5V。
讀出時施加到存儲器柵電極MG的電壓Vmg設定為寫入狀態(tài)下的存儲晶體管的閾值電壓和擦除狀態(tài)下的存儲晶體管的閾值電壓的中間值。通過取中間值，在數(shù)據(jù)保持中，即使寫入狀態(tài)的閾值電壓降低2～3V，擦除狀態(tài)的閾值電壓升高2～3V，也能判別寫入狀態(tài)和擦除狀態(tài)，數(shù)據(jù)保持特性的裕度(margin)寬。如果使擦除狀態(tài)下的存儲單元的閾值電壓下降得非常低，則也可以使讀出時的Vmg為0V。通過使讀出時的Vmg為0V，能避免讀出干擾，即能避免向存儲器柵極施加電壓而引起的閾值電壓的變動。
(2)接下來，說明由多個存儲單元構成陣列時的存儲器動作。
圖5是表示本實施方式的非易失性半導體存儲單元陣列的電路圖。為了簡化，只示出了2×4個存儲單元。
如圖所示，連接各存儲單元的選擇柵電極SG的選擇柵極線(字線word line)SGL0～～SGL3，連接存儲器柵電極MG的存儲器柵極線MGL0～MGL3和連接2個相鄰的存儲單元公用的源極區(qū)域MS的源極線SL0、SL1，分別在X方向上平行地延伸。
另外，連接存儲單元的漏極區(qū)域MD的位線BL0、BL1在Y方向上，即與選擇柵極線SGL等正交的方向上延伸。
另外，這些布線不只是在電路圖上，在各元件和布線的布局上也在上述方向上延伸(在圖9、圖10和圖13中都相同)。另外，選擇柵極線SGL等也可以由選擇柵電極SG構成，另外，也可以由選擇柵極SG所連接的布線構成。
在圖5中進行了省略，但是對于源極線SL和存儲器柵極線MGL，為了在寫入、擦除時施加高電壓而連接了由高耐壓的MOS晶體管構成的升壓驅動器。另外，對于選擇柵極線SGL，由于只施加1.5V左右的低電壓，因此連接了低耐壓且高速的升壓驅動器。對于1條局部位線(local bit line)，連接16個、32個或者64個存儲單元，局部位線經(jīng)由選擇局部位線的MOS晶體管連接到全局位線(global bit line)，全局位線連接到讀出放大器。
圖6和圖7示出了在圖5的存儲器陣列中在寫入、擦除、讀出時施加到各布線的電壓條件。圖6和圖7分別是由選擇柵極線SGL的電位設定寫入、擦除時的溝道電流的情況下、和由位線BL的電位設定寫入、擦除時的溝道電流的情況下的條件。分別與由選擇柵電極SG的電壓Vsg進行圖2所示的溝道電流的設定的情況(圖2的“擦除”欄的第1段)、和由漏極區(qū)域MD的電壓Vd進行圖2所示的溝道電流的設定的情況(圖2的“擦除”欄的第2段)相當。
(2-1)首先，說明圖6所示的電壓條件下的寫入的陣列動作。進行寫入的必要條件是溝道中流過電流，即選擇晶體管處于導通狀態(tài)。
圖6所示的寫入條件，是選擇了圖5所示的存儲單元BIT1的情況下的條件。使選擇柵極線SGL0從0V升壓至0.7V附近，只使位線BL0從1.5V降壓至0V，給選擇單元所連接的源極線SL0施加5V，給存儲器柵極線MGL0施加10V。其結果是，只在圖5所示的存儲單元BIT1中，選擇柵極線SGL的電位大于位線BL的電位，選擇晶體管變成導通狀態(tài)，滿足圖2所示的寫入條件，進行寫入。
此時，對選擇單元BIT1所連接的選擇柵極線SGL0連接的、其它的存儲單元BIT2等選擇柵電極SG也施加0.7V的電位，但是，對上述其它存儲單元所連接的位線BL1等施加大于或等于選擇柵極線SGL0的電位(0.7V)的電位(圖6中為1.5V)，由此在上述其它的存儲單元中，選擇晶體管變成截止狀態(tài)，不能進行寫入。
圖6是以選擇柵極線SGL的電位設定寫入時的溝道電流的情況下的動作條件，但是即使在以圖7所示的位線BL，即漏極區(qū)域MD的電位設定的情況下，如果使選擇單元BIT1的選擇柵極線SGL0和位線BL0分別為1.5V和0.8V，使未與選擇單元BIT1連接的選擇柵極線SGL1～3和位線BL1分別為0V和1.5V，則只在選擇單元BIT1中，選擇柵極線SGL的電位變得比位線BL的電位大，從而可以進行同樣的寫入動作。
(2-2)接下來，說明圖6所示的電壓條件下的擦除動作。在圖6中，示出了擦除1條字線所連接的存儲單元WORD1的情況下(圖6的“擦除”欄的上段)和擦除多條字線所連接的圖5的所有的單元的情況下的2個條件。前者的情況下，擦除所有的單元的時間長，但是能減小電源電路的面積。后者的情況下相反，電源電路的面積變大，但是能縮短擦除時間。
擦除前者的1條字線所連接的存儲單元WORD1的情況下，位線BL全部為0V的狀態(tài)下，將選擇柵極線SGL0從0V升壓至0.7V附近，對選擇單元所連接的源極線SL0施加7V，對存儲器柵極線MGL0施加-5V。其結果是，在圖5所示的存儲單元WORD1中，選擇柵極線SGL的電位變得比位線BL的電位大，選擇晶體管變成導通狀態(tài)，滿足圖2所示的擦除條件，能進行擦除。此時，在存儲單元WORD1和公用源極線(SL0)的存儲單元WORD2中，能進行溝道中不流過電流的BTBT的熱空穴擦除。在存儲單元WORD1之后，可對該存儲單元WORD2在溝道中流過電流的狀態(tài)下，實施BTBT的熱空穴擦除。
在擦除后者的多條字線所連接的圖5的全部的單元(存儲單元)的情況下，可以在位線BL全部為0V的狀態(tài)下，使選擇單元所連接的選擇柵極線SGL全部從0V升壓至0.7V附近，對選擇單元所選擇的全部的源極線SL、存儲器柵極線MGL分別施加7V和-5V。
以上，是用選擇柵極線SGL的電位設定擦除時的溝道電流的情況下的動作條件，但是即使是用在圖7所示的位線BL，即漏極區(qū)域MD的電位進行設定的情況下，如果使選擇單元所連接的選擇柵極線SGL為1.5V，使選擇單元未連接的選擇柵極線SGL1～3為0V，使全部的位線BL為0.8V，則也只在選擇單元BIT1中選擇柵極線SGL的電位變得比位線BL的電位大，從而能進行流過溝道電流的擦除動作。
(2-3)接下來，說明存儲器陣列的讀出條件。讀出的情況，也與寫入、擦除一樣，選擇晶體管變成導通狀態(tài)是必要條件，用選擇柵極線SGL和位線BL進行讀出單元的選擇。
在讀出的情況下，源極-漏極間的電壓有方向與寫入、擦除相反的情況和相同的情況。
在前者的情況下，使與選擇單元BIT1連接的選擇柵極線SGL0和位線BL0的電位為1.5V，使未與選擇單元BIT1連接的選擇柵極線SGL1～3和位線BL1的電位為0V，使源極線SL0、SL1的電位全部為0V。
另外，在后者的情況下，使選擇單元BIT1連接的選擇柵極線SGL0和位線BL0的電位分別為1.5V和0V，使未與選擇單元BIT1連接的選擇柵極線SGL1～3和位線BL1的電位分別為0V和1.5V，使源極線SL0、SL1的電位全部為1.5V。
存儲器柵極線MGL的電位，為了得到更大的讀出電流，可以只對選擇單元所連接的線MGL0施加1.5V。在圖6、圖7所示的讀出的電壓條件下，相反方向和相同方向都能進行圖5的存儲單元BIT1的讀出。
(2-4)接下來，說明之前所述的隧道電子注入的空穴中和動作在存儲器陣列中的實施方法。隧道電子注入的空穴中和動作能在寫入動作時或者擦除動作時進行。
圖8示出了寫入動作時進行隧道電子注入的空穴中和動作的電壓施加定時的例子。在區(qū)間1中，存儲單元BIT1、BIT3滿足圖6所示的寫入電壓條件，能進行寫入(電子向氮化硅膜SIN中的源極側注入)。一方面，在未進行寫入的存儲單元BIT4、BIT5中，使源極的電位降到0，由此對存儲器柵極和源極間施加高電場，進行隧道電子注入的空穴中和動作。另外，在區(qū)間1中，在存儲單元BIT1、BIT3中，與存儲單元BIT4、BIT5的源極線SL1相比，源極線SL0的電位高，因此存儲器柵極和源極間的電場相應地變低，不進行存儲單元BIT4、BIT5那樣的隧道注入(只進行源極側注入)。同樣地，在區(qū)間2中，存儲單元BIT4、BIT5滿足圖6所示的寫入電壓條件，能進行寫入(源極側注入)。一方面，在未進行寫入的存儲單元BIT1、BIT3中，使源極的電位降到0，由此給存儲器柵極和源極間施加高電場，進行隧道電子注入的空穴中和動作。另外，在區(qū)間2中，在存儲單元BIT4、BIT5中，與存儲單元BIT1、BIT3的源極線SL0相比，源極線SL1的電位高，因此存儲器柵極和源極間的電場相應地變低，不進行存儲單元BIT1、BIT3那樣的隧道注入(只進行源極側注入)。通過進行以上的隧道電子注入的空穴中和動作，如圖4所示，能提高電荷保持特性。即，用源極側注入(寫入選擇時)的電子注入動作和隧道注入(寫入未選擇時)的空穴中和動作的2個階段進行寫入動作，由此能得到良好的電荷保持特性。
空穴中和動作時的施加電壓條件，可以對存儲器柵極線(存儲器柵電極MG)施加正電位，對源極線(源極區(qū)域MS)施加0V或者比存儲器柵極線(存儲器柵電極MG)低的正電位。另外，可以對選擇柵極線(選擇柵電極SG)施加等于或低于位線(漏極區(qū)域MD)的電位。在圖8所示的例子中，對存儲器柵電極MG施加10V，對源極區(qū)域MS施加0V，對選擇柵電極SG施加0V，對漏極區(qū)域MD施加0V。
以上，說明了寫入動作時的隧道電子注入的空穴中和動作，但是在擦除動作時，也能進行該空穴中和動作。擦除動作時的空穴中和動作，與寫入時一樣，在擦除的非選擇存儲單元中，可以對存儲器柵極線(存儲器柵電極MG)施加正電位，對源極線(源極區(qū)域MS)施加0V或者比存儲器柵極線(存儲器柵電極MG)低的正電位。另外，可以對選擇柵極線(選擇柵電極SG)施加等于或者低于位線(漏極區(qū)域MD)的電位。
(2-5)在上述(2-1)和(2-2)中，說明了施加恒定電壓的寫入、擦除動作，以下說明用電路方式進行控制，使得寫入、擦除時的溝道電流恒定，進行寫入、擦除的方法。圖9示出了實現(xiàn)該恒定溝道電流的寫入、擦除動作的電路結構的一個例子。在位線BL0、BL1的一方端設置有由PMOS晶體管構成的鏡像電路，在另一方端設置有由NMOS晶體管構成的鏡像電路。
在這里，說明在WORD1中所示的存儲單元中流過恒定溝道電流進行的擦除動作。
首先，除了位線BL0、BL1以外，施加圖7所示的電壓，在恒流源CCS1中流過電流I1，在恒流源CCS2中流過比電流I1大的電流I2。使選擇單元WORD1所連接的全部的位線BL0、BL1的位線選擇開關晶體管BS0、BS1處于導通狀態(tài)，根據(jù)鏡像電路的原理，在NMOS晶體管MN0、MN1中，電流I2從位線流向接地的方向，在PMOS晶體管MP0、MP1中，電流I1流向進入位線的方向。I2和I1的差分電流，只經(jīng)由位線所連接的存儲單元中的選擇晶體管處于導通狀態(tài)的存儲單元WORD1，并提供給位線。即，選擇單元BIT1的溝道中流過電流Ip(＝I2-I1)。這樣，將I2和I1的差分設定為擦除時的溝道電流，通過使位線選擇的開關晶體管處于反轉狀態(tài)，能使電流在溝道中流過，進行擦除動作。
在寫入動作中，也與擦除動作一樣，能使電流在溝道中流過進行擦除。寫入，通過是否流過溝道電流能選擇寫入單元，因此可以只使與進行寫入的存儲單元連接的位線的位線選擇開關晶體管處于導通狀態(tài)。這樣，在選擇的單元未連接的位線中，位線的電位經(jīng)由PMOS晶體管升高到大于或等于選擇晶體管的電位(SG0為1.5V，SG1～SG3為0V)的1.5V，BL1所連接的全部的存儲單元的選擇晶體管變成截止狀態(tài)，能禁止未選擇單元的寫入。另外，如果BL1的電位因位線的結漏電(接合リ一ク)等而從1.5V開始下降，則BIT2中示出的存儲單元的選擇晶體管變成導通狀態(tài)，溝道中流過電流，進行弱寫入(弱い書き込み)。通過在鏡像電路中經(jīng)由PMOS晶體管MP1提供電流，能防止該弱寫入。
在同時擦除字線所連接的多個存儲單元(例如n×m個存儲單元)的情況下，使選擇單元所連接的全部位線的位線選擇開關晶體管處于導通狀態(tài)，使恒流源CCS2的電流I2和恒流源CCS1的電流I1的差等于擦除時的溝道電流Ip和位線所連接的存儲單元的數(shù)量m個的積，即，使I2-I1＝Ip×m。這樣，每一個進行擦除的單元都能流過Ip的溝道電流。
(3)接下來，說明其它的存儲器陣列結構。圖10是表示本實施方式的其它非易失性半導體存儲器陣列的電路圖。
對于圖5所示的存儲器陣列結構，連接有多條源極線，作為公用的源極線。另外，連接有多條存儲器柵極線，作為公用的存儲器柵極線MGL。
通過使源極線SL、存儲器柵極線MGL公用化，能削減驅動這些線的高耐壓的驅動器的數(shù)量，能實現(xiàn)芯片面積的降低。構成存儲器陣列的布線的公用化，也可以是源極線SL或者存儲器柵極線MGL中的某一種。
圖11和圖12示出了在圖10的存儲器陣列中寫入、擦除、讀出時施加到各布線的電壓條件。圖11和圖12分別是以選擇柵極線SGL的電位設定寫入、擦除時的溝道電流的情況下的條件和以位線BL的電位設定寫入、擦除時的溝道電流的情況下的條件。
施加到位線和選擇柵極線SGL的電壓與圖5所示的存儲器陣列的情況完全相同，對公用的源極線SL、存儲器柵極線MGL施加與在圖5的存儲器陣列中施加到選擇單元BIT1的電壓相同的電壓。
即，在寫入時分別給源極線SL、存儲器柵極線MGL施加5V和10V，在擦除時分別施加7V和-5V，在讀出時，在相反方向讀出的情況下分別施加0V和1.5V，在同一方向讀出的情況下分別施加1.5V和1.5V。
(4)接下來，進一步說明其它存儲器陣列結構。圖13是表示本實施方式的其它非易失性半導體存儲器陣列的電路圖。
與圖5所示的存儲器陣列結構相比，在圖13的情況下，為存儲晶體管和選擇晶體管的位置互換的配置，位線BL連接到存儲晶體管側的擴散層(漏極區(qū)域)，源極線SL連接到選擇晶體管側的擴散層(源極區(qū)域)。
在圖14和圖15中，示出了在圖13的存儲器陣列中在寫入、擦除、讀出時施加到各布線的電壓條件。圖14和圖15分別是以選擇柵極線SGL的電位設定寫入、擦除時的溝道電流的情況下的條件、和以位線BL的電位設定寫入、擦除時的溝道電流的情況下的條件。
如果對位線BL施加在圖5所示的存儲器陣列中施加到源極線SL的電壓，對源極線SL施加施加到位線BL的電壓，則將進行與圖5的存儲器陣列同樣的寫入、擦除、讀出動作。
即，在圖14所示的寫入條件中，只使選擇柵極線SGL0從0V升壓至0.7V附近，并只使源極線SL0從1.5V降壓至0V，給選擇單元所連接的位線BL0施加5V，在寫入時給存儲器柵極線MGL0施加10V。其結果是，在圖13所示的存儲單元BIT1中進行寫入。
在圖14所示的擦除條件中，在擦除1條字線所連接的存儲單元WORD1的情況下，在位線BL、源極線SL全部為0V的狀態(tài)下，使選擇柵極線SGL0從0V升壓至0.7V附近，對選擇單元所連接的位線BL0施加7V，對存儲器柵極線MGL0施加-5V。其結果是，在圖13所示的存儲單元WORD1中，選擇柵極線SGL的電位變得大于源極線SL的電位，選擇晶體管變成導通狀態(tài)，滿足圖2所示的擦除條件，進行擦除。擦除多條字線所連接的圖13的全部單元的情況下，在源極線SL全部為0V的狀態(tài)下，可以使選擇單元所連接的選擇柵極線SGL全部從0V升壓至0.7V附近，對選擇單元所連接的所有的位線BL、存儲器柵極線MGL分別施加7V和-5V。
另外，關于圖14和圖15的讀出條件，在該存儲器陣列中，與圖5的存儲器陣列的情況相比，存儲晶體管和選擇晶體管的位置進行了互換，因此與圖5的情況下的“相反方向讀出”和“同一方向讀出”的情況相比，施加電壓條件相反。
以上，在圖2、圖6、圖7、圖11、圖12、圖14、圖15中，示出了存儲器動作的電壓條件，但是這些條件是一個例子，具有這里所示出的數(shù)值，本發(fā)明并不限于此。另外，在圖10、圖13所示的存儲單元陣列中，也可以適用圖9所示的電路方式，進行恒定溝道電流的寫入、擦除。
(5)接下來，關于實現(xiàn)上述方式的擦除，并能實現(xiàn)擦除、讀出的高速化和改寫、高溫數(shù)據(jù)保持的可靠性提高的存儲單元的具體結構，用圖16進行說明。
為了進行上述擦除，在對存儲器柵電極MG施加了負電壓時，源極-漏極間必須流過電流。
為此，必須縮短存儲晶體管的溝道長度，或者使存儲晶體管的溝道區(qū)域(ME)n型化。
此兩者都有助于讀出電流的增加，因此采用本發(fā)明的擦除方式的存儲單元適用于高速讀出。
此外，本發(fā)明的擦除方式利用空穴注入，將消去后的閾值電壓降低為比中性閾值電壓低，而獲得較大的讀出電流。因此，在這一點上適合高速讀出。
另外，由于利用了熱載流子注入，因此擦除速度比隧道效應擦除高。另外，通過縮短存儲晶體管的溝道長度，或者使存儲晶體管的溝道區(qū)域(ME)的n型雜質高濃度化，讀出電流將增加，進而實現(xiàn)高速化。
關于一方的選擇晶體管的溝道區(qū)域SE，設定雜質濃度，使得選擇晶體管的閾值電壓大于存儲晶體管的中性狀態(tài)閾值電壓。所謂存儲晶體管的中性狀態(tài)閾值電壓是指在電荷蓄積區(qū)域未蓄積電荷的狀態(tài)下的閾值電壓。
如果選擇晶體管的閾值電壓過高，則不能取出大的讀出電流，如果過低，則即使在其柵極電壓為0V的情況下，也不會完全截止，漏電流妨礙正常的讀出動作。因此，選擇晶體管的閾值電壓在正的范圍內最好低一些。
接下來，說明漏極區(qū)域MD和源極區(qū)域MS的雜質分布圖。
首先，是漏極區(qū)域MD，在存儲器工作時，該區(qū)域所施加的電壓最大為1.8V左右，因此可以采用以用1.8V驅動為前提的MOS晶體管的源極、漏極構造。例如，可以用與以1.8V工作的MOS晶體管同樣程度的高濃度n型雜質區(qū)域構成漏極區(qū)域MD。另外，也可以在該漏極區(qū)域MD的柵電極方向的端部，設置低濃度n型雜質區(qū)域MDM作為LDD構造。
使另一方的源極區(qū)域MS也為高濃度n型雜質區(qū)域。另外，在高濃度n型雜質區(qū)域(源極區(qū)域)MS的柵電極方向上的端部，也可以設置n型雜質區(qū)域(低濃度n型雜質區(qū)域)MSM。必須使該n型雜質區(qū)域MSM的雜質濃度為適于引起B(yǎng)TBT的濃度。例如，n型雜質區(qū)域MSM的雜質濃度理想的是1018～1020/cm3左右，如果是1018～1019/cm3左右則更理想。另外，n型雜質區(qū)域MSM的雜質濃度最好低于高濃度n型雜質區(qū)域MS的雜質濃度。
另外，存儲器柵電極MG下的氮化硅膜SIN和其上下的氧化膜TOPOX和BOTOX的膜厚是決定存儲器特性的重要因素。
在采用了本發(fā)明的擦除方式的存儲單元中，寫入、擦除都利用了熱載流子注入，因此能使氮化硅膜上下的氧化膜厚膜化。使氮化硅膜SIN的膜厚為3～15nm左右，使氮化硅膜上下的氧化膜TOPOX和BOTOX的膜厚為3～10nm左右。通過使氧化膜TOPOX和BOTOX的膜厚大于或等于3nm，能抑制隧道效應現(xiàn)象引起的蓄積電荷的變化。
通過這樣使氮化硅膜上下的氧化膜變厚，能改善高溫時的保持特性，并且抑制改寫后的保持特性劣化。
(6)接著，以下參考圖17～圖24說明圖16所示的非易失性半導體存儲器件(存儲單元)的制造方法的一個例子。圖17～圖24是表示本實施方式的非易失性半導體存儲器件的制造方法的襯底的主要部分剖面圖。在各圖中，示出了共有源極區(qū)域的2個存儲單元區(qū)域的剖面圖。
首先，說明圖17。在P型硅襯底PSUB上形成元件分離氧化膜區(qū)域STI，形成成為存儲單元區(qū)域的p阱區(qū)域PWELL。
在該p阱區(qū)域PWELL的表面部，形成調整選擇晶體管的閾值的p型雜質區(qū)域(溝道區(qū)域)SE。接下來，在對硅襯底表面進行了清潔化處理后，通過熱氧化形成選擇晶體管的柵極絕緣膜SGOX，在其上依次淀積成為選擇柵電極的n型多晶硅層NSG(1000nm左右)和選擇柵電極的保護用氧化硅膜CAP。
接著，說明圖18。用光刻技術和干刻蝕技術，對在圖17中在硅襯底上形成的n型多晶硅層NSG進行加工，形成選擇晶體管的選擇柵電極SG1和SG2。這些柵電極在向圖面的縱深方向上延伸，是線狀的圖形。該圖形相當于存儲器陣列的選擇柵極線SGL(參考圖5)。另外，在形成該圖形時，在熱氧化膜(SGOX)的表面露出的階段停止干刻蝕，使得硅襯底的表面不受到不必要的損傷。接著，在硅襯底表面的存儲晶體管的溝道區(qū)域上形成閾值調整用的n型雜質區(qū)域ME。例如，n型雜質區(qū)域ME的雜質濃度為1×1012/cm2左右。
接著，說明圖19。用氟酸除去在圖18中在硅襯底表面殘留的保護用氧化膜(SGOX)，淀積出成為存儲晶體管的柵極絕緣膜的ONO(Oxide-Nitride-Oxide)膜。另外，在除去熱氧化膜(SGOX)時，也可以一并除去選擇柵電極SG上的氧化硅膜CAP。
為了形成ONO膜，在用熱氧化形成例如下部氧化膜BOTOX(3～10nm左右)后，用氣相生長法淀積氮化硅膜SIN，進而用氣相生長法和熱氧化形成上部氧化膜TOPOX。在此，下部氧化膜BOTOX和上部氧化膜TOPOX的膜厚最好是大于或等于隧道效應現(xiàn)象不易產(chǎn)生的3nm。
接著，ONO膜之上淀積出存儲器柵電極MG的n型多晶硅層NMG(100nm左右)。
接下來，說明圖20。用各向異性刻蝕技術除去在圖19中所淀積的n型多晶硅層NMG，直到上部氧化膜TOPOX露出，在選擇柵電極SG1、SG2的側壁上中間隔著ONO膜形成存儲器柵電極MG1和MG2?？梢允乖摯鎯ζ鳀烹姌OMG1和MG2的間隔層寬度為40～90nm。此時，在與存儲器柵電極MG1和MG2相反一側的選擇柵電極SG1、SG2的側壁上，也形成多晶硅的側壁間隔層MGR。
接著，為了除去側壁間隔層MGR，用光刻技術以光致抗蝕劑膜RES1覆蓋存儲器柵電極MG1和MG2。此時，形成光致抗蝕劑膜RES1，使得其端部位于選擇柵電極SG1、SG2上。
接下來，說明圖21。用光刻技術除去在圖20中形成的多晶硅側壁間隔層MGR，進而去除光致抗蝕劑膜RES1。接著，分別用氟酸和熱磷酸除去露出的上部氧化膜TOPOX、氮化硅膜SIN。之后，進行低濃度的n型雜質的離子注入，在漏極部形成低濃度雜質區(qū)域MDM。在該離子注入時，在源極部也形成低濃度雜質區(qū)域MSM。漏極部和源極部的低濃度雜質區(qū)域MDM和MSM也可以分別用光刻技術和抗蝕劑膜形成。
在圖21中除去多晶硅側壁間隔層MGR是為了形成漏極部的低濃度n型雜質區(qū)域MDM。例如，在圖18中，在形成n型雜質區(qū)域ME后，用光刻技術以光致抗蝕劑覆蓋源極部的上部，如果能在漏極部上形成上述低濃度n型雜質區(qū)域MDM，則不必除去多晶硅側壁間隔層MGR。
接下來，說明圖22。用氟酸除去了ONO膜的下部氧化膜BOTOX中的露出于表面的部分后，淀積氧化膜，并用各向異性刻蝕技術進行刻蝕，由此在選擇柵電極SG1、SG2的側壁和存儲器柵電極MG1和MG2的側壁上形成間隔層SW。
接下來，說明圖23。通過進行n型雜質的離子注入，形成選擇晶體管的漏極區(qū)域MD和存儲晶體管的源極區(qū)域MS。
接下來，說明圖24。在整個硅襯底上淀積布線層間絕緣膜INS1。用光刻技術和干刻蝕技術，在漏極區(qū)域MD上形成接觸孔的開口，在開口部(接觸孔)上淀積(形成)出金屬層(插塞(plug))CONT。之后，用光刻技術和干刻蝕技術形成第1層布線M1。
如圖所示，存儲器柵電極MG和選擇柵電極SG在例如垂直于紙面的方向上延伸，并連接到漏極區(qū)域MD；成為位線BL的第1層布線M1在與存儲器柵電極MG和選擇柵電極SG正交的方向上延伸(參考圖5)。另外，在如圖13所示的電路圖的情況下，存儲器柵電極MG和選擇柵電極SG的位置互換。
接下來，淀積出布線層間絕緣膜INS2。以下，雖然省略圖示，但是在層間絕緣膜INS2上形成接觸孔，進而淀積導電性膜，并進行構圖(patterning)，由此形成布線，這樣，通過反復進行布線層間絕緣膜和布線的形成工序，可以形成多層布線。
(7)接下來，用圖25～圖27示出實現(xiàn)本發(fā)明的擦除方式的其它存儲單元構造的例子。圖25～圖27是本實施方式的其它非易失性半導體存儲器件(閃存)的主要部分剖面圖。
圖25是以存儲器柵電極MG的側壁間隔層的形狀構成選擇柵電極SG的存儲單元。
在這樣的存儲單元的情況下，首先，形成存儲晶體管的ONO膜(BOPOX、SIN和TOPOX)和存儲器柵電極MG，并在其側壁上形成由絕緣膜構成的側壁間隔層GAPSW。進而，與參考圖1等說明的存儲單元的存儲器柵極一樣，在其側壁上利用各向異性刻蝕技術，形成選擇柵電極SG。
另外，以比選擇晶體管的柵極絕緣膜SGOX厚的氧化膜形成側壁間隔層GAPSW，由此能提高存儲器柵電極MG和選擇柵電極SG之間的耐壓。
另外，存儲晶體管的溝道區(qū)域(n型雜質區(qū)域ME)和選擇晶體管的溝道區(qū)域SE的雜質的注入，分別在存儲器柵電極MG的形成前后進行。
圖26是使存儲器柵電極MG設于選擇柵電極SG上的結構的存儲單元。
在這樣的存儲單元的情況下，與參考圖1說明的存儲單元的情況一樣，先形成選擇柵電極SG，再用光刻技術形成ONO膜和存儲器柵電極MG。存儲晶體管的溝道區(qū)域(n型雜質區(qū)域ME)和選擇晶體管的溝道區(qū)域SE的雜質的注入，與參考圖18說明的情況一樣進行。
圖27是使選擇柵電極SG位于存儲器柵電極MG上的結構的存儲單元。
在這樣的存儲單元的情況下，除了用光刻技術形成選擇柵電極SG之外，能與圖25所示的存儲單元一樣地形成。即，在先形成ONO膜和存儲器柵電極MG之后，形成選擇柵電極MG。存儲晶體管的溝道區(qū)域(n型雜質區(qū)域ME)和選擇晶體管的溝道區(qū)域SE的雜質的注入，分別在存儲器柵電極MG的形成前后進行。
這樣，即使在圖25～圖27所示的存儲單元構造中，在圖5～圖15所示的存儲器陣列和電壓條件下，也能進行與圖1所示的存儲單元同樣的動作。
另外，如用圖16所說明的那樣，可實現(xiàn)擦除、讀出的高速化和高溫數(shù)據(jù)保持的可靠性提高的存儲單元的具體結構，對于圖25～圖27所示的存儲單元也能同樣適用。
(8)在微處理器芯片中，不只為了提高存儲器的集成度，還從各種用途出發(fā)考慮對多個非易失性存儲單元進行集成。圖28是示意地表示集成多個非易失性存儲單元MMJ1～MMJ4等而形成的半導體芯片MPU的說明圖(框圖)。在圖28的半導體芯片MPU內，集成有多個非易失性存儲模塊MMJ1～MMJ4(MMJ1、MMJ2、MMJ3、MMJ4)電源模塊、用于控制非易失性存儲模塊MMJ1～MMJ4的存儲器控制模塊CMJ、用于給非易失性存儲模塊MMJ1～MMJ4提供預定的電位的電源模塊PMJ、以及運算電路部OPC。這樣，在將多個非易失性存儲模塊MMJ1～MMJ4集成到1個半導體芯片MPU內的情況下，要考慮每個模塊(MMJ1～MMJ4)的存儲單元的使用方法不同。在本實施方式中，不改變非易失性存儲器模塊的存儲單元的構造就能改變其動作特性，因此能只在集成于1個半導體芯片MPU內的多個非易失性存儲器模塊MMJ1～MMJ4中的、必要的非易失性存儲器模塊上，應用本實施方式的方式(讀寫、擦除方式)，而使其它的非易失性存儲器模塊以現(xiàn)有的方式(讀寫、擦除方式)進行動作。即，能只在必要的非易失性存儲器模塊上應用上述實施方式的方式，同時能將按照現(xiàn)有方式進行動作的非易失性存儲器模塊集成到1個芯片上。
以上，在本實施方式中，使用了氮化硅膜(電荷陷阱性絕緣膜)作為存儲單元的電荷蓄積膜，但是也可以不用氮化硅膜，而使用氧氮化硅膜、氧化鉭膜、氧化鋁膜等電荷陷阱性絕緣膜。
另外，也可以使用由多晶硅等導電性材料構成的微粒(點)作為電荷蓄積層。該點例如是在下部氧化膜上使多個多晶硅的粒狀的塊析出而成。在該點上進一步形成上部氧化膜，使各點之間絕緣。在使用了這樣的點的情況下，點內蓄積的電荷(電子)在點之間不易移動。因此，通過使電子的注入位置和空穴的注入位置一致，能起到上述效果。另外，點能應用于圖1、圖25～圖27所示的存儲單元。使用點的情況下，其直徑最好小于或等于10nm，在點之間淀積絕緣膜，使電荷離散地蓄積。
另外，在使用單一的導電性的浮置柵電極的情況下，電子和空穴能在浮置柵電極內移動，因此使電子的注入位置和空穴的注入位置一致而帶來的效果小。
以上，基于發(fā)明的實施方式具體地說明了本發(fā)明人所做的發(fā)明，但是本發(fā)明并不限于上述實施方式，不用說，在不脫離其要旨的范圍內可以進行各種變更。
(產(chǎn)業(yè)上利用的可能性)本發(fā)明能應用于非易失性半導體存儲器件。
權利要求
1.一種非易失性半導體存儲器件，其特征在于，包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的、位于上述第1半導體區(qū)域側的第1導電體和位于上述第2半導體區(qū)域側的第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，以及(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；(e)對上述第2半導體區(qū)域施加作為正或負的一方的第1極性的電位，對上述第2導電體施加與上述第1極性相反的第2極性的電位，通過對上述第1導電體施加與上述第1極性相同的極性的電位，將與上述第1極性相同極性的第1載流子注入到上述電荷蓄積部，由此進行擦除。
2.如權利要求1所述的非易失性半導體存儲器件，其特征在于，在上述第1和第2半導體區(qū)域為n型半導體區(qū)域的情況下，上述第1極性對應于正，上述第2極性對應于負，上述第1載流子對應于空穴，在上述第1和第2半導體區(qū)域為p型半導體區(qū)域的情況下，上述第1極性對應于負，上述第2極性對應于正，上述第1載流子對應于電子。
3.如權利要求1所述的非易失性半導體存儲器件，其特征在于，上述(e)的上述第1載流子的注入，是利用由能帶間隧道現(xiàn)象產(chǎn)生的上述第1載流子進行的。
4.如權利要求1所述的非易失性半導體存儲器件，其特征在于，上述(e)的上述第1載流子的注入，是在上述第1和第2半導體區(qū)域間流通電流的狀態(tài)下進行的。
5.如權利要求4所述的非易失性半導體存儲器件，其特征在于，在上述第1和第2半導體區(qū)域間流通0.1～10μA的電流，來進行上述(e)的上述第1載流子的注入。
6.如權利要求4所述的非易失性半導體存儲器件，其特征在于，利用電路的自動控制來進行上述(e)的上述第1載流子的注入，以使流通上述第1和第2半導體區(qū)域間的電流值一定。
7.如權利要求4所述的非易失性半導體存儲器件，其特征在于，開始上述(e)的上述第1載流子的注入之后，在上述第1和第2半導體區(qū)域間開始流通電流。
8.如權利要求1所述的非易失性半導體存儲器件，其特征在于，在上述(e)的上述第1載流子注入時，將在上述第1和第2半導體區(qū)域間流通的第2載流子、即具有與上述第1載流子相反的極性的上述第2載流子，注入到上述電荷蓄積部。
9.如權利要求8所述的非易失性半導體存儲器件，其特征在于，上述第1載流子為空穴，上述第2載流子為電子。
10.如權利要求8所述的非易失性半導體存儲器件，其特征在于，上述第2載流子的注入位置是上述第2導電體的端部附近的上述電荷蓄積部。
11.如權利要求1所述的非易失性半導體存儲器件，其特征在于，通過上述(e)的擦除，將上述第2導電體作為柵電極的MISFET的閾值降低。
12.如權利要求1所述的非易失性半導體存儲器件，其特征在于，將在上述第1和第2半導體區(qū)域間流通的、具有與上述第1載流子相反的極性的第2載流子，蓄積到上述第2絕緣膜的上述第1導電體側的端部附近，由此進行寫入。
13.如權利要求1所述的非易失性半導體存儲器件，其特征在于，上述電荷蓄積部是在上述第2絕緣膜中形成的陷阱(trap)性絕緣膜。
14.如權利要求1所述的非易失性半導體存儲器件，其特征在于，上述電荷蓄積部是在上述第2絕緣膜中形成的氮化膜。
15.如權利要求1所述的非易失性半導體存儲器件，其特征在于，上述第2絕緣膜是第1氧化膜、氮化膜和第2氧化膜的層疊膜。
16.如權利要求15所述的非易失性半導體存儲器件，其特征在于，上述第1和第2氧化膜大于等于3nm。
17.如權利要求1所述的非易失性半導體存儲器件，其特征在于，上述電荷蓄積部是在上述第2絕緣膜中形成的多個導電性微粒。
18.如權利要求1所述的非易失性半導體存儲器件，其特征在于，(f)在上述第2導電體下部的上述半導體襯底中形成第3半導體區(qū)域，(f1)構成上述第3半導體區(qū)域的雜質的導電類型與構成上述第2半導體區(qū)域的雜質的導電類型相同，(f2)上述第3半導體區(qū)域的雜質濃度低于上述第2半導體區(qū)域的雜質濃度。
19.如權利要求1所述的非易失性半導體存儲器件，其特征在于，在上述電荷蓄積部中未蓄積電荷的狀態(tài)下，將上述第2導電體作為柵電極的MISFET的閾值，小于將上述第1導電體作為柵電極的MISFET的閾值。
20.一種非易失性半導體存儲器件，其特征在于，包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的第1導電體和第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；(e)在上述第1和第2半導體區(qū)域間流通電流的狀態(tài)下，將由能帶間隧道現(xiàn)象產(chǎn)生的載流子注入到上述電荷蓄積部，由此進行擦除。
21.如權利要求20所述的非易失性半導體存儲器件，其特征在于，上述載流子是空穴。
22.一種非易失性半導體存儲器件，其特征在于，多個存儲單元配置成陣列狀，所述存儲單元包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的第1導電體和第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；(e)在上述多個存儲單元中包括多條第1線和第2線，其中，所述第1線對排列在第1方向上的上述存儲單元的上述第1導電體進行連接，所述第2線對排列在與上述第1方向正交的第2方向上的上述存儲單元的、位于上述第1導電體側的上述第1半導體區(qū)域進行連接；(f)在將作為正或負的一方的第1極性的電位，施加到與上述多個存儲單元中的選擇存儲單元連接的上述第1線的狀態(tài)下，將由能帶間隧道現(xiàn)象產(chǎn)生的與上述第1極性相同極性的第1載流子注入到上述選擇存儲單元的上述電荷蓄積部，由此進行擦除。
23.如權利要求22所述的非易失性半導體存儲器件，其特征在于，在上述第1和第2半導體區(qū)域為n型半導體區(qū)域的情況下，上述第1極性對應于正，上述第1載流子對應于空穴，在上述第1和第2半導體區(qū)域為p型半導體區(qū)域的情況下，上述第1極性對應于負，上述第1載流子對應于電子。
24.如權利要求22所述的非易失性半導體存儲器件，其特征在于，上述(f)的上述第1載流子的注入，是在上述選擇存儲單元的上述第1和第2半導體區(qū)域間流通電流的狀態(tài)下進行的。
25.如權利要求22所述的非易失性半導體存儲器件，其特征在于，在上述(f)的上述第1載流子注入時，將在上述選擇存儲單元的上述第1和第2半導體區(qū)域間流過的第2載流子、即具有與上述第1載流子相反的極性的上述第2載流子，注入到上述選擇存儲單元的上述電荷蓄積部。
26.如權利要求25所述的非易失性半導體存儲器件，其特征在于，上述第1載流子為空穴，上述第2載流子為電子。
27.如權利要求25所述的非易失性半導體存儲器件，其特征在于，上述第2載流子的注入位置是上述第2導電體的端部附近的上述電荷蓄積部。
28.如權利要求22所述的非易失性半導體存儲器件，其特征在于，將在與上述(e)的多個存儲單元中的選擇存儲單元連接的上述第1和第2半導體區(qū)域間流過的、具有與上述第1載流子相反的極性的第2載流子，蓄積到上述第2絕緣膜的上述第1導電體側的端部附近，由此進行寫入。
29.如權利要求22所述的非易失性半導體存儲器件，其特征在于，通過(f1)對與上述多條第1線中的上述選擇存儲單元連接的上述第1線施加第1電位V1，(f2)對未與上述多條第1線中的上述選擇存儲單元連接的上述第1線施加第2電位V2，(f3)對與上述多條第2線中的上述選擇存儲單元連接的上述第2線施加第3電位V3，(f4)對未與上述多條第2線中的上述選擇存儲單元連接的上述第2線施加第4電位V4，來進行上述(f)的擦除，(f5)對于上述第1～第4電位，上述第3電位小于上述第1電位(V3＜V1)且大于等于上述第2電位(V3≥V2)，上述第4電位大于等于上述第1電位(V4≥V1)且大于等于上述第2電位(V4≥V2)。
30.如權利要求22所述的非易失性半導體存儲器件，其特征在于，(g)還具有多條第3線，該第3線對上述多個存儲單元中的排列在上述第1方向上的上述存儲單元的上述第2半導體區(qū)域進行連接，上述多條第3線以預定的單位彼此連接。
31.如權利要求22所述的非易失性半導體存儲器件，其特征在于，(g)還具有多條第3線，該第3線對上述多個存儲單元中的排列在上述第1方向上的上述存儲單元的上述第2半導體區(qū)域進行連接，上述多條第3線以預定的單位彼此連接。
32.一種非易失性半導體存儲器件，其特征在于，多個存儲單元配置成陣列狀，所述存儲單元包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的第1導電體和第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；(e)上述多個存儲單元中包括多條第1線、第2線和第3線，所述第1線對排列在第1方向上的上述存儲單元的上述第1導電體進行連接，所述第2線對排列在與上述第1方向正交的第2方向上的上述存儲單元的、位于上述第2導電體側的上述第2半導體區(qū)域進行連接，所述第3線對排列在第1方向上的上述存儲單元的上述第1半導體區(qū)域進行連接；(f)在將作為正或負的一方的第1極性的電位施加到與上述多個存儲單元中的選擇存儲單元連接的上述第1線的狀態(tài)下，將由能帶間隧道現(xiàn)象產(chǎn)生的、與上述第1極性相同極性的第1載流子，注入到上述選擇存儲單元的上述電荷蓄積部，由此進行擦除。
33.如權利要求32所述的非易失性半導體存儲器件，其特征在于，在上述第1和第2半導體區(qū)域為n型半導體區(qū)域的情況下，上述第1極性對應于正，上述第1載流子對應于空穴，在上述第1和第2半導體區(qū)域為p型半導體區(qū)域的情況下，上述第1極性對應于負，上述第1載流子對應于電子。
34.如權利要求32所述的非易失性半導體存儲器件，其特征在于，上述(f)的上述第1載流子的注入，是在上述選擇存儲單元的上述第1和第2半導體區(qū)域間流通電流的狀態(tài)下進行的。
35.如權利要求32所述的非易失性半導體存儲器件，其特征在于，在上述(f)的上述第1載流子注入時，將在上述選擇存儲單元的上述第1和第2半導體區(qū)域間流通的第2載流子、即具有與上述第1載流子相反的極性的上述第2載流子，注入到上述選擇存儲單元的上述電荷蓄積部。
36.如權利要求35所述的非易失性半導體存儲器件，其特征在于，上述第1載流子為空穴，上述第2載流子為電子。
37.如權利要求35所述的非易失性半導體存儲器件，其特征在于，上述第2載流子的注入位置是上述第2導電體的端部附近的上述電荷蓄積部。
38.如權利要求32所述的非易失性半導體存儲器件，其特征在于，將在與上述(e)的上述多個存儲單元中的選擇存儲單元連接的上述第1和第2半導體區(qū)域間流通的、具有與上述第1載流子相反的極性的第2載流子，蓄積到上述第2絕緣膜的上述第1導電體側的端部附近，由此進行寫入。
39.如權利要求32所述的非易失性半導體存儲器件，其特征在于，通過(f1)對與上述多條第1線中的上述選擇存儲單元連接的上述第1線施加第1電位V1，(f2)對未與上述多條第1線中的上述選擇存儲單元連接的上述第1線施加第2電位V2，(f3)對與上述多條第3線中的上述選擇存儲單元連接的上述第3線施加第3電位V3，(f4)對未與上述多條第3線中的上述選擇存儲單元連接的上述第3線施加第4電位V4，來進行上述(f)的擦除，(f5)對于上述第1～第4電位，上述第3電位小于上述第1電位(V3＜V1)且大于等于上述第2電位(V3≥V2)，上述第4電位大于等于上述第1電位(V4≥V1)且大于等于上述第2電位(V4≥V2)。
40.如權利要求32所述的非易失性半導體存儲器件，其特征在于，上述多條第3線以預定的單位彼此連接。
41.41.如權利要求32所述的非易失性半導體存儲器件，其特征在于，(g)還具有多條第4線，該第4線對上述多個存儲單元中的排列在上述第1方向上的上述存儲單元的上述第2導電體進行連接，上述多條第4線以預定的單位彼此連接。
42.一種非易失性半導體存儲器件，其特征在于，包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的、位于上述第1半導體區(qū)域側的第1導電體和位于上述第2半導體區(qū)域側的第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；在寫入動作時，(e)對上述第2導電體施加正電位，對上述第2半導體區(qū)域施加正電位，對上述第1導電體施加正電位，由此將電子注入到上述電荷蓄積部，(f)對上述第2導電體施加正電位，對上述第2半導體區(qū)域施加0V或者比上述第2導電體低的正電位，對上述第1導電體施加與施加到上述第1半導體區(qū)域的電位相等或較其低的電位，由此將電子注入到上述電荷蓄積部。
43.一種非易失性半導體存儲器件，其特征在于，包括(a)在半導體襯底中形成的第1和第2半導體區(qū)域，(b)在上述第1和第2半導體區(qū)域之間的上述半導體襯底上部形成的、位于上述第1半導體區(qū)域側的第1導電體和位于上述第2半導體區(qū)域側的第2導電體，(c)在上述第1導電體和上述半導體襯底之間形成的第1絕緣膜，(d)在上述第2導電體和上述半導體襯底之間形成的第2絕緣膜，該第2絕緣膜在其內部具有電荷蓄積部；在擦除動作時，(e)對上述第2導電體施加負電位，對上述第2半導體區(qū)域施加正電位，對上述第1導電體施加正電位，由此將空穴注入到上述電荷蓄積部，(f)對上述第2導電體施加正電位，對上述第2半導體區(qū)域施加0V或者比施加到上述第2導電體的電位低的正電位，對上述第1導電體施加與施加到上述第1半導體區(qū)域的電位相等或較其低的電位，由此將電子注入到上述電荷蓄積部。
全文摘要
本發(fā)明提供一種使非易失性半導體存儲器件的特性提高了的非易失性半導體存儲器件，其存儲單元包括用于蓄積電荷的氮化硅膜(SIN)，由位于其上下的氧化膜(BOTOX、TOPOX)構成的ONO膜，其上部的存儲器柵電極(MG)，中間隔著ONO膜位于其側部的選擇柵電極(SG)，位于其下部的柵極絕緣膜(SGOX)，源極區(qū)域(MS)和漏極區(qū)域(MD)；給存儲單元的源極區(qū)域(MS)施加正電位，給存儲器柵電極(MG)施加負電位，給選擇柵電極(SG)施加正電位，使電流從漏極區(qū)域(MD)向源極區(qū)域(MS)流動，并且將因BTBT而產(chǎn)生的空穴注入氮化硅膜(SIN)中，進行擦除。
文檔編號H01L21/8247GK1677675SQ20051000391
公開日2005年10月5日 申請日期2005年1月10日 優(yōu)先權日2004年3月31日
發(fā)明者石丸哲也, 久本大, 安井感, 木村紳一郎 申請人:株式會社瑞薩科技