專利名稱:用于形成用于應(yīng)變硅mos晶體管的第二隔片的方法和結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及集成電路及其用于半導(dǎo)體器件制造的處理。更具體地,本發(fā)明提供用于制造用于先進(jìn)CMOS集成電路器件的使用應(yīng)變硅結(jié)構(gòu)的MOS器件的方法和結(jié)構(gòu)。然而,應(yīng)該認(rèn)識(shí)到本發(fā)明具有更加廣泛的可應(yīng)用性。
背景技術(shù):
集成電路已經(jīng)從制造在單個(gè)硅芯片上的少數(shù)的互連器件發(fā)展到數(shù)百萬(wàn)個(gè)器件。傳統(tǒng)集成電路提供的性能和復(fù)雜度已遠(yuǎn)遠(yuǎn)超過(guò)了當(dāng)初的想象。為了實(shí)現(xiàn)復(fù)雜度和電路密度(即,能夠被安置到給定芯片面積上的器件的數(shù)量)的提高,對(duì)于每一代集成電路,最小器件線寬的尺寸(也被稱為器件“幾何”)變得越來(lái)越小。
不斷增大的電路密度不僅已提高了集成電路的復(fù)雜度和性能,而且也為客戶提供了更低成本的部件。集成電路或者芯片制造設(shè)備常??赡芑ㄙM(fèi)成百上千萬(wàn),甚至十幾億美元來(lái)建造。每一制造設(shè)備具有一定的晶片生產(chǎn)量,而每片晶片上將會(huì)有一定數(shù)量的集成電路。因此,通過(guò)制造更小的集成電路個(gè)體器件,更多的器件可以被制造在每一個(gè)晶片上,這樣就可以增加制造設(shè)備的產(chǎn)量。要使器件更小是很有挑戰(zhàn)性的,因?yàn)槊恳环N用于集成制造的工藝都存在限制。那也就是說(shuō),一種給定的工藝通常只能加工到某一特定的線寬尺寸,于是不是工藝就是器件布局需要被改變。此外,隨著器件要求越來(lái)越快速的設(shè)計(jì),工藝限制就伴隨某些傳統(tǒng)的工藝和材料而存在。
這樣的工藝的示例是MOS器件自身的制造。這樣的器件傳統(tǒng)上已經(jīng)變得越來(lái)越小,并且產(chǎn)生更快的切換速度。雖然已經(jīng)有了明顯的改進(jìn),但是這樣的器件的設(shè)計(jì)仍然具有許多限制。僅僅作為示例,這些設(shè)計(jì)必須變得越來(lái)越小,但是仍然要提供用于切換的清晰信號(hào),這隨著器件變得更小而變得更加困難。此外,這些設(shè)計(jì)常常難以制造,并且通常要求復(fù)雜的制造工藝和結(jié)構(gòu)。在本說(shuō)明書中,更具體地在下文中將更加詳細(xì)地描述這些和其他的限制。
從上面看出,用于處理半導(dǎo)體器件的改進(jìn)技術(shù)是所希望的。
發(fā)明內(nèi)容
根據(jù)本發(fā)明,提供了用于半導(dǎo)體器件的制造的處理集成電路的技術(shù)。更具體地,本發(fā)明提供用于制造用于CMOS先進(jìn)集成電路器件的使用應(yīng)變硅結(jié)構(gòu)的MOS器件的方法和結(jié)構(gòu)。然而,應(yīng)該認(rèn)識(shí)到本發(fā)明具有更加廣泛的可應(yīng)用性。
在具體的實(shí)施例中,本發(fā)明提供了一種用于形成CMOS半導(dǎo)體器件的方法。該方法包括提供例如硅襯底的半導(dǎo)體襯底。該方法包括形成上覆于所述半導(dǎo)體襯底的電介質(zhì)層(例如氧化物、氧氮化硅)。該方法包括形成上覆于所述電介質(zhì)層的柵極層(例如,摻雜多晶硅層)。該方法包括圖案化所述柵極層,以形成包括多個(gè)邊緣的柵極結(jié)構(gòu),并形成上覆于所述柵極結(jié)構(gòu)的電介質(zhì)層,以保護(hù)包括所述多個(gè)邊緣的所述柵極結(jié)構(gòu)。在具體的實(shí)施例中,所述電介質(zhì)層的厚度小于40納米,但也可以是其他的尺寸。該方法包括由所述電介質(zhì)層的一部分形成側(cè)壁隔片結(jié)構(gòu),并且利用由所述電介質(zhì)層的一部分制成的側(cè)壁隔片結(jié)構(gòu)作為保護(hù)層,刻蝕緊鄰所述柵極結(jié)構(gòu)的源區(qū)和漏區(qū)。該方法包括將硅鍺材料(例如,外延硅鍺)沉積到所述源區(qū)和所述漏區(qū)中,以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)。該方法使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)由于形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應(yīng)變。該方法包括形成上覆于包括所述硅鍺材料在內(nèi)的表面的第二保護(hù)層,并對(duì)所述第二保護(hù)層進(jìn)行各向異性刻蝕工藝,以形成隔片結(jié)構(gòu)來(lái)密封所述柵極結(jié)構(gòu)。
在另一具體的實(shí)施例中,本發(fā)明提供了一種用于形成CMOS半導(dǎo)體器件的方法。該方法包括提供半導(dǎo)體襯底(例如硅晶片),并形成上覆于所述半導(dǎo)體襯底的電介質(zhì)層(例如二氧化硅,氧氮化硅)。該方法包括形成上覆于所述電介質(zhì)層的柵極層,并圖案化所述柵極層,以形成包括多個(gè)邊緣的柵極結(jié)構(gòu)。該方法包括形成上覆于所述柵極結(jié)構(gòu)的電介質(zhì)層,以保護(hù)包括所述多個(gè)邊緣的所述柵極結(jié)構(gòu)。優(yōu)選地,所述電介質(zhì)層的厚度小于40納米。該方法包括利用所述電介質(zhì)層作為保護(hù)層,刻蝕緊鄰所述柵極結(jié)構(gòu)的源區(qū)和漏區(qū),并且將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中,以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)。該方法使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)由于形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應(yīng)變。該方法包括形成上覆于表面的第二保護(hù)層,并且進(jìn)行各向異性刻蝕工藝,以形成隔片結(jié)構(gòu)來(lái)密封所述柵極結(jié)構(gòu)。
在具體的實(shí)施例中,本發(fā)明提供了一種使用硅鍺填充材料的方法,其中所述硅鍺填充材料具有比單晶硅材料更大的晶格間距。當(dāng)這樣的材料被沉積在了緊鄰溝道區(qū)的凹入?yún)^(qū)中時(shí),硅鍺填充材料的這樣的更大的晶格間距導(dǎo)致MOS晶體管的溝道區(qū)處在輕微的壓縮模式。雖然晶格間距稍大,但是硅鍺仍然在凹入?yún)^(qū)中生長(zhǎng),其中所述凹入?yún)^(qū)基本為含單晶硅材料。當(dāng)然,可以有其他的變化、修改和替換。
較傳統(tǒng)技術(shù),通過(guò)本發(fā)明獲得了的很多優(yōu)點(diǎn)。例如,本技術(shù)為使用依賴于傳統(tǒng)技術(shù)的工藝提供了便利。在一些實(shí)施例中,本方法提供了對(duì)于每個(gè)晶片的按管芯計(jì)的更高的器件產(chǎn)率。此外,本方法提供了與傳統(tǒng)工藝技術(shù)兼容而不用對(duì)傳統(tǒng)設(shè)備和工藝進(jìn)行實(shí)質(zhì)修改的工藝。優(yōu)選地,本發(fā)明為90納米以及更小的設(shè)計(jì)規(guī)范提供了改進(jìn)的工藝集成。此外,本發(fā)明通過(guò)將應(yīng)變硅結(jié)構(gòu)用于CMOS器件,提供了增大的空穴遷移率。依據(jù)實(shí)施例,可以獲得這些優(yōu)點(diǎn)中的一個(gè)或多個(gè)。這些優(yōu)點(diǎn)或其他優(yōu)點(diǎn)將在本說(shuō)明書全文中并且更具體地在下文中,進(jìn)行更多的描述。
參考后面的詳細(xì)說(shuō)明和附圖,可以更全面地了解本發(fā)明的各種其他目的、特征和優(yōu)點(diǎn)。
圖1到圖6是根據(jù)本發(fā)明的一個(gè)實(shí)施例用于制造COMS器件的方法的簡(jiǎn)化的橫截面視圖。
圖4A是根據(jù)本發(fā)明的一個(gè)實(shí)施例的雙側(cè)壁結(jié)構(gòu)的簡(jiǎn)化的橫截面視圖。
具體實(shí)施例方式
根據(jù)本發(fā)明,提供了用于半導(dǎo)體器件制造的處理集成電路的技術(shù)。更具體地,本發(fā)明提供用于制造用于CMOS先進(jìn)集成電路器件的使用應(yīng)變硅結(jié)構(gòu)的MOS器件的方法和結(jié)構(gòu)。然而,應(yīng)該認(rèn)識(shí)到本發(fā)明具有更加廣泛的可應(yīng)用性。
根據(jù)本發(fā)明一個(gè)實(shí)施例的用于制造CMOS集成電路器件的方法可以被概括如下1.提供例如為硅晶片、絕緣體上硅的半導(dǎo)體襯底;2.形成上覆于半導(dǎo)體襯底的電介質(zhì)層(例如,柵極氧化物或者氮化物);3.形成上覆于電介質(zhì)層的柵極層(例如,多晶硅、金屬);4.圖案化柵極層,以形成包括多個(gè)邊緣(例如多個(gè)側(cè)邊或邊緣)的柵極結(jié)構(gòu);5.形成上覆于柵極結(jié)構(gòu)的電介質(zhì)層(例如硬掩模),以保護(hù)包括多個(gè)邊緣的柵極結(jié)構(gòu);6.利用電介質(zhì)層作為保護(hù)層,刻蝕緊鄰柵極結(jié)構(gòu)的源區(qū)和漏區(qū);7.將硅鍺材料沉積到源區(qū)和漏區(qū)中,以填充被刻蝕的源區(qū)和被刻蝕的漏區(qū);8.使得源區(qū)和漏區(qū)之間的溝道區(qū)由于形成在源區(qū)和漏區(qū)中的至少硅鍺材料以壓縮模式發(fā)生應(yīng)變,其中所述溝道區(qū)的寬度與經(jīng)圖案化的柵極層大致相同;9.形成上覆于經(jīng)圖案化的柵極層的側(cè)壁隔片;10.暴露經(jīng)圖案化的柵極層上的硬掩模;11.選擇性去除經(jīng)圖案的柵極層上的硬掩模,同時(shí)保留上覆于經(jīng)圖案化的柵極層的側(cè)壁隔片;以及12.如果需要的話,進(jìn)行其他的步驟。
上述順序的步驟提供了根據(jù)本發(fā)明一個(gè)實(shí)施例的方法。如所示出的,該方法利用了包括形成CMOS集成電路器件的方法的多個(gè)步驟的組合。還可以提供許多其他可供選擇的方法,其中在不背離這里的權(quán)利要求的范圍的情況下,加入某些步驟,刪去一個(gè)或多個(gè)步驟,或者一個(gè)或多個(gè)步驟按照不同的順序被提供。在本說(shuō)明書全文中,更具體地在下文中,可以找到本方法的更多的細(xì)節(jié)。
圖1到圖6是根據(jù)本發(fā)明的一個(gè)實(shí)施例的用于制造CMOS器件的方法的簡(jiǎn)化的橫截面視圖。這些圖僅僅是示例,不應(yīng)限制這里的發(fā)明的范圍。本領(lǐng)域的普通技術(shù)人員將認(rèn)識(shí)到很多變化、替代和修改。在具體的實(shí)施例中,該方法在半導(dǎo)體襯底101的部分中形成(多個(gè))淺溝槽隔離區(qū)105。利用圖案化、刻蝕以及在溝槽區(qū)中沉積電介質(zhì)填充材料形成淺溝槽隔離區(qū)。依據(jù)具體實(shí)施例,電介質(zhì)填充材料通常是氧化物或者氧化物和氮化物的組合。隔離區(qū)被用于隔離半導(dǎo)體襯底中的有源區(qū)。
該方法形成上覆于襯底表面的柵極電介質(zhì)層107。優(yōu)選地,取決于實(shí)施例,柵極電介質(zhì)層是氧化物或者硅氧氮化物。取決于實(shí)施例,柵極電介質(zhì)層優(yōu)選為10-20納米并且小于40納米。該方法形成上覆于半導(dǎo)體襯底的柵極層。柵極層優(yōu)選是已經(jīng)利用原位摻雜或者非原位注入技術(shù)被摻雜的多晶硅。用于摻雜的雜質(zhì)通常是濃度范圍從約1×1019到約1×1020atoms/cm3的硼、砷或者磷。本領(lǐng)域的普通技術(shù)人員將認(rèn)識(shí)到很多變化、替代和修改。
優(yōu)選地,該方法形成上覆于柵極結(jié)構(gòu)的硬掩模層。硬掩模層可以由諸如電介質(zhì)材料或者金屬材料或者任何它們的組合的任何合適的材料制成。硬掩模層被沉積到合適的厚度,以在將在下面被進(jìn)一步描述的刻蝕和沉積步驟期間保護(hù)下面的柵極結(jié)構(gòu)。在具體的實(shí)施例中,本發(fā)明形成經(jīng)圖案化的柵極層的邊緣上的側(cè)壁隔片,如圖所示。側(cè)壁隔片通常由諸如二氧化硅、氮化硅、或者它們的任何組合等的電介質(zhì)材料制成。
如圖所示,該方法圖案化柵極層,以形成包括多個(gè)邊緣的NMOS柵極結(jié)構(gòu)(沒(méi)有示出)和圖案化包括多個(gè)邊緣的PMOS柵極結(jié)構(gòu)109。如圖所示,硬掩模111保留在柵極結(jié)構(gòu)上。該方法形成輕摻雜漏區(qū)和圖案化的柵極層的邊緣上的側(cè)壁隔片113。輕摻雜漏區(qū)通常使用注入技術(shù)形成。對(duì)于PMOS器件,輕摻雜漏區(qū)使用濃度范圍從約1×1018到約1×1019atoms/cm3的硼或者BF2雜質(zhì)。對(duì)于NMOS器件,輕摻雜漏區(qū)使用濃度范圍從約1×1018到約1×1019atoms/cm3的砷雜質(zhì)。取決于實(shí)施例,該方法形成上覆于NMOS柵極結(jié)構(gòu)的電介質(zhì)層,以保護(hù)包括多個(gè)邊緣的NMOS柵極結(jié)構(gòu)。該方法還形成上覆于PMOS柵極結(jié)構(gòu)的電介質(zhì)保護(hù)層,以保護(hù)包括多個(gè)邊緣的PMOS柵極結(jié)構(gòu)。優(yōu)選地,對(duì)于PMOS和NMOS器件,電介質(zhì)層是同一層?;蛘撸硪缓线m的材料可以被用于保護(hù)包括輕摻雜漏區(qū)的NMOS和PMOS柵極結(jié)構(gòu)。
參考圖2,本方法利用電介質(zhì)層作為保護(hù)層,同時(shí)刻蝕緊鄰NMOS柵極結(jié)構(gòu)的第一源區(qū)和第一漏區(qū)以及刻蝕緊鄰PMOS柵極結(jié)構(gòu)的第二源區(qū)和第二漏區(qū)201。本方法使用包括含SF6或者CF4物質(zhì)和等離子體環(huán)境的反應(yīng)離子刻蝕技術(shù)。在優(yōu)選實(shí)施例中,本方法在經(jīng)刻蝕的源/漏區(qū)上進(jìn)行預(yù)處理工藝,這保存了被刻蝕界面以保持非常高質(zhì)量的含硅材料。根據(jù)具體實(shí)施例,對(duì)于90nm溝道長(zhǎng)度,每一個(gè)經(jīng)刻蝕區(qū)具有從約100埃()到約1000埃的范圍的深度和約0.1μm到約10μm的長(zhǎng)度,以及約0.1μm到約10μm的寬度。根據(jù)另一具體實(shí)施例,對(duì)于65nm溝道長(zhǎng)度,每一個(gè)經(jīng)刻蝕區(qū)具有從約100埃()到約1000埃的范圍的深度和約0.1μm到約10μm的長(zhǎng)度,以及約0.1μm到約10μm的寬度。優(yōu)選地,硬掩模保留在柵極結(jié)構(gòu)上并且在刻蝕工藝過(guò)程中不暴露任何柵極結(jié)構(gòu)。
本方法掩蔽NMOS區(qū),同時(shí)暴露PMOS被刻蝕區(qū)。參考圖3,本方法將硅鍺材料405沉積到第一源區(qū)和第一漏區(qū)中,以使得PMOS柵極結(jié)構(gòu)的第一源區(qū)和第一漏區(qū)之間的溝道區(qū)以壓縮模式發(fā)生應(yīng)變。硅鍺利用原位摻雜技術(shù)被外延沉積。就是說(shuō),諸如硼之類的雜質(zhì)在硅鍺材料生長(zhǎng)的同時(shí)被引入。根據(jù)具體實(shí)施例,硼的濃度范圍從約1×1019到約1×1020atoms/cm3。如所示出的,硬掩模401仍然保持完整,以將硅鍺材料選擇性地生長(zhǎng)到被刻蝕區(qū),而不沉積在柵極結(jié)構(gòu)的頂上。當(dāng)然,可以有其他的變化、修改和替換。
本方法從NMOS區(qū)剝離掩模。本方法掩蔽PMOS區(qū),同時(shí)暴露NMOS被刻蝕區(qū)。本方法將碳化硅材料沉積到第二源區(qū)和第二漏區(qū)中,以使得NMOS柵極結(jié)構(gòu)的第二源區(qū)和第二漏區(qū)之間的NMOS溝道區(qū)以拉伸模式發(fā)生應(yīng)變。碳化硅利用原位摻雜技術(shù)被外延沉積。就是說(shuō),諸如磷(P)或砷(As)之類的雜質(zhì)在碳化硅材料生長(zhǎng)的同時(shí)被引入。根據(jù)具體實(shí)施例,上述雜質(zhì)的濃度范圍從約1×1019到約1×1020atoms/cm3。當(dāng)然,可以有其他的變化、修改和替換。
參考圖4,本發(fā)明包括沉積上覆于整個(gè)被圖案化的結(jié)構(gòu)的保護(hù)層409。取決于實(shí)施例,被圖案化的結(jié)構(gòu)包括硅鍺填充材料、淺溝槽隔離、側(cè)壁隔片以及硬掩模材料以及其他。取決于具體的實(shí)施例,保護(hù)層可以是氮化硅層、氧化硅層或者這些的任何組合。在優(yōu)選實(shí)施例中,保護(hù)層密封在柵極層中的含磷雜質(zhì)。在優(yōu)選實(shí)施例中,保護(hù)層包括氮化硅。優(yōu)選地,最終的隔片結(jié)構(gòu)包括ONO結(jié)構(gòu),如圖4A所示。在為氧化物加氮化物加氧化物結(jié)構(gòu)的ONO中,第一氧化物為約200埃,氮化物為500到800埃,第二氧化物為900埃。取決于實(shí)施例,保護(hù)層包括PECVD氧化物、或者TEOS CVD、或者熱CVD以及其他。當(dāng)然,本領(lǐng)域的普通技術(shù)人員將認(rèn)識(shí)到很多變化、替代和修改。
為了完成根據(jù)本發(fā)明實(shí)施例的器件,本方法由第二保護(hù)層形成側(cè)壁隔片501,如圖5所示。側(cè)壁隔片暴露硬掩模的上部503,同時(shí)密封柵極層的邊緣上的區(qū)域。在優(yōu)選實(shí)施例中,本方法去除硬掩模,以暴露柵極結(jié)構(gòu)的頂表面601,如圖6所示。這樣的柵極結(jié)構(gòu)基本沒(méi)有任何含硅鍺和/或碳化硅雜質(zhì)。柵極結(jié)構(gòu)還是基本光滑并且沒(méi)有損傷的。本方法形成上覆于柵極層和源/漏區(qū)的硅化物層。優(yōu)選地,硅化物層是上覆于暴露的源/漏區(qū)和經(jīng)圖案化的柵極層的上表面的諸如硅化鎳之類的含鎳層。也可以使用其他類型的硅化物層。這樣的硅化物層包括硅化鈦、硅化鎢、硅化鎳等。本方法形成上覆于NMOS和PMOS晶體管器件的層間電介質(zhì)層。本方法然后進(jìn)行電接觸。其他步驟包括進(jìn)行后端工藝和其他步驟,如果需要的話。
上述順序的步驟提供了根據(jù)本發(fā)明一個(gè)實(shí)施例的方法。如所示出的,該方法利用了包括形成CMOS集成電路器件的方法的多個(gè)步驟的組合。在優(yōu)選實(shí)施例中,該方法提供保護(hù)層,該保護(hù)層用于在凹入?yún)^(qū)的刻蝕過(guò)程中保護(hù)柵極結(jié)構(gòu)的頂部,并且用于將硅鍺材料和/或碳化硅材料僅僅選擇性地沉積在凹入的源/漏區(qū)的暴露表面上。還可以提供許多其他可供選擇的方法,其中在不背離這里的權(quán)利要求的范圍的情況下,加入某些步驟,刪去一個(gè)或多個(gè)步驟,或者一個(gè)或多個(gè)步驟按照不同的順序被提供。
還應(yīng)當(dāng)理解,這里所描述的示例和實(shí)施例只是為了說(shuō)明的目的,本領(lǐng)域的普通技術(shù)人員可以根據(jù)上述示例和實(shí)施例對(duì)本發(fā)明進(jìn)行各種修改和變化,這些修改和變化將被包括在本申請(qǐng)的精神和范圍內(nèi),并且也在所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種用于形成CMOS半導(dǎo)體器件的方法,包括提供半導(dǎo)體襯底;形成上覆于所述半導(dǎo)體襯底的電介質(zhì)層;形成上覆于所述電介質(zhì)層的柵極層;圖案化所述柵極層,以形成包括多個(gè)邊緣的柵極結(jié)構(gòu);形成上覆于所述柵極結(jié)構(gòu)的電介質(zhì)層,以保護(hù)包括所述多個(gè)邊緣的所述柵極結(jié)構(gòu),所述電介質(zhì)層的厚度小于40納米;利用所述電介質(zhì)層作為保護(hù)層,刻蝕緊鄰所述柵極結(jié)構(gòu)的源區(qū)和漏區(qū);將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中,以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū);使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)由于形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應(yīng)變;形成上覆于表面的第二保護(hù)層;以及對(duì)所述第二保護(hù)層進(jìn)行各向異性刻蝕工藝,以形成隔片結(jié)構(gòu)來(lái)密封所述柵極結(jié)構(gòu)。
2.如權(quán)利要求1所述的方法,其中所述電介質(zhì)層小于300埃。
3.如權(quán)利要求1所述的方法,其中所述有效溝道區(qū)的長(zhǎng)度為所述柵極結(jié)構(gòu)的寬度。
4.如權(quán)利要求1所述的方法,其中所述半導(dǎo)體襯底是基本的硅材料。
5.如權(quán)利要求1所述的方法,其中所述硅鍺材料是單晶體。
6.如權(quán)利要求1所述的方法,其中所述硅鍺具有10%到30%的硅/鍺比。
7.如權(quán)利要求1所述的方法,還包括形成上覆于包括硅鍺、柵極結(jié)構(gòu)和多個(gè)邊緣在內(nèi)的所述半導(dǎo)體襯底的隔片層。
8.如權(quán)利要求7所述的方法,還包括各向異性刻蝕所述隔片層,以在所述柵極層的多個(gè)邊緣上形成側(cè)壁隔片。
9.如權(quán)利要求1所述的方法,其中所述第二保護(hù)層密封所述柵極層中的含磷雜質(zhì)。
10.如權(quán)利要求1所述的方法,其中利用外延反應(yīng)器提供所述硅鍺材料的所述沉積。
11.如權(quán)利要求1所述的方法,其中所述PMOS器件中的所述壓縮模式增大所述溝道區(qū)中的空穴的遷移率。
12.如權(quán)利要求1所述的方法,其中所述第二保護(hù)層包含氮化硅。
13.如權(quán)利要求1所述的方法,其中所述最終的隔片結(jié)構(gòu)包括ONO結(jié)構(gòu)。
14.如權(quán)利要求1所述的方法,其中所述第一氧化物為約200埃,氮化物為500到800埃,第二氧化物為900埃。
15.如權(quán)利要求1所述的方法,其中所述第二保護(hù)層包括PECVD氧化物。
16.如權(quán)利要求1所述的方法,其中所述第二保護(hù)層包括TEOS CVD氧化物。
17.如權(quán)利要求1所述的方法,其中所述氮化物隔片為熱CVD氮化物。
18.如權(quán)利要求1所述的方法,其中所述氮化物隔片利用LPCVD提供。
19.如權(quán)利要求1所述的方法,還包括ALD氮化物。
20.一種用于形成CMOS半導(dǎo)體器件的方法,包括提供半導(dǎo)體襯底;形成上覆于所述半導(dǎo)體襯底的電介質(zhì)層;形成上覆于所述電介質(zhì)層的柵極層,所述柵極層中包含多個(gè)雜質(zhì);圖案化所述柵極層,以形成包括多個(gè)邊緣的柵極結(jié)構(gòu);形成上覆于所述柵極結(jié)構(gòu)的電介質(zhì)層,以保護(hù)包括所述多個(gè)邊緣的所述柵極結(jié)構(gòu),所述電介質(zhì)層的厚度小于40納米;由所述電介質(zhì)層的一部分形成側(cè)壁隔片結(jié)構(gòu);利用由所述電介質(zhì)層的一部分制成的所述側(cè)壁隔片作為保護(hù)層,刻蝕緊鄰所述柵極結(jié)構(gòu)的源區(qū)和漏區(qū);將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中,以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū);使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)由于形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應(yīng)變;形成上覆于包括所述硅鍺材料在內(nèi)的表面的第二保護(hù)層,以密封所述圖案化的柵極層中的任何雜質(zhì);以及對(duì)所述第二保護(hù)層進(jìn)行各向異性刻蝕工藝,以形成隔片結(jié)構(gòu)來(lái)密封所述柵極結(jié)構(gòu)。
全文摘要
本發(fā)明提供一種形成CMOS半導(dǎo)體器件的方法。該方法包括提供半導(dǎo)體襯底(例如硅晶片),并形成上覆于所述半導(dǎo)體襯底的電介質(zhì)層(例如二氧化硅、氧氮化硅)。該方法包括形成上覆于電介質(zhì)層的柵極層,并且圖案化柵極層,以形成包括多個(gè)邊緣的柵極結(jié)構(gòu)。該方法包括形成上覆于柵極結(jié)構(gòu)的電介質(zhì)層,以保護(hù)包括多個(gè)邊緣的柵極結(jié)構(gòu)。優(yōu)選地,所述電介質(zhì)層的厚度小于40納米。該方法包括利用所述電介質(zhì)層作為保護(hù)層,刻蝕緊鄰柵極結(jié)構(gòu)的源區(qū)和漏區(qū),并將硅鍺材料沉積到源區(qū)和漏區(qū)中,以填充被刻蝕的源區(qū)和被刻蝕的漏區(qū)。該方法使得源區(qū)和漏區(qū)之間的溝道區(qū)由于形成在源區(qū)和漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應(yīng)變。該方法包括形成上覆于表面的第二保護(hù)層,以及對(duì)第二保護(hù)層進(jìn)行各向異性刻蝕工藝,以形成隔片結(jié)構(gòu)來(lái)密封柵極結(jié)構(gòu)。
文檔編號(hào)H01L21/8232GK1937182SQ20051002999
公開(kāi)日2007年3月28日 申請(qǐng)日期2005年9月19日 優(yōu)先權(quán)日2005年9月19日
發(fā)明者陳軍, 寧先捷, 吳漢明 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司