專利名稱：使用應變硅晶體管柵極圖案化用硬掩模的方法和結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路及其用于半導體器件制造的處理。更具體地，本發(fā)明提供用于制造用于先進CMOS集成電路器件的使用應變硅結(jié)構(gòu)的MOS器件的方法和結(jié)構(gòu)。然而，應該認識到本發(fā)明具有更加廣泛的可應用性。
背景技術(shù)：
集成電路已經(jīng)從制造在單個硅芯片上的少數(shù)的互連器件發(fā)展到數(shù)百萬個器件。傳統(tǒng)集成電路提供的性能和復雜度已遠遠超過了當初的想象。為了實現(xiàn)復雜度和電路密度(即，能夠被安置到給定芯片面積上的器件的數(shù)量)的提高，對于每一代集成電路，最小器件線寬的尺寸(也被稱為器件“幾何”)變得越來越小。
不斷增大的電路密度不僅已提高了集成電路的復雜度和性能，而且也為客戶提供了更低成本的部件。集成電路或者芯片制造設備常?？赡芑ㄙM成百上千萬，甚至十幾億美元來建造。每一制造設備具有一定的晶片生產(chǎn)量，而每片晶片上將會有一定數(shù)量的集成電路。因此，通過制造更小的集成電路個體器件，更多的器件可以被制造在每一個晶片上，這樣就可以增加制造設備的產(chǎn)量。要使器件更小是很有挑戰(zhàn)性的，因為每一種用于集成制造的工藝都存在限制。那也就是說，一種給定的工藝通常只能加工到某一特定的線寬尺寸，于是不是工藝就是器件布局需要被改變。此外，隨著器件要求越來越快速的設計，工藝限制就伴隨某些傳統(tǒng)的工藝和材料而存在。
這樣的工藝的示例是MOS器件自身的制造。這樣的器件傳統(tǒng)上已經(jīng)變得越來越小，并且產(chǎn)生更快的切換速度。雖然已經(jīng)有了明顯的改進，但是這樣的器件的設計仍然具有許多限制。僅僅作為示例，這些設計必須變得越來越小，但是仍然要提供用于切換的清晰信號，這隨著器件變得更小而變得更加困難。此外，這些設計常常難以制造，并且通常要求復雜的制造工藝和結(jié)構(gòu)。在本說明書中，更具體地在下文中將更加詳細地描述這些和其他的限制。
從上面看出，用于處理半導體器件的改進技術(shù)是所希望的。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了用于半導體器件的制造的處理集成電路的技術(shù)。更具體地，本發(fā)明提供用于制造用于CMOS先進集成電路器件的使用應變硅結(jié)構(gòu)的MOS器件的方法和結(jié)構(gòu)。然而，應該認識到本發(fā)明具有更加廣泛的可應用性。
在具體的實施例中，本發(fā)明提供了一種用于形成例如CMOS，NMOS之類的半導體集成電路器件的方法。該方法包括提供例如硅晶片、絕緣體上硅的半導體襯底。該方法形成上覆于所述半導體襯底的電介質(zhì)層(例如氧化物、氮化物、氧氮化物)。該方法還包括形成上覆于所述電介質(zhì)層的柵極層(例如多晶硅)。優(yōu)選地，柵極層上覆于半導體襯底中的溝道區(qū)。該方法包括形成上覆于所述柵極層的基本純的二氧化硅硬掩模層，以及圖案化包括該硬掩模層在內(nèi)的柵極層，以形成包括多個邊緣的柵極結(jié)構(gòu)。在具體實施例中，所述純二氧化硅硬掩模由基本不含任何含氮化物或者其他雜質(zhì)的材料制成。該方法還包括形成上覆于所述柵極結(jié)構(gòu)和硬掩模層的電介質(zhì)層，以保護包括所述多個邊緣的所述柵極結(jié)構(gòu)。該方法圖案化所述電介質(zhì)層，以在包括所述多個邊緣的所述柵極結(jié)構(gòu)上形成側(cè)壁隔片結(jié)構(gòu)，并且暴露所述硬掩模層的一部分。該方法包括利用所述電介質(zhì)層和所述純掩模層的一部分作為保護層，刻蝕緊鄰所述柵極結(jié)構(gòu)的源區(qū)和漏區(qū)，以及將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中，以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)。該方法包括使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)由于形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應變。
在另一可選的具體實施例中，本發(fā)明提供一種用于形成例如CMOS、NMOS的半導體集成電路器件的方法。該方法包括提供例如硅晶片和絕緣體上硅的半導體襯底。該方法包括形成上覆于所述半導體襯底的電介質(zhì)層(例如氧化物、氮化物、氧氮化物)。該方法包括形成上覆于所述電介質(zhì)層的柵極層(例如多晶硅)。優(yōu)選地，所述柵極層上覆于所述半導體襯底中的溝道區(qū)。該方法包括形成上覆于所述柵極層的基本純的二氧化硅硬掩模，以及圖案化包括所述硬掩模層在內(nèi)的所述柵極層，以形成包括多個邊緣的柵極結(jié)構(gòu)。該方法還包括形成上覆于所述柵極結(jié)構(gòu)和硬掩模層的電介質(zhì)層，以保護包括所述多個邊緣的所述柵極結(jié)構(gòu)。該方法圖案化所述電介質(zhì)層，以在包括所述邊緣的所述柵極結(jié)構(gòu)上形成側(cè)壁隔片結(jié)構(gòu)，以及暴露所述硬掩模層的一部分。該方法包括利用所述電介質(zhì)層和所述金屬硬掩模層的一部分作為保護層，刻蝕緊鄰所述柵極結(jié)構(gòu)的源區(qū)和漏區(qū)，以及將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中，以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)。該方法包括使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)由于形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應變。根據(jù)優(yōu)選實施例，該方法還選擇性除去基本全部的純二氧化硅硬掩模，而不對所述柵極結(jié)構(gòu)造成任何損壞。
在另一可選具體實施例中，本發(fā)明提供一種被部分完成的半導體集成電路器件。該器件具有半導體襯底和上覆于所述半導體襯底的電介質(zhì)層。該器件具有包括多個邊緣的柵極結(jié)構(gòu)和上覆于所述柵極結(jié)構(gòu)的基本純的二氧化硅掩模結(jié)構(gòu)。厚度在從約400埃到約600埃范圍的基本純的二氧化硅掩模結(jié)構(gòu)被包括。該器件具有電介質(zhì)層，所述電介質(zhì)層形成所述柵極結(jié)構(gòu)的所述邊緣上的側(cè)壁隔片，以保護包括所述邊緣的所述柵極結(jié)構(gòu)，并且該器件具有上覆于所述柵極結(jié)構(gòu)的所述純二氧化硅掩模結(jié)構(gòu)的暴露部分。該器件具有處在被刻蝕的源區(qū)和被刻蝕的漏區(qū)中的硅鍺填充材料。優(yōu)選地，所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)耦合到所述柵極結(jié)構(gòu)。該器件具有處在所述被填充的源區(qū)和所述被填充的漏區(qū)之間的由于形成在所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)中的至少所述硅鍺材料而應變的溝道區(qū)。
在另一可選具體實施例中，本發(fā)明提供一種被部分完成的半導體集成電路器件。該器件具有半導體襯底和上覆于所述半導體襯底的電介質(zhì)層。該器件具有包括多個邊緣的柵極結(jié)構(gòu)和上覆于所述柵極結(jié)構(gòu)的基本純的二氧化硅掩模結(jié)構(gòu)。厚度在從約400埃到約600埃范圍的基本純的二氧化硅掩模結(jié)構(gòu)被包括。該器件具有電介質(zhì)層，所述電介質(zhì)層形成所述柵極結(jié)構(gòu)的所述邊緣上的側(cè)壁隔片，以保護包括所述邊緣的所述柵極結(jié)構(gòu)，并且具有上覆于所述柵極結(jié)構(gòu)的所述純二氧化硅掩模結(jié)構(gòu)的暴露部分。該器件具有處在被刻蝕的源區(qū)和被刻蝕的漏區(qū)中的外延生長填充材料(例如硅/鍺，碳化硅)。優(yōu)選地，所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)耦合到所述柵極結(jié)構(gòu)。該器件具有處在所述被填充的源區(qū)和所述被填充的漏區(qū)之間的由于形成在所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)中的至少所述填充材料而應變的溝道區(qū)。
在具體的實施例中，本發(fā)明提供了一種使用硅鍺填充材料的方法，其中所述硅鍺填充材料具有比單晶硅材料更大的晶格間距。當這樣的材料被沉積在了緊鄰溝道區(qū)的凹入?yún)^(qū)中時，硅鍺填充材料的這樣的更大的晶格間距導致MOS晶體管的溝道區(qū)處在輕微的壓縮模式。雖然晶格間距稍大，但是硅鍺仍然在凹入?yún)^(qū)中生長，其中所述凹入?yún)^(qū)基本為含單晶硅材料。當然，可以有其他的變化、修改和替換。
較傳統(tǒng)技術(shù)，通過本發(fā)明獲得了的很多優(yōu)點。例如，本技術(shù)為使用依賴于傳統(tǒng)技術(shù)的工藝提供了便利。在一些實施例中，本方法提供了對于每個晶片的按管芯計的更高的器件產(chǎn)率。此外，本方法提供了與傳統(tǒng)工藝技術(shù)兼容而不用對傳統(tǒng)設備和工藝進行實質(zhì)修改的工藝。優(yōu)選地，本發(fā)明為90納米以及更小的設計規(guī)范提供了改進的工藝集成。此外，本發(fā)明通過將應變硅結(jié)構(gòu)用于CMOS器件，提供了增大的空穴遷移率。依據(jù)實施例，可以獲得這些優(yōu)點中的一個或多個。這些優(yōu)點或其他優(yōu)點將在本說明書全文中并且更具體地在下文中，進行更多的描述。
參考后面的詳細說明和附圖，可以更全面地了解本發(fā)明的各種其他目的、特征和優(yōu)點。


圖1是示出了傳統(tǒng)的NMOS器件的簡化的橫截面視圖。
圖2是示出了用于制造根據(jù)本發(fā)明的一個實施例的應變硅MOS器件的方法的簡化流程圖。
圖3是根據(jù)本發(fā)明的一個實施例的應變硅MOS器件的簡化的橫截面視圖。
具體實施例方式
根據(jù)本發(fā)明，提供了用于半導體器件制造的處理集成電路的技術(shù)。更具體地，本發(fā)明提供用于制造用于CMOS先進集成電路器件的使用應變硅結(jié)構(gòu)的MOS器件的方法和結(jié)構(gòu)。然而，應該認識到本發(fā)明具有更加廣泛的可應用性。
圖1是傳統(tǒng)NMOS器件的簡化的橫截面視圖。參考圖1，傳統(tǒng)的工藝次序已經(jīng)被復述如下。
1.提供硅襯底；2.形成柵極層；3.形成電介質(zhì)硬掩模；4.圖案化電介質(zhì)掩模；5.圖案化柵極層以形成多晶硅柵極；6.除去硬掩模；7.沉積隔片層并且進行回蝕；以及8.如果需要的話，進行其他的步驟。
如圖所示，硬掩模在隔片形成之前被除去，這不適合于制造應變硅NMOS器件。就是說，傳統(tǒng)的硬掩模存在限制。在柵極層上任何的殘留電介質(zhì)殘余可以導致附加的電阻率的存在。此外，取決于硬掩模的質(zhì)量，殘余硅/鍺可能沉積在柵極層的任何暴露表面上。當刻蝕用于硅鍺區(qū)域的凹入?yún)^(qū)域時，傳統(tǒng)的掩模還具有差的選擇性。將在下面被更詳細地描述的本方法和結(jié)構(gòu)可以克服這些或者其他限制。
根據(jù)本發(fā)明一個實施例的用于制造集成電路器件的方法可以被概括如下(參見圖2)1.在開始，即步驟201之后提供例如為硅晶片、絕緣體上硅的半導體襯底(步驟203)；2.形成上覆于半導體襯底的電介質(zhì)層(例如，柵極氧化物或者氮化物)(步驟205)；3.形成上覆于電介質(zhì)層的柵極層(例如，多晶硅、金屬)(步驟207)；4.形成上覆于電介質(zhì)層的基本純的二氧化硅掩模層(步驟209)；5.圖案化包括金屬硬掩模層的柵極層，以形成包括多個邊緣(例如多個側(cè)邊或邊緣)的柵極結(jié)構(gòu)(步驟211)；6.形成上覆于柵極結(jié)構(gòu)的電介質(zhì)層，以保護包括多個邊緣的柵極結(jié)構(gòu)；7.圖案化電介質(zhì)層，以形成柵極結(jié)構(gòu)的多個邊緣上的多個側(cè)壁隔片(步驟213)；8.可選地，在電介質(zhì)層的圖案化期間暴露硬掩模的一部分；9.利用電介質(zhì)層和硬掩模作為保護層，刻蝕緊鄰柵極結(jié)構(gòu)的源區(qū)和漏區(qū)(步驟215)；10.將硅鍺材料沉積到源區(qū)和漏區(qū)中，以填充被刻蝕的源區(qū)和被刻蝕的漏區(qū)(步驟217)；11.使得源區(qū)和漏區(qū)之間的溝道區(qū)由于形成在源區(qū)和漏區(qū)中的至少硅鍺材料以壓縮模式發(fā)生應變，其中所述溝道區(qū)的寬度與經(jīng)圖案化的柵極層大致相同(步驟219)；12.利用選擇性刻蝕物選擇性地除去硬掩模(步驟221)；以及13.如果需要的話，進行其他的步驟(223)或者停止(步驟225)。
上述順序的步驟提供了根據(jù)本發(fā)明一個實施例的方法。如所示出的，該方法利用了包括形成諸如用于CMOS集成電路的N型溝道器件之類的集成電路器件的方法的多個步驟的組合。如所示出的，該方法包括使用基本純的二氧化硅硬掩模作為保護層，用于形成被刻蝕的源/漏區(qū)。還可以提供許多其他可供選擇的方法，其中在不背離這里的權(quán)利要求的范圍的情況下，加入某些步驟，刪去一個或多個步驟，或者一個或多個步驟按照不同的順序被提供。在本說明書全文中，更具體地在下文中，可以找到本方法的更多的細節(jié)。
根據(jù)本發(fā)明另一個實施例的用于制造CMOS集成電路器件的方法可以被概括如下1.提供例如為硅晶片、絕緣體上硅的半導體襯底；2.形成上覆于襯底表面的柵極電介質(zhì)層；3.形成上覆于半導體襯底的柵極層；4.形成上覆于柵極層的基本純的二氧化硅的硬掩模層；5.圖案化包括硬掩模層的柵極層，以形成包括多個邊緣的NMOS柵極結(jié)構(gòu)和包括多個邊緣的PMOS柵極結(jié)構(gòu)；6.形成電介質(zhì)層，該電介質(zhì)層上覆于NMOS柵極結(jié)構(gòu)以保護包括多個邊緣的NMOS柵極結(jié)構(gòu)并且上覆于PMOS柵極結(jié)構(gòu)以保護包括多個邊緣的PMOS柵極結(jié)構(gòu)；7.由電介質(zhì)層形成柵極結(jié)構(gòu)的多個邊緣上的多個側(cè)壁隔片；8.可選地，暴露柵極結(jié)構(gòu)上的硬掩模的一部分；9.利用電介質(zhì)層和硬掩模層的暴露部分作為保護層，同時刻蝕緊鄰PMOS柵極結(jié)構(gòu)的第一源區(qū)和第一漏區(qū)以及刻蝕緊鄰NMOS柵極結(jié)構(gòu)的第二源區(qū)和第二漏區(qū)；10.預處理被刻蝕的源/漏區(qū)；11.掩蔽NMOS區(qū)；12.將硅鍺材料沉積到第一源區(qū)和第一漏區(qū)中，以使得PMOS柵極結(jié)構(gòu)的第一源區(qū)和第一漏區(qū)之間的溝道區(qū)從以壓縮模式發(fā)生應變；13.將掩模從NMOS區(qū)剝離；14.掩蔽PMOS區(qū)；15.將碳化硅材料沉積到第二源區(qū)和第二漏區(qū)中，以使得NMOS柵極結(jié)構(gòu)的第二源區(qū)和第二漏區(qū)之間的溝道區(qū)從以拉伸模式發(fā)生應變；16.利用選擇性刻蝕物選擇性地除去硬掩模；以及17.如果需要的話，進行其他的步驟。
上述順序的步驟提供了根據(jù)本發(fā)明一個實施例的方法。如所示出的，該方法利用了包括形成CMOS集成電路器件的方法的多個步驟的組合。如所示出的，該方法包括使用基本純二氧化硅硬掩模作為保護層，用于形成被刻蝕的源/漏區(qū)。還可以提供許多其他可供選擇的方法，其中在不背離這里的權(quán)利要求的范圍的情況下，加入某些步驟，刪去一個或多個步驟，或者一個或多個步驟按照不同的順序被提供。在本說明書全文中，更具體地在下文中，可以找到本器件的更多的細節(jié)。
圖3是根據(jù)本發(fā)明一個實施例的應變硅MOS器件300的簡化的橫截面視圖。此圖僅僅是示例，不應限制這里的發(fā)明的范圍。本領(lǐng)域的普通技術(shù)人員將認識到很多變化、替代和修改。如所示出的，本發(fā)明提供半導體集成電路器件。該器件具有例如硅晶片、絕緣體上硅晶片的半導體襯底301。該器件具有上覆于半導體襯底的電介質(zhì)層。優(yōu)選地，依據(jù)具體的實施例，該電介質(zhì)充當柵極電介質(zhì)層并且由二氧化硅、氮化硅或者氧氮化硅制成。該器件被形成在為N型阱的阱區(qū)域503中。其他的阱可以是P型的，以形成CMOS器件。
該器件還具有包括多個邊緣的柵極結(jié)構(gòu)309。柵極結(jié)構(gòu)通常由摻雜有雜質(zhì)的多晶硅材料制成。多晶硅材料可以利用硼型雜質(zhì)或者其他被原位摻雜。依據(jù)實施例，柵極結(jié)構(gòu)可以是單層或者多層。在優(yōu)選的實施例中，基本純的二氧化硅硬掩模層311上覆于柵極結(jié)構(gòu)。在具體實施例中，硬掩模由不含任何氮化物或者其他雜質(zhì)的基本純的二氧化硅材料形成。在具體實施例中，硬掩模的厚度為約400到600埃，這適合于制造具有65納米或者更小的溝道長度的器件。在優(yōu)選實施例中，根據(jù)確定的實施例，硬掩模具有大于1∶30或者1∶70的對硅的刻蝕選擇性。取決于實施例，硬掩模優(yōu)選從將其形成在柵極結(jié)構(gòu)上到在將在下面被更詳細描述的硅鍺沉積工藝之后的工藝，都保留在柵極結(jié)構(gòu)上。
在具體實施例中，電介質(zhì)層形成柵極結(jié)構(gòu)的邊緣上的側(cè)壁隔片313，以保護包括所述邊緣的柵極結(jié)構(gòu)。電介質(zhì)層可以是具有足夠厚度的氧化物、氮化物、或者其他合適的材料。根據(jù)優(yōu)選實施例，電介質(zhì)層還是基本沒有針眼的。在優(yōu)選實施例中，電介質(zhì)層優(yōu)選小于300埃。如所示出的，器件還具有上覆于柵極結(jié)構(gòu)的金屬硬掩模層的暴露部分。
在具體實施例中，硅鍺填充材料306被提供在被刻蝕的源區(qū)和被刻蝕的漏區(qū)。硅鍺填充材料是單晶的，并且利用外延反應器被沉積。根據(jù)具體實施例，硅/鍺的比例為10％到30％。被刻蝕的源區(qū)和被刻蝕的漏區(qū)分別都被耦合到柵極結(jié)構(gòu)。由于形成在被刻蝕的源區(qū)和被刻蝕的漏區(qū)中的至少硅鍺材料，器件具有處在經(jīng)填充的源區(qū)和經(jīng)填充的漏區(qū)之間的應變溝道區(qū)。器件還具有輕摻雜漏區(qū)或者注入?yún)^(qū)305，其在凹入?yún)^(qū)域中生長硅/鍺材料之前被形成。根據(jù)具體實施例，一旦硬掩模已經(jīng)被清除，該器件具有上覆于柵極結(jié)構(gòu)的金屬層。當然，可以有其他的變化、修改和替換。
在優(yōu)選實施例中，硬掩模被選擇性地除去，而不引起對下方的柵極結(jié)構(gòu)的損壞。優(yōu)選地，柵極結(jié)構(gòu)由摻雜有雜質(zhì)的多晶硅材料制成。根據(jù)優(yōu)選實施例，柵極結(jié)構(gòu)基本沒有由刻蝕和/或除去硬掩模所導致的任何損壞。利用諸如含氟化氫物質(zhì)和其他的高選擇性刻蝕劑進行選擇性除去。當然，本領(lǐng)域普通技術(shù)人員將認識到許多變化、修改和替換。
還應當理解，這里所描述的示例和實施例只是為了說明的目的，本領(lǐng)域的普通技術(shù)人員可以根據(jù)上述示例和實施例對本發(fā)明進行各種修改和變化，這些修改和變化將被包括在本申請的精神和范圍內(nèi)，并且也在所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種用于形成半導體集成電路器件的方法，包括提供半導體襯底；形成上覆于所述半導體襯底的電介質(zhì)層；形成上覆于所述電介質(zhì)層的柵極層，所述柵極層上覆于所述半導體襯底中的溝道區(qū)；形成上覆于所述柵極層的一定厚度的基本純的二氧化硅；所述純的二氧化硅基本不含任何含氮化物物質(zhì)；圖案化包括所述純的二氧化硅層在內(nèi)的所述柵極層，以形成包括多個邊緣的柵極結(jié)構(gòu)；形成上覆于所述柵極結(jié)構(gòu)和純的二氧化硅層的電介質(zhì)層，以保護包括所述多個邊緣的所述柵極結(jié)構(gòu)；圖案化所述電介質(zhì)層，以在包括所述多個邊緣的所述柵極結(jié)構(gòu)上形成側(cè)壁隔片結(jié)構(gòu)，并且暴露所述純的二氧化硅層的一部分；利用所述電介質(zhì)層和所述純掩模層的一部分作為保護層，刻蝕緊鄰所述柵極結(jié)構(gòu)的源區(qū)和漏區(qū)；將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中，以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)；以及使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)由于形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應變。
2.如權(quán)利要求1所述的方法，其中所述電介質(zhì)層小于300埃。
3.如權(quán)利要求1所述的方法，其中所述溝道區(qū)的長度為所述柵極結(jié)構(gòu)的寬度。
4.如權(quán)利要求1所述的方法，其中所述半導體襯底是基本的硅材料。
5.如權(quán)利要求1所述的方法，其中所述硅鍺材料是單晶體。
6.如權(quán)利要求1所述的方法，其中所述硅鍺具有10％到30％的硅/鍺比。
7.如權(quán)利要求1所述的方法，還包括在所述金屬硬掩模上形成接觸結(jié)構(gòu)，所述金屬硬掩模與所述柵極結(jié)構(gòu)物理和電接觸。
8.如權(quán)利要求1所述的方法，其中所述純的二氧化硅具有約400埃到約600埃的厚度。
9.如權(quán)利要求1所述的方法，其中利用外延反應器提供所述沉積。
10.如權(quán)利要求1所述的方法，其中所述壓縮模式增大所述溝道區(qū)中的空穴的遷移率。
11.如權(quán)利要求1所述的方法，其中所述純的二氧化硅具有大于1∶30的對硅的刻蝕選擇性。
12.如權(quán)利要求1所述的方法，其中所述純的二氧化硅利用CVD工藝形成。
13.一種用于形成半導體集成電路器件的方法，包括提供半導體襯底；形成上覆于所述半導體襯底的電介質(zhì)層；形成上覆于所述電介質(zhì)層的柵極層，所述柵極層上覆于所述半導體襯底中的溝道區(qū)；形成上覆于所述柵極層的純二氧化硅層；圖案化包括所述純二氧化硅層在內(nèi)的所述柵極層，以形成包括多個邊緣的柵極結(jié)構(gòu)；形成上覆于所述柵極結(jié)構(gòu)和純二氧化硅層的電介質(zhì)層，以保護包括所述多個邊緣的所述柵極結(jié)構(gòu)；圖案化所述電介質(zhì)層，以在包括所述邊緣的所述柵極結(jié)構(gòu)上形成側(cè)壁隔片結(jié)構(gòu)；暴露所述純二氧化硅層的一部分；利用所述電介質(zhì)層和所述純硬掩模層的一部分作為保護層，刻蝕緊鄰所述柵極結(jié)構(gòu)的源區(qū)和漏區(qū)；將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中，以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)；使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)由于形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應變；以及利用濕法刻蝕工藝，選擇性除去所述純二氧化硅層，而不對所述柵極結(jié)構(gòu)造成任何損壞。
14.如權(quán)利要求13所述的方法，其中所述純二氧化硅層的厚度為約400埃到約600埃。
15.如權(quán)利要求13所述的方法，其中所述濕法刻蝕工藝使用含氟物質(zhì)。
16.如權(quán)利要求13所述的方法，其中所述濕法刻蝕工藝使用HF或者其他物質(zhì)。
17.如權(quán)利要求13所述的方法，其中利用所述選擇性除去工藝，選擇性暴露所述柵極結(jié)構(gòu)的上表面。
18.一種被部分完成的半導體集成電路器件，包括半導體襯底；上覆于所述半導體襯底的電介質(zhì)層；包括多個邊緣的柵極結(jié)構(gòu)；上覆于所述柵極結(jié)構(gòu)的基本純的二氧化硅掩模結(jié)構(gòu)；所述基本純的二氧化硅掩模結(jié)構(gòu)的厚度在從約400埃到約600埃的范圍；電介質(zhì)層，所述電介質(zhì)層形成所述柵極結(jié)構(gòu)的所述邊緣上的側(cè)壁隔片，以保護包括所述邊緣的所述柵極結(jié)構(gòu)；上覆于所述柵極結(jié)構(gòu)的所述純二氧化硅掩模結(jié)構(gòu)的暴露部分；處在被刻蝕的源區(qū)和被刻蝕的漏區(qū)中的硅鍺填充材料，所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)耦合到所述柵極結(jié)構(gòu)；以及處在所述被填充的源區(qū)和所述被填充的漏區(qū)之間的由于形成在所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)中的至少所述硅鍺材料而應變的溝道區(qū)。
19.一種被部分完成的CMOS半導體集成電路器件，包括半導體襯底；上覆于所述半導體襯底的電介質(zhì)層；上覆于所述電介質(zhì)層的包括多個邊緣的柵極結(jié)構(gòu)；上覆于所述柵極結(jié)構(gòu)的基本純的二氧化硅掩模結(jié)構(gòu)；所述基本純的二氧化硅掩模結(jié)構(gòu)的厚度在從約400埃到約600埃的范圍；電介質(zhì)層，所述電介質(zhì)層形成所述柵極結(jié)構(gòu)的所述邊緣上的側(cè)壁隔片，以保護包括所述邊緣的所述柵極結(jié)構(gòu)；上覆于所述柵極結(jié)構(gòu)的所述純二氧化硅掩模結(jié)構(gòu)的暴露部分；處在被刻蝕的源區(qū)和被刻蝕的漏區(qū)中的外延生長填充材料，所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)耦合到所述柵極結(jié)構(gòu)；以及處在所述被填充的源區(qū)和所述被填充的漏區(qū)之間的由于形成在所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)中的至少所述外延生長填充材料而應變的溝道區(qū)。
20.如權(quán)利要求19所述的器件，其中所述外延生長的填充材料包括硅鍺材料。
全文摘要
本發(fā)明提供一種被部分完成的半導體集成電路器件。該器件具有半導體襯底和上覆于所述半導體襯底的電介質(zhì)層。該器件具有包括多個邊緣的柵極結(jié)構(gòu)和上覆于所述柵極結(jié)構(gòu)的基本純的二氧化硅掩模結(jié)構(gòu)。厚度在從約400埃到約600埃范圍的基本純的二氧化硅掩模結(jié)構(gòu)被包括。該器件具有電介質(zhì)層，所述電介質(zhì)層形成所述柵極結(jié)構(gòu)的所述邊緣上的側(cè)壁隔片，以保護包括所述邊緣的所述柵極結(jié)構(gòu)，并且具有上覆于所述柵極結(jié)構(gòu)的所述純二氧化硅掩模結(jié)構(gòu)的暴露部分。該器件具有處在被刻蝕的源區(qū)和被刻蝕的漏區(qū)中的外延生長填充材料(例如硅/鍺，碳化硅)。優(yōu)選地，所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)耦合到所述柵極結(jié)構(gòu)。該器件具有處在所述被填充的源區(qū)和所述被填充的漏區(qū)之間的由于形成在所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)中的至少所述填充材料而應變的溝道區(qū)。
文檔編號H01L21/8232GK1937183SQ20051002999
公開日2007年3月28日 申請日期2005年9月19日 優(yōu)先權(quán)日2005年9月19日
發(fā)明者吳漢明, 張堅, 陳軍, 寧先捷 申請人:中芯國際集成電路制造(上海)有限公司