專利名稱：集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路或分立元件，具體涉及一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)。屬集成電路或分立元件封裝技術(shù)領(lǐng)域。
背景技術(shù)：
在本發(fā)明作出以前，傳統(tǒng)的集成電路或分立元件封裝形式主要有四邊無腳表面貼片式封裝(QFN)以及球形陣列式封裝(BGA)兩種，它們各自存在一定的不足，現(xiàn)分述如下



發(fā)明內(nèi)容
本發(fā)明的目的在于克服上述不足，提供一種生產(chǎn)順暢、良率提高，成本低廉，品質(zhì)優(yōu)良，可靠性高，散熱性高的集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)。
本發(fā)明的目的是這樣實(shí)現(xiàn)的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，包括基島、芯片、功能輸出腳以及塑封體，所述的功能輸出腳分布于基島的外圈或/和外側(cè)，芯片放置于基島上，其特征在于所述的塑封體外部的基島和功能輸出腳凸出于塑封體表面；所述的基島有單個(gè)基島或多個(gè)基島；
所述的功能輸出腳有圈狀分布的，或有排狀分布的，或有圈排混合分布的；所述的芯片有單顆或多顆。
與現(xiàn)有技術(shù)相比，本發(fā)明采用平面凸點(diǎn)組合式封裝(FBP BGA)具有如下優(yōu)點(diǎn)一、基島與芯片的搭配形式金屬基板采用半蝕刻的方式再搭配線路整理層后，同樣可以做到單基島單芯片、單基島多顆排列芯片、單基島多層堆疊芯片，在同一封裝體內(nèi)同樣可以做到多基島多顆排列芯片及多基島多層堆疊芯片等放置方式；而且金屬基板的成本較低。塑膠電路基板的成本要比平面凸點(diǎn)陣列式封裝的金屬基板材料成本至少高出兩倍以上。
二、塑封體外部功能輸出腳的分別方式金屬基板采用兩次蝕刻的方式可以輕松達(dá)到塑封體外部功能輸出腳的多種分布方式，如單圈、多圈、單排、多排以及圈排混合等，且成本較低。
三、塑封體外部功能輸出腳的凸出性能金屬基板采用兩次蝕刻的方式可以輕松達(dá)到塑封體外部的功能輸出腳凸出于塑封體的表面。
四、基島與功能輸出腳的共面能力金屬基板采用兩次蝕刻的方式確保了基島與功能輸出腳的絕對(duì)共面性，而且也絕對(duì)不會(huì)有功能輸出腳掉、缺、凹陷的問題產(chǎn)生。
五、基島露出塑封體底部的散熱能力
金屬基板采用二次蝕刻的方式使散熱用的基島直接露出并凸出于塑封體的底部，基島與功能輸出腳一起焊接在印刷電路板上；所以，在利用空氣進(jìn)行散熱的同時(shí)，還可以將芯片因電能而轉(zhuǎn)成的熱能直接而迅速的透過印刷電路板消散出去。
六、多層堆疊芯片以儲(chǔ)存芯片為例，其單顆芯片的儲(chǔ)存容量為128MB，在基島上堆疊兩顆芯片時(shí)可以使儲(chǔ)存容量增至256MB，以此類推，堆疊四顆時(shí)可以使儲(chǔ)存容量增至512MB，但是封裝體的尺寸不會(huì)變大，從而加強(qiáng)了有效空間的利用率。
七、多層堆疊芯片、圈或/和排可以根據(jù)產(chǎn)品的需要來縱向堆疊芯片，必要時(shí)可加入線路整理層后再封裝成多層堆疊芯片、多圈或/和多排功能輸出腳的集成電路；相比較單顆芯片獨(dú)立封裝而言，它可以省下一顆甚至多顆封裝體的空間。關(guān)鍵在于縱向堆疊芯片的數(shù)量和堆疊組數(shù)的不同，封裝體的尺寸也會(huì)有所不同。


圖1本發(fā)明的實(shí)施例1橫截面結(jié)構(gòu)示意圖。
圖2(a)、(b)分別為本發(fā)明的實(shí)施例2平面和O-O立面布置圖。
圖3(a)、(b)分別為本發(fā)明的實(shí)施例4平面和O-O立面布置圖。
圖4(a)、(b)分別為本發(fā)明的實(shí)施例13平面和O-O立面布置圖。
圖5(a)、(b)分別為本發(fā)明的實(shí)施例14平面和O-O立面布置圖。
圖6(a)、(b)分別為本發(fā)明的實(shí)施例15平面和O-O立面布置圖。
圖7(a)、(b)分別為本發(fā)明的實(shí)施例16平面和O-O立面布置圖。
圖8(a)、(b)～9(a)、(b)為本發(fā)明的實(shí)施例17平面和O-O立面布置圖。
圖10(a)、(b)為本發(fā)明的實(shí)施例18平面和O-O立面布置圖。
圖11(a)、(b)～12(a)、(b)為本發(fā)明的實(shí)施例19平面和O-O立面布置圖。
圖13(a)、(b)為本發(fā)明的實(shí)施例20平面和O-O立面布置圖。
圖14(a)、(b)～15(a)、(b)為本發(fā)明的實(shí)施例29平面和O-O立面布置圖。
圖16(a)、(b)為本發(fā)明的實(shí)施例30平面和O-O立面布置圖。
圖17(a)、(b)為本發(fā)明的實(shí)施例31平面和O-O立面布置圖。
圖18(a)、(b)為本發(fā)明的實(shí)施例32平面和O-O立面布置圖。
圖19(a)、(b)～22(a)、(b)為本發(fā)明的實(shí)施例37平面和O-O立面布置圖。
圖23(a)、(b)、24(a)、(b)為本發(fā)明的實(shí)施例38平面和O-O立面布置圖。
圖25(a)、(b)～37(a)、(b)為本發(fā)明的實(shí)施例59平面和O-O立面布置圖。
圖38(a)、(b)～39(a)、(b)為本發(fā)明的實(shí)施例60平面和O-O立面布置圖。
圖40(a)、(b)～42(a)、(b)為本發(fā)明的實(shí)施例61平面和O-O立面布置圖。
圖43(a)、(b)為本發(fā)明的實(shí)施例65平面和O-O立面布置圖。
具體實(shí)施例方式實(shí)施例1參見圖1，采用本發(fā)明的集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，主要由基島1、芯片2、功能輸出腳3、金線4以及塑封體5組成。所述的功能輸出腳3分布于基島1的外圈和外側(cè)，所述的芯片2放置于基島1上。金線4連接于芯片2與功能輸出腳3之間，所述的基島1、芯片2、功能輸出腳3和金線4均用塑封體5包封，并使塑封體外部的基島1和功能輸出腳3凸出于塑封體5表面。所述的功能輸出腳3自內(nèi)至外依次包括金屬層3.1、活化層3.2、金屬基板層3.3、活化層3.4和金屬層3.5。功能輸出腳3凸出于塑封體5的表面被外層活化層3.4和外層金屬層3.5包覆。所述的基島1自內(nèi)至外依次包括金屬層1.1、活化層1.2、金屬基板層1.3、活化層1.4和金屬層1.5，基島1凸出于塑封體5的表面被外層活化層1.4和外層金屬層1.5包覆。
所述的基島1有單個(gè)基島或多個(gè)基島；所述的功能輸出腳3有圈狀分布的，或有排狀分布的，或有圈排混合的。所述的芯片2有單顆或多顆。
另外上述實(shí)施例1還可以有幾種特例1)功能輸出腳3和基島1也可以省卻內(nèi)、外兩層活化層3.2、3.4和1.2、1.4。
2)功能輸出腳3和基島1凸出于塑封體5的部分僅有底端面被外層活化層3.4、1.4和外層金屬層3.5、1.5鍍覆，而其余部分沒有被鍍覆。
3)功能輸出腳3和基島1省卻內(nèi)、外兩層活化層3.2、3.4和1.2、1.4，并且功能輸出腳3和基島1凸出于塑封體的部分僅有底端面被外層金屬層3.5、1.5鍍覆，而其余表面部分沒有被鍍覆。
下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述本發(fā)明共有三套方案方案一所述的功能輸出腳呈圈狀分布，圈狀的有單圈或/和多圈。具體詳見實(shí)施例2～16。
方案二所述的功能輸出腳呈排狀分布，排狀的有單排或/和多排。具體詳見實(shí)施例17～32。
方案三所述的功能輸出腳呈圈排混合分布。具體詳見實(shí)施例33～67。
實(shí)施例2單基島/多圈功能輸出腳/單芯片參見圖2，所述的基島有單個(gè)，單個(gè)基島外圈的功能輸出腳有多圈；單基島上有單顆芯片。
實(shí)施例3單基島/單圈功能輸出腳/多芯片所述的基島有單個(gè)，單個(gè)基島外圈的功能輸出腳有單圈，單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
實(shí)施例4單基島/多圈功能輸出腳/多芯片參見圖3，所述的基島有單個(gè)，單個(gè)基島外圈的功能輸出腳有多圈；單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
實(shí)施例5多基島/單圈功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例6多基島/單圈功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例7多基島/多圈功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有多圈，多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例8多基島/單、多圈功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，也有多圈，多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例9多基島/單圈功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例10多基島/單圈功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例11多基島/多圈功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有多圈，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例12多基島/單、多圈功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，也有多圈，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例13多基島/單圈功能輸出腳/單、多芯片參見圖4，所述的基島有多個(gè)，多個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例14多基島/單圈功能輸出腳/單、多芯片參見圖5，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例15多基島/多圈功能輸出腳/單、多芯片參見圖6，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有多圈，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例16多基島/單、多圈功能輸出腳/單、多芯片參見圖7，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，也有多圈，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例17單基島/單排功能輸出腳/單芯片參見圖8～9，所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)(圖8)或多側(cè)(圖9)，單基島上有單顆芯片。
實(shí)施例18單基島/多排功能輸出腳/單芯片參見圖10，所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)；單基島上有單顆芯片。
實(shí)施例19單基島/單排功能輸出腳/多芯片參見圖11～12，所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)(圖11)或多側(cè)(圖12)，單基島上有多顆芯片。多顆芯片在單基島上的布置方式有排列或/和堆疊。
實(shí)施例20單基島/多排功能輸出腳/多芯片參見圖13，所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)；單基島上有多顆芯片。多顆芯片在單基島上的布置方式有排列或/和堆疊。
實(shí)施例21多基島/單排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例22多基島/單排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例23多基島/多排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例24多基島/單、多排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例25多基島/單排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片。多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例26多基島/單排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有多顆芯片。多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例27多基島/多排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片。多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例28多基島/單、多排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片。多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例29多基島/單排功能輸出腳/單、多芯片參見圖14～15，所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例30多基島/單排功能輸出腳/單、多芯片參見圖16，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例31多基島/多排功能輸出腳/單、多芯片參見圖17，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例32多基島/單、多排功能輸出腳/單、多芯片參見圖18，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例33單基島/單圈、單排功能輸出腳/單芯片所述的基島有單個(gè)，單基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有單顆。
實(shí)施例34單基島/單圈、多排功能輸出腳/單芯片所述的基島有單個(gè)，單基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有單顆。
實(shí)施例35單基島/多圈、單排功能輸出腳/單芯片所述的基島有單個(gè)，單基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有單顆。
實(shí)施例36單基島/多圈、多排功能輸出腳/單芯片所述的基島有單個(gè)，單基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有單顆。
實(shí)施例37單基島/單圈、單排功能輸出腳/多芯片參見圖19～22，所述的基島有單個(gè)，單基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)(圖19中是一側(cè)，圖20、21中是兩側(cè)，圖22中是三側(cè))，單基島上的芯片有多顆，多顆個(gè)芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例38單基島/單圈、多排功能輸出腳/多芯片參見圖23～24，所述的基島有單個(gè)，單基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)(圖23中是兩側(cè)，圖24中是三側(cè))，單基島上的芯片有多顆，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例39單基島/多圈、單排功能輸出腳/多芯片所述的基島有單個(gè)，單基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有多顆，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例40單基島/多圈、多排功能輸出腳/多芯片所述的基島有單個(gè)，單基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有多顆，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例41多基島/單圈、單排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例42多基島/單圈、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例43多基島/單圈、單排、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例44多基島/多圈、單排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例45多基島/多圈、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例46多基島/多圈、單排、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例47多基島/單圈、多圈、單排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例48多基島/單圈、多圈、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例49多基島/單圈、多圈、單排、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
實(shí)施例50多基島/單圈、單排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例51多基島/單圈、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例52多基島/單圈、單排、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例53多基島/多圈、單排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例54多基島/多圈、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例55多基島/多圈、單排、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例56多基島/單圈、多圈、單排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例57多基島/單圈、多圈、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例58多基島/單圈、多圈、單排、多排功能輸出腳/多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片。多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例59多基島/單圈、單排功能輸出腳/單、多芯片參見圖25～37，所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例60多基島/單圈、多排功能輸出腳/單、多芯片參見圖38～39，所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例61多基島/單圈、單排、多排功能輸出腳/單、多芯片參見圖40～42，所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例62多基島/多圈、單排功能輸出腳/單、多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例63多基島/多圈、多排功能輸出腳/單、多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例64多基島/多圈、單排、多排功能輸出腳/單、多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例65多基島/單圈、多圈、單排功能輸出腳/單、多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例66多基島/單圈、多圈、多排功能輸出腳/單、多芯片所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例67多基島/單圈、多圈、單排、多排功能輸出腳/單、多芯片參見圖43，所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
權(quán)利要求
1.一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，包括基島(1)、芯片(2)、功能輸出腳(3)以及塑封體(5)，所述的功能輸出腳(3)分布于基島(1)的外圈或/和外側(cè)，芯片(2)放置于基島(1)上，其特征在于所述的塑封體(5)外部的基島(1)和功能輸出腳(3)凸出于塑封體(5)表面；所述的基島(1)有單個(gè)基島或多個(gè)基島；所述的功能輸出腳(3)有圈狀分布的，或有排狀分布的，或有圈排混合分布的；所述的芯片(2)有單顆或多顆。
2.根據(jù)權(quán)利要求1所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)和基島(1)自內(nèi)至外依次包括金屬層(3.1、1.1)、金屬基板層(3.3、1.3)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的底端面均被金屬層(3.5、1.5)鍍覆。
3.根據(jù)權(quán)利要求1所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)和基島(1)自內(nèi)至外依次包括金屬層(3.1、1.1)、金屬基板層(3.3、1.3)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的表面均被金屬層(3.5、1.5)包覆。
4.根據(jù)權(quán)利要求1所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)和基島(1)自內(nèi)至外依次包括金屬層(3.1、1.1)、活化層(3.2、1.2)、金屬基板層(3.3、1.3)、活化層(3.4、1.4)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的底端面均被外層活化層(3.4、1.4)和外層金屬層(3.5、1.5)鍍覆。
5.根據(jù)權(quán)利要求1所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)和基島(1)自內(nèi)至外依次包括金屬層(3.1、1.1)、活化層(3.2、1.2)、金屬基板層(3.3、1.3)、活化層(3.4、1.4)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的表面均被外層活化層(3.4、1.4)和外層金屬層(3.5、1.5)包覆。
6.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)分布于基島(1)的外圈。
7.據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)分布于基島(1)的外側(cè)。
8.據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)分布于基島(1)的外圈和外側(cè)。
9.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單個(gè)基島外圈的功能輸出腳有多圈；單基島上有單顆芯片。
10.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單個(gè)基島外圈的功能輸出腳有單圈，單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
11.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單個(gè)基島外圈的功能輸出腳有多圈；單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
12.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中每個(gè)基島上有單顆芯片。
13.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中每個(gè)基島上有單顆芯片。
14.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有多圈，多個(gè)基島中每個(gè)基島上有單顆芯片。
15.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，也有多圈，多個(gè)基島中每個(gè)基島上有單顆芯片。
16.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
17.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
18.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有多圈，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
19.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，也有多圈，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
20.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
21.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
22.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有多圈，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
23.根據(jù)權(quán)利要求6所述的一種集成電路或分立元件平面圍圈凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外圈的功能輸出腳有單圈，也有多圈，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
24.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的多側(cè)，單基島上有單顆芯片。
25.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)；單基島上有單顆芯片。
26.根據(jù)權(quán)利要求7述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
27.根據(jù)權(quán)利要求7述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)；單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
28.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有單顆芯片。
29.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有單顆芯片。
30.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有單顆芯片。
31.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有單顆芯片。
32.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
33.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
34.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
35.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
36.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
37.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
38.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
39.根據(jù)權(quán)利要求7所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
40.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有單顆。
41.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有單顆。
42.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有單顆。
43.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有單顆。
44.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有多顆，多顆芯片在基島上的布置方式有排列或/和堆疊。
45.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有多顆，多顆芯片在基島上的布置方式有排列或/和堆疊。
46.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有多顆，多顆芯片在基島上的布置方式有排列或/和堆疊。
47.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上的芯片有多顆，多顆芯片在基島上的布置方式有排列或/和堆疊。
48.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
49.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
50.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
51.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
52.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
53.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
54.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
55.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
56.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有單顆芯片。
57.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
58.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
59.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
60.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
61.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
62.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
63.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
64.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的方式有排列或/和堆疊。
65.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多基島中每個(gè)基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
66.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
67.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
68.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
69.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
70.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
71.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
72.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
73.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
74.根據(jù)權(quán)利要求8所述的一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，基島外圈的功能輸出腳有單圈，也有多圈，外側(cè)的功能輸出腳有單排，也有多排，單排和多排功能輸出腳布置于基島的一側(cè)或多側(cè)，多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
全文摘要
本發(fā)明涉及一種集成電路或分立元件平面凸點(diǎn)組合式封裝結(jié)構(gòu)，屬集成電路或分立元件技術(shù)領(lǐng)域。它包括基島(1)、芯片(2)、功能輸出腳(3)以及塑封體(5)，所述的功能輸出腳(3)分布于基島(1)的外圈或/和外側(cè)，芯片(2)放置于基島(1)上，其特征在于所述的塑封體(5)外部的基島(1)和功能輸出腳(3)凸出于塑封體(5)表面；所述的基島(1)有單個(gè)基島或多個(gè)基島；所述的功能輸出腳(3)有圈狀分布的，或有排狀分布的，或有圈排混合分布的；所述的芯片(2)有單顆或多顆。本發(fā)明生產(chǎn)順暢、良率提高，成本低廉，品質(zhì)優(yōu)良，可靠性高，散熱性高。
文檔編號(hào)H01L23/31GK1738037SQ200510041070
公開日2006年2月22日 申請(qǐng)日期2005年7月5日 優(yōu)先權(quán)日2005年7月5日
發(fā)明者王新潮, 于燮康, 梁志忠, 謝潔人, 陶玉娟, 李福壽, 楊維君 申請(qǐng)人:江蘇長(zhǎng)電科技股份有限公司