專利名稱：集成電路結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，并且更具體地說涉及在混合晶體取向襯底上形成的集成半導(dǎo)體器件，例如絕緣體上硅(SOI)/互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件。更具體地說，本發(fā)明提供了一種在具有不同晶體學(xué)取向的鍵合襯底(bonded substrate)上集成至少兩種半導(dǎo)體器件，例如NFETs和PFETs的方法。鍵合襯底上每種器件的位置取決于特定晶體取向上器件的性能。舉例來說，本發(fā)明在(100)表面上形成NFETs，而在(110)表面上形成PFETs。(100)晶面為NFETs提供高的性能，而(110)晶面為PFETs提供高的性能。
背景技術(shù)：
在當(dāng)前半導(dǎo)體技術(shù)中，典型地在具有單晶取向的半導(dǎo)體，例如Si的晶片上制造CMOS器件，例如NFETs或PFETs。具體地說，當(dāng)今大多數(shù)半導(dǎo)體器件都是在具有(100)晶體取向的Si上制造的。
公知電子對于(100)Si表面取向具有高的遷移率，但是空穴對于(110)表面取向具有高的遷移率。也就是說，空穴在(100)Si上的遷移率值比該晶體取向上相應(yīng)的電子空穴遷移率低大約2-4倍。為了補(bǔ)償這種差異，典型地設(shè)計(jì)具有較大寬度的PFETs，從而對NFET上拉電流(pull-down currents)和下拉電流(pull-up currents)并且實(shí)現(xiàn)均勻的電路開關(guān)。因?yàn)檎紦?jù)大量的芯片面積，所以具有較大寬度的NFETs是不可取的。
另一方面，空穴在(110)Si的遷移率比(100)Si上高兩倍；因此，在(110)表面上形成的PFETs將表現(xiàn)出顯著高于在(100)表面上形成的PFETs的驅(qū)動電流。不幸地是與(100)Si表面相比，電子在(110)Si表面上的遷移率顯著降低。舉例來說，圖1中表示了電子在(110)Si表面上的遷移率降低。在圖1中，實(shí)線表示電子遷移率，虛線表示空穴遷移率。
從上面的討論和圖1中可以推斷出(110)Si表面因其優(yōu)異的空穴遷移率對于PFET器件是最優(yōu)的，但是這種晶體取向完全不適合于NFET器件。相反，因?yàn)榫w取向有利于電子遷移率，(100)Si表面對于NFET器件是最優(yōu)的。
從上面來看，需要提供在具有不同晶體取向的襯底上形成并且對于具體器件提供最優(yōu)性能的集成半導(dǎo)體器件。也就是說，迫切需要制造一種襯底，允許在其某個(gè)晶體學(xué)表面，例如(110)表面上形成一種器件，舉例來說如PFET，而在另一種晶體學(xué)表面，例如(100)表面上形成另一種器件，舉例來說如NFET。

發(fā)明內(nèi)容
本發(fā)明公開了一種通過在第二襯底結(jié)構(gòu)上鍵合第一襯底結(jié)構(gòu)而形成疊層結(jié)構(gòu)來開始形成集成電路結(jié)構(gòu)的方法。因此，疊層結(jié)構(gòu)在第二種晶體取向的第二襯底上具有第一種晶體取向的第一襯底。本發(fā)明在疊層結(jié)構(gòu)上向著第二襯底刻蝕第一開口。然后，從第二襯底上生長附加材料來填充第一開口。這樣在疊層結(jié)構(gòu)上面制造出襯底，其第一部分具有第一種類型的晶體取向，并且第二部分具有第二種類型的晶體取向。此外，襯底的第一部分可以包含非浮置(non-floating)襯底部分，并且襯底的第二部分包含浮置(floating)襯底部分。
在襯底的第一部分上面形成第一種晶體管(例如N或P型)，并且在襯底的第二部分上面形成第二種晶體管。第一種晶體管與第二種晶體管互補(bǔ)。第一種晶體管和第二種晶體管包含互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管和鰭式場效應(yīng)晶體管(FinFETs)之一。本發(fā)明在第一種晶體管和第二種晶體管上形成應(yīng)變層。
這樣就制造出襯底具有兩種晶體取向的集成電路結(jié)構(gòu)。第一種晶體管在具有第一種晶體取向的襯底第一部分上，并且第二種晶體管在具有第二種晶體取向的襯底第二部分上。應(yīng)變層在第一種晶體管和第二種晶體管上方。此外，應(yīng)變層可以在第一種晶體管上變形并在第二種晶體管上馳豫。
第一種晶體管和第二種晶體管包括硅化區(qū)，并且應(yīng)變層在硅化區(qū)上方。第一種晶體管和第二種晶體管包括在襯底內(nèi)部形成的源極區(qū)和漏極區(qū)，以及在源極區(qū)和漏極區(qū)之間的襯底上方形成的柵極導(dǎo)體，并且在柵極導(dǎo)體和源極及漏極區(qū)上方形成硅化區(qū)。
因此，本發(fā)明提供了一種對于N型晶體管下面的襯底部分使用有利于N型晶體管的晶體取向類型，以及對于P型晶體管下面的襯底部分使用有利于P型晶體管的不同晶體取向類型的結(jié)構(gòu)。這就允許在具有有利于每種晶體管的晶體取向的不同類型襯底上形成每種晶體管。此外，本發(fā)明可以選擇性地在任一類型或者兩種類型的晶體管上包括應(yīng)變產(chǎn)生層，從而允許每種不同類型的晶體管接受最有利于每種晶體管的應(yīng)變類型。
本發(fā)明的這些和其它方面和目的在考慮結(jié)合下面的說明書和附圖時(shí)將更好領(lǐng)會和理解。但是，應(yīng)當(dāng)理解下面表示本發(fā)明優(yōu)選的實(shí)施方案及其大量具體細(xì)節(jié)的說明書只是出于舉例說明而非限制性地給出?？梢栽诒景l(fā)明的范圍內(nèi)做出許多變化和修改，而不會背離其精神，并且本發(fā)明包括所有這種修改。


參考附圖，從下面詳細(xì)的說明中，將更容易理解本發(fā)明。附圖中圖1是Vgs＝1V時(shí)μeff對Si襯底晶體取向的圖。
圖2A-2H是舉例說明本發(fā)明中使用的在鍵合襯底不同晶體取向平面上形成集成CMOS器件的基本加工步驟的圖示(剖視圖)。
圖3A-3D是可以鍵合在一起并且在圖2A-2E所述的方法中使用的各種晶片的圖示。
圖4A-4J是舉例說明在形成高性能半導(dǎo)體器件中使用的基本加工步驟的圖示(剖視圖)，所述半導(dǎo)體器件包括兩個(gè)在(100)晶面上形成的NFETs和位于所述NFETs之間并在(110)晶面上形成的PFET。
圖5A-5F是舉例說明在形成高性能半導(dǎo)體器件中使用的可選加工步驟的圖示(剖視圖)，所述半導(dǎo)體器件包括兩個(gè)在(100)晶面上形成的NFETs和位于所述NFETs之間并在(110)晶面上形成的PFET。
具體實(shí)施例方式
參照在附圖中舉例說明并且在下面的說明書中詳述的非限制性實(shí)施方案，本發(fā)明及其各個(gè)特征與有利的細(xì)節(jié)將被更完全地解釋。應(yīng)當(dāng)指出在附圖中舉例說明的特征不一定是按比例繪制的。省略了公知部件和加工技術(shù)的說明，以至于不會不必要地使本發(fā)明變得模糊。本文使用的實(shí)例僅打算便于理解本發(fā)明被實(shí)踐的方式，并且能夠使本領(lǐng)域技術(shù)人員實(shí)踐本發(fā)明。因此，這些實(shí)例不會限制本發(fā)明的范圍。
現(xiàn)在參照下面的討論以及本發(fā)明的附圖更詳細(xì)地描述本發(fā)明，本發(fā)明提供了一種在具有不同晶體取向的鍵合襯底上形成不同半導(dǎo)體器件，例如NFETs和PFETs的方法。在附圖中，相同和相應(yīng)的元件由相同的參考數(shù)字表示。
圖2A舉例說明了可以在本發(fā)明中使用的鍵合襯底10，即混合襯底。如圖所示，鍵合襯底10包括表面介質(zhì)層18、第一半導(dǎo)體層16、絕緣層14和第二半導(dǎo)體層12。鍵合襯底10還可以在第二半導(dǎo)體層12的下方包括可選的第三半導(dǎo)體層(未顯示)。在可選的鍵合襯底中，另一個(gè)絕緣層隔離第二半導(dǎo)體層12與可選的第三半導(dǎo)體層。
鍵合襯底10的表面介質(zhì)層18是氧化物、氮化物、氧氮化物，或者其它絕緣層，所述絕緣層或者是鍵合前的初始晶片之一，或者在通過熱過程(即氧化、氮化或者氧氮化)或沉積在鍵合晶片后形成在第一半導(dǎo)體層16的上面。不管表面介質(zhì)層18的來源，表面介質(zhì)層18的厚度從約3至約500納米，并且從約5至20納米的厚度是更加優(yōu)選的。
第一半導(dǎo)體層16由任何半導(dǎo)體材料組成，舉例來說包括Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP，以及其它III/V或II/VI化合物半導(dǎo)體。第一半導(dǎo)體層16還可以包含預(yù)先形成的SOI襯底的SOI層，或者層狀半導(dǎo)體，例如Si/SiGe。第一半導(dǎo)體層16還具有優(yōu)選為(110)的第一晶體取向的特征。盡管(110)晶體取向是優(yōu)選的，但是第一半導(dǎo)體層16可以具有(111)或者(100)的晶體取向。
第一半導(dǎo)體層16的厚度可以根據(jù)用于形成鍵合襯底10的起始晶片而變化。但是，典型地第一半導(dǎo)體層16的厚度為從約3至約500納米，并且從約5至100納米的厚度是更加優(yōu)選的。
位于第一半導(dǎo)體層16和第二半導(dǎo)體層12之間的絕緣層14根據(jù)用于產(chǎn)生鍵合襯底10的初始晶片而具有可變的厚度。但是，典型地絕緣層14的厚度為從約1至約5納米，并且從約5至100納米的厚度是更加優(yōu)選的。絕緣層14是在鍵合前于一個(gè)或兩個(gè)晶片上形成的氧化物或其它類似的絕緣體。
第二半導(dǎo)體層12由任何與第一半導(dǎo)體層16相同或不同的半導(dǎo)體材料組成。因此，第二半導(dǎo)體層12舉例來說包括Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP，以及其它III/V或II/VI化合物半導(dǎo)體。第二半導(dǎo)體層12還可以包含預(yù)先形成的SOI襯底的SOI層，或者層狀半導(dǎo)體，例如Si/SiGe。第二半導(dǎo)體層12還具有與第一晶體取向不同的的第二晶體取向的特征。因?yàn)榈谝话雽?dǎo)體層16優(yōu)選為(110)襯底，所以第二半導(dǎo)體層12的晶體取向優(yōu)選為(100)。盡管(100)晶體取向是優(yōu)選的，但是第二半導(dǎo)體層12可以具有(111)或者(110)的晶體取向。
第二半導(dǎo)體層12的厚度可以根據(jù)用于形成鍵合襯底10的起始晶片而變化。但是，典型地第二半導(dǎo)體層12的厚度為從約5納米至約200微米，并且從約5至100納米的厚度是更加優(yōu)選的。
當(dāng)存在可選的第三半導(dǎo)體層時(shí)，可選的第三半導(dǎo)體層可以包含與第二半導(dǎo)體層12相同或不同的半導(dǎo)體材料?？蛇x的第三半導(dǎo)體層的晶體取向典型地，但并不總是與第二半導(dǎo)體層相同。可選的第三半導(dǎo)體層通常比第二半導(dǎo)體層12更厚。當(dāng)存在可選的第三半導(dǎo)體層時(shí)，絕緣層將可選的第三半導(dǎo)體層與第二半導(dǎo)體層隔開。
圖2A舉例說明的鍵合襯底10由鍵合在一起的兩片半導(dǎo)體晶片組成。在制造鍵合襯底10中使用的兩片晶片包括兩片SOI晶片(參閱圖3)，其中標(biāo)識為1的一個(gè)晶片包括第一半導(dǎo)體層16，并且標(biāo)識為2的另一個(gè)晶片包括第二半導(dǎo)體層12；SOI晶片(標(biāo)識為2)和本體半導(dǎo)體晶片(標(biāo)識為1，參閱圖3B)；兩個(gè)上面都含有絕緣層14的本體半導(dǎo)體晶片(分別標(biāo)識為1和2，參閱圖3C)；或者SOI晶片(標(biāo)識為2)和包括離子注入?yún)^(qū)11，例如H2注入?yún)^(qū)的本體晶片(標(biāo)識為1)，所述區(qū)域可以用來在鍵合時(shí)分開至少一個(gè)晶片的一部分(參閱圖3D)。
通過如下方法實(shí)現(xiàn)鍵合首先將兩個(gè)晶片彼此緊密接觸；可選地對接觸的晶片施加外力；然后在能夠?qū)蓚€(gè)晶片鍵合在一起的條件下加熱兩個(gè)接觸的晶片。加熱步驟可以在存在外力或者不存在外力的情況下實(shí)施。加熱步驟典型地惰性環(huán)境中于從約200℃至約1050℃下實(shí)施從約2至約20小時(shí)的時(shí)間。更優(yōu)選地，在從約200℃至約400℃下實(shí)施鍵合從約2至約20小時(shí)的時(shí)間。本發(fā)明中使用術(shù)語“惰性環(huán)境”表示其中使用惰性氣體，例如He、Ar、N2、Xe、Kr或者它們的混合物的氣氛。鍵合過程期間使用的優(yōu)選環(huán)境是N2。
在使用兩個(gè)SOI晶片的實(shí)施方案中，在鍵合后可以使用平面化工藝，例如化學(xué)機(jī)械拋光(CMP)或者研磨和刻蝕方法除去至少一個(gè)SOI晶片的一些材料層。
在其中晶片之一包括離子注入?yún)^(qū)的實(shí)施方案中，離子注入?yún)^(qū)在鍵合時(shí)形成多孔區(qū)，引起離子注入?yún)^(qū)上面的晶片部分脫落，留下鍵合晶片，舉例來說如圖1A所示。離子注入?yún)^(qū)典型地包括使用本領(lǐng)域技術(shù)人員公知的離子注入條件而注入晶片表面的H2離子。
在待鍵合的晶片中不包括電介質(zhì)層的實(shí)施方案中，通過熱過程，例如氧化，或者通過常規(guī)沉積過程，例如化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)CVD、原子層沉積、化學(xué)溶液沉積，以及其它類似的沉積過程在鍵合的晶片上面形成表面介質(zhì)層18。
然后，在圖2A的鍵合襯底10的預(yù)定部分上形成掩模20，從而保護(hù)部分鍵合襯底10，而不保護(hù)另一部分鍵合襯底10。鍵合襯底10的保護(hù)部分定義了所述結(jié)構(gòu)的第一器件區(qū)22，而鍵合襯底10的未保護(hù)部分定義了第二器件區(qū)24。在一個(gè)實(shí)施方案中，通過向鍵合襯底10的整個(gè)表面上施用光刻膠掩模而在表面介質(zhì)層18的預(yù)定部分上形成掩模20。在施用了光刻膠掩模后，通過光刻圖案化掩模，其包括使光刻膠曝光成輻射圖案和使用抗蝕劑顯影劑顯影圖案的步驟。所得的包括在鍵合襯底10預(yù)定部分上形成的掩模20的結(jié)構(gòu)舉例來說如圖2B所示。
在另一個(gè)實(shí)施方案中，掩模20是使用光刻和刻蝕形成并圖案化的氮化物或氧氮化物。在定義了第二半導(dǎo)體器件的區(qū)域后，可以除去氮化物或氧氮化物掩模20。
在給鍵合襯底10提供了掩模20后，所述結(jié)構(gòu)接受一次或多次刻蝕步驟，從而暴露出第二半導(dǎo)體層12的表面。具體地說，在本發(fā)明此處使用的一次或多次刻蝕步驟除去了表面介質(zhì)層18的未保護(hù)部分，以及第一半導(dǎo)體層16的下面部分和隔離第一半導(dǎo)體層16與第二半導(dǎo)體層12的一部分絕緣層14。使用一步刻蝕過程來實(shí)施刻蝕，或者可以使用多個(gè)刻蝕步驟。本發(fā)明此處使用的刻蝕包括干法刻蝕，例如反應(yīng)離子蝕刻、離子束刻蝕、等離子體刻蝕或者激光刻蝕，以及其中使用化學(xué)試劑的濕法刻蝕，或者它們的任何組合。在本發(fā)明優(yōu)選的實(shí)施方案中，使用反應(yīng)離子刻蝕(RIE)來選擇性除去第二半導(dǎo)體器件區(qū)24中表面介質(zhì)層18、第一半導(dǎo)體器件層16和絕緣層14的未保護(hù)部分。已經(jīng)實(shí)施了刻蝕過程后的所得結(jié)構(gòu)舉例來說如圖2C所示。注意在該刻蝕步驟后暴露出保護(hù)的第一器件區(qū)22，即表面介質(zhì)層18、第一半導(dǎo)體層16、絕緣層14和第二半導(dǎo)體器件層12的側(cè)壁。如圖所示，層18、16和14暴露的側(cè)壁與掩模20的最外邊對準(zhǔn)。
然后，使用傳統(tǒng)的抗蝕劑剝離過程從圖2C中所示的結(jié)構(gòu)中除去掩模20，并且在暴露的側(cè)壁上形成襯里或間隔25。通過沉積和刻蝕來形成襯里或間隔25。襯里或間隔25由絕緣材料組成，舉例來說如氧化物。
在形成襯里或間隔25后，在暴露的第二半導(dǎo)體層12上形成半導(dǎo)體材料26。根據(jù)本發(fā)明，半導(dǎo)體材料26具有與第二半導(dǎo)體層12的晶體取向相同的的晶體取向。所得的結(jié)構(gòu)舉例來說如圖2D所示。
半導(dǎo)體材料26可以包含任何含Si的半導(dǎo)體，例如Si、應(yīng)變Si、SiGe、SiC、SiGeC或者其組合，所述材料可以使用選擇性外延生長方法來形成。在一些優(yōu)選的實(shí)施方案中，半導(dǎo)體材料26由Si組成。在其它優(yōu)選的實(shí)施方案中，半導(dǎo)體材料是位于馳豫SiGe合金層上方的應(yīng)變Si層。在本發(fā)明中，半導(dǎo)體材料26可以稱作再生長的半導(dǎo)體材料。
接下來，圖2D中所示的結(jié)構(gòu)接受平面化過程，例如化學(xué)機(jī)械拋光(CMP)或者研磨，以至于半導(dǎo)體材料26的上表面基本上與第一半導(dǎo)體層16的上表面成平面。注意在所述平面化過程后，除去前面表面介質(zhì)層18的保護(hù)部分。
在提供基本上平的平面后，典型地形成隔離區(qū)27，例如淺溝槽隔離區(qū)，從而隔離第一半導(dǎo)體器件區(qū)22與第二半導(dǎo)體器件區(qū)24。使用本領(lǐng)域技術(shù)人員公知的加工步驟來形成隔離區(qū)27，例如包括溝槽定義和刻蝕；可選地用擴(kuò)散阻擋層作溝槽的襯里；及用溝槽電介質(zhì)，例如氧化物填充溝槽。在溝槽填充后，所述結(jié)構(gòu)被平面化，并且實(shí)施可選的致密化過程步驟來致密化溝槽電介質(zhì)。
所得包含隔離區(qū)27的基本上平面的結(jié)構(gòu)舉例來說如圖2E所示。如圖所示，圖2E的結(jié)構(gòu)包括暴露的第一晶體取向的第一半導(dǎo)體層16和與第二半導(dǎo)體層12具有相同晶體取向的未暴露的再生長的半導(dǎo)體材料26。
另外，圖2E舉例說明了在不同類型的襯底16、26上方形成的應(yīng)變層21。根據(jù)所用的具體襯底，在這一階段加工中可以使用能夠產(chǎn)生應(yīng)變的任何類型層。應(yīng)變層21可以產(chǎn)生增強(qiáng)電子遷移率并降低空穴遷移率的拉伸型應(yīng)變，或者具有相反作用的壓縮型應(yīng)變。舉例來說，公知Si3N4能夠在硅襯底中根據(jù)用來在晶片上沉積薄膜所使用的詳細(xì)工藝而產(chǎn)生張力或壓縮型應(yīng)力。
盡管附圖示例說明在兩種襯底16、26上方形成的應(yīng)變產(chǎn)生層21，本發(fā)明也可在形成產(chǎn)生應(yīng)變層時(shí)遮掩一種襯底，從而僅使一種類型的襯底變形。另外，本發(fā)明通過大量的技術(shù)來馳豫應(yīng)變層21。舉例來說，形成掩模來保護(hù)應(yīng)該保持應(yīng)變的襯底，并且暴露出應(yīng)該使應(yīng)變馳豫的襯底部分。然后，實(shí)施離子注入，使應(yīng)變產(chǎn)生層21暴露部分中的應(yīng)變馳豫。
圖2F表示在部分第一半導(dǎo)體層16上形成第一半導(dǎo)體器件30，并且在再生長的半導(dǎo)體材料26上形成第二半導(dǎo)體器件區(qū)32后所形成的集成結(jié)構(gòu)。盡管表示出在每個(gè)器件區(qū)僅存在一個(gè)半導(dǎo)體器件，但是本發(fā)明打算在特定的器件區(qū)形成多個(gè)每種類型的器件。根據(jù)本發(fā)明，在第一半導(dǎo)體器件與第二半導(dǎo)體器件不同并且在提供高性能器件的晶體取向上制造特定器件的條件下，第一半導(dǎo)體器件可以是PFET或NFET，而第二半導(dǎo)體器件可以是NFET或PFET。使用本領(lǐng)域技術(shù)人員公知的標(biāo)準(zhǔn)CMOS加工步驟來形成PFETs和NFETs。每個(gè)FET包括柵極電介質(zhì)、柵極導(dǎo)體、位于柵極導(dǎo)體上方的可選硬質(zhì)掩模、位于至少柵極導(dǎo)體側(cè)壁上的間隔，以及源極/漏極擴(kuò)散區(qū)。擴(kuò)散區(qū)在圖2F中標(biāo)記為34。注意在具有(110)或者(111)取向的半導(dǎo)體材料上形成PFET，而在具有(100)或者(111)取向的半導(dǎo)體表面上形成NFET。
圖2G舉例說明了本發(fā)明的另一個(gè)實(shí)施方案，其中代替形成如圖2E和2F中所示的應(yīng)變層21，在形成了晶體管的源極/漏極和柵極后形成應(yīng)變層23。在本實(shí)施方案中，在硅化源極/漏極區(qū)34和柵極導(dǎo)體32后形成應(yīng)變層23。本實(shí)施方案對圖2H的鰭式場效應(yīng)晶體管(FinFETs)尤其有用。更具體地說，對于FinFETs，鰭從不同的硅襯底16、26形成，并且在硅化鰭后形成應(yīng)變層23。
上述描述和圖2A-2H舉例說明了本發(fā)明的基本概念，其包括提供具有兩個(gè)不同晶體取向的鍵合襯底、遮掩、刻蝕、再生長、平面化和器件形成。下面參照圖4A-4J的說明舉例說明在形成高性能半導(dǎo)體器件時(shí)使用的加工步驟，所述器件包含在(100)晶面上形成的兩個(gè)NFETs，以及位于NFETs之間并在(110)晶面上形成的一個(gè)PFET。
圖4A舉例說明了可以在本發(fā)明本實(shí)施方案中使用的鍵合襯底10。鍵合襯底10包括表面介質(zhì)層18、第一半導(dǎo)體層16、絕緣層14和第二半導(dǎo)體層12?？蛇x的第三半導(dǎo)體層位于第二半導(dǎo)體層12的下方。在該實(shí)施方案中，絕緣層14隔離第二半導(dǎo)體層和可選的第三半導(dǎo)體層。
圖4B舉例說明了在表面介質(zhì)層18上已經(jīng)形成了氮化物掩模20的結(jié)構(gòu)。使用傳統(tǒng)的沉積過程，例如CVD來形成氮化物掩模20。
在氮化物掩模20的形成后，使用圖案化的光刻膠掩模并且刻蝕來圖案化掩模，然后借助另一個(gè)刻蝕過程將圖案從氮化物掩模20轉(zhuǎn)移成位于第二半導(dǎo)體層12的上表面層上的結(jié)構(gòu)。在第二次刻蝕中使用的刻蝕除去了部分表面介質(zhì)層18、第一半導(dǎo)體層16和絕緣層14。實(shí)施一步或多步刻蝕過程將圖案轉(zhuǎn)移成鍵合襯底10。圖4C表示了圖案轉(zhuǎn)移后所得的結(jié)構(gòu)。
接下來，如圖4D所示，在暴露的側(cè)壁上形成間隔25。間隔25由舉例來說包括氧化物的絕緣材料組成。通過沉積和刻蝕來形成位于保護(hù)的第一器件區(qū)側(cè)壁上的間隔25。
在形成間隔25后，在第二半導(dǎo)體層12暴露的表面上形成半導(dǎo)體材料26，提供例如圖4E中所示的結(jié)構(gòu)。同上述的應(yīng)變層21一樣，本實(shí)施方案還可以使用應(yīng)變層41。兩個(gè)應(yīng)變層的性質(zhì)是相似的。然后，平面化如圖4E所示的結(jié)構(gòu)，提供如圖4F所示的基本上為平面的結(jié)構(gòu)。注意平面化步驟除去了先前未被刻蝕的氮化物掩模20和表面介質(zhì)層18，從而提供暴露出第一半導(dǎo)體層16并且暴露出再生長的半導(dǎo)體材料26的結(jié)構(gòu)。暴露的第一半導(dǎo)體層16是其中將要形成諸如NFET的第一半導(dǎo)體器件的區(qū)域，而半導(dǎo)體材料26暴露的表面是將要形成諸如PFET的第二半導(dǎo)體器件的區(qū)域。
接下來，如圖4G所示，在圖4F所示的基本上為平面的結(jié)構(gòu)上面形成包含襯墊氧化物(pad oxide)51和襯墊氮化物(pad nitride)52的材料疊層50。材料疊層50的襯里氧化物51通過熱氧化過程或者沉積來形成，而襯里氮化物52通過熱氮化過程或沉積來形成。襯墊氮化物52典型比底下的襯墊氧化物51更厚。在定義用于隔離區(qū)27的溝槽開口時(shí)使用材料疊層50。圖4H舉例說明了在溝槽開口29已經(jīng)被形成圖4G所示的結(jié)構(gòu)中之后形成的結(jié)構(gòu)。通過光刻和蝕刻形成溝槽開口29。
在定義了溝槽開口29后，用例如氧化物的溝槽電介質(zhì)填充溝槽開口29，并且平面化至第一半導(dǎo)體層16和再生長的半導(dǎo)體材料26。圖4I在溝槽填充并平面化后形成的結(jié)構(gòu)。圖4I中所示的結(jié)構(gòu)包括三個(gè)器件區(qū)；其中兩個(gè)稱作其中將要形成第一半導(dǎo)體器件30的第一器件區(qū)22，并且第三個(gè)是其中將要形成第二半導(dǎo)體器件32的第三器件區(qū)24。
圖4J表示在第一半導(dǎo)體層16的一部分上形成了第一半導(dǎo)體器件區(qū)30，并且在再生長的半導(dǎo)體材料26上形成了第二半導(dǎo)體器件32之后形成的集成結(jié)構(gòu)。盡管表示在每個(gè)器件區(qū)只存在一個(gè)半導(dǎo)體器件，但是本發(fā)明打算在特定的器件區(qū)形成多個(gè)每種類型的器件。根據(jù)本發(fā)明，第一半導(dǎo)體器件可以是PFET(或NFET)，而第二半導(dǎo)體器件可以是NFET(或PFET)。使用本領(lǐng)域技術(shù)人員公知的標(biāo)準(zhǔn)CMOS加工步驟來形成PFETs和NFETs。每個(gè)FET包括柵極電介質(zhì)、柵極導(dǎo)體、位于柵極導(dǎo)體上方的可選硬質(zhì)掩模、位于至少柵極導(dǎo)體側(cè)壁上的間隔，以及源極/漏極擴(kuò)散區(qū)。注意在具有(110)或者(111)取向的半導(dǎo)體材料上形成PFET，而在具有(100)或者(111)取向的半導(dǎo)體表面上形成NFET。在圖4J所示的結(jié)構(gòu)中，NFETs是SOI類器件，而PFET是塊類(bulk-like)半導(dǎo)體器件。如果在第二半導(dǎo)體層12下方存在第三半導(dǎo)體層，那么所有三個(gè)器件將是SOI類。
圖5A-5F舉例說明了在形成高性能半導(dǎo)體器件中使用的加工步驟，所述器件包含在(100)晶面上形成的兩個(gè)NFETs，以及一個(gè)位于NFETs之間并在(110)晶面上形成的PFET?？蛇x的方法首先形成如圖5A所示的鍵合襯底。鍵合襯底10包括表面介質(zhì)層18、第一半導(dǎo)體層16、絕緣層14和第二半導(dǎo)體層12?？蛇x的第三半導(dǎo)體層位于第二半導(dǎo)體層的下方。
接下來，在所述鍵合襯底10上形成氮化物掩模20，提供如圖5B所示的結(jié)構(gòu)。在于鍵合襯底10上形成了氮化物掩模20后，使用氮化物掩模20和表面介質(zhì)18作為組合刻蝕掩模，形成隔離區(qū)27。隔離區(qū)27如下形成向氮化物掩模20的表面上施用光刻膠，圖案化光刻膠并且將光刻膠的圖案轉(zhuǎn)移到氮化物掩模20上，然后轉(zhuǎn)移至表面介質(zhì)層18內(nèi)，從而暴露出第一半導(dǎo)體層16。然后，刻蝕暴露出的第一半導(dǎo)體層16，在絕緣層14的上表面上停止。然后，用溝槽電介質(zhì)填充由刻蝕步驟形成的溝槽，并且平面化至氮化物掩模20的上表面。圖5C表示了溝槽填充和平面化后的結(jié)構(gòu)。具體地說，隔離區(qū)27如圖5C所示。
然后，除去隔離區(qū)之間的材料，提供如圖5D所示的結(jié)構(gòu)。具體地說，通過形成阻擋掩模，保護(hù)該結(jié)構(gòu)將要形成第一半導(dǎo)體器件的部分，然后刻蝕氮化物掩模20、表面介質(zhì)層18和保持在絕緣層14上的第一半導(dǎo)體層16的未保護(hù)部分，從而除去隔離區(qū)之間的材料。
然后，使用選擇性除去絕緣體材料，例如氧化物的刻蝕過程來除去絕緣層14的暴露部分，提供舉例來說如圖5E所示的結(jié)構(gòu)。注意該刻蝕步驟還降低了隔離區(qū)27的高度。該刻蝕步驟在第二半導(dǎo)體層12的上表面上停止。然后，從所述結(jié)構(gòu)上剝離殘留的氮化物掩模20，然后在第二半導(dǎo)體材料12的暴露表面上再生長半導(dǎo)體材料26，提供舉例來說如圖5F所示的結(jié)構(gòu)。在這個(gè)具體的實(shí)施方案中，再生長的半導(dǎo)體材料26包括應(yīng)變Si 31的上層。
然后，從圖5F所示的結(jié)構(gòu)中剝離氧化物，并且在第一半導(dǎo)體層16的暴露部分上形成應(yīng)變Si 31。在形成應(yīng)變的Si層后，在提供高性能器件的各自晶體取向上形成CMOS器件30和32。
因此，如上所述，本發(fā)明提供了一種通過在第二襯底結(jié)構(gòu)上鍵合第一襯底結(jié)構(gòu)而形成疊層結(jié)構(gòu)來開始形成集成電路結(jié)構(gòu)的方法。本發(fā)明在疊層結(jié)構(gòu)中刻蝕第一開口至第二襯底。然后，從第二襯底上生長附加材料來填充第一開口。這樣在疊層結(jié)構(gòu)上面制造出襯底，其第一部分具有第一種類型的晶體取向，并且第二部分具有第二種類型的晶體取向。在襯底的第一部分上面形成第一種晶體管(例如N或P型)，并且在襯底的第二部分上面形成第二種晶體管。本發(fā)明在第一種晶體管和第二種晶體管上面形成應(yīng)變層。
這樣就制造出襯底具有兩種晶體取向的集成電路結(jié)構(gòu)。第一種晶體管在具有第一種晶體取向的襯底第一部分上，并且第二種晶體管在具有第二種晶體取向的襯底第二部分上。應(yīng)變層在第一種晶體管和第二種晶體管上方。此外，應(yīng)變層可以在第一種晶體管上變形并在第二種晶體管上馳豫。
第一種晶體管和第二種晶體管包括硅化區(qū)，并且應(yīng)變層在硅化區(qū)上面。第一種晶體管和第二種晶體管包括在襯底內(nèi)部形成的源極和漏極區(qū)，以及在源極和漏極區(qū)之間的襯底上方形成的柵極導(dǎo)體，并且在柵極導(dǎo)體和源極及漏極區(qū)上方形成硅化區(qū)。
因此，本發(fā)明提供了一種對于N型晶體管下面的襯底部分使用有利于N型晶體管的晶體取向類型，并且對于P型晶體管下面的襯底部分使用有利于P型晶體管的不同晶體取向類型的結(jié)構(gòu)。這就允許在具有有利于每種晶體管的晶體取向的不同類型襯底上形成每種晶體管。此外，本發(fā)明可以選擇性地在任一類型或者兩種類型的晶體管上包括應(yīng)變產(chǎn)生層，從而允許每種不同類型的晶體管接受最有利于每種晶體管的應(yīng)變類型。
本發(fā)明在nFETs和pFETs中提供了更高的遷移率載流子，從而導(dǎo)致CMOS電路增加的開關(guān)速率和/或更低功率的操作。這些FETs增加的線性還為使用這種器件的類似電路提供了利益。
盡管已經(jīng)以優(yōu)選實(shí)施方案的方式說明了本發(fā)明，本領(lǐng)域技術(shù)人員將認(rèn)識到可以在附加權(quán)利要求的精神和范圍內(nèi)的修改下實(shí)踐本發(fā)明。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，其包含具有至少兩種晶體取向的襯底；在具有第一種晶體取向的所述襯底第一部分上形成的第一種晶體管；在具有第二種晶體取向的所述襯底第二部分上形成的第二種晶體管；及在所述第一種晶體管和所述第二種晶體管上方的應(yīng)變層。
2.權(quán)利要求1的結(jié)構(gòu)，其中所述第一種晶體管和所述第二種晶體管包括硅化區(qū)，并且所述應(yīng)變層在所述硅化區(qū)上方。
3.權(quán)利要求1的結(jié)構(gòu)，其中所述第一種晶體管和所述第二種晶體管包括在所述襯底內(nèi)部形成的源極區(qū)和漏極區(qū)，以及在所述源極區(qū)和漏極區(qū)之間的所述襯底上方形成的柵極導(dǎo)體，并且其中在所述柵極導(dǎo)體和所述源極區(qū)和漏極區(qū)上方形成所述硅化區(qū)。
4.權(quán)利要求1的結(jié)構(gòu)，其中所述第一種晶體管與所述第二種晶體管互補(bǔ)。
5.權(quán)利要求1的結(jié)構(gòu)，其中所述襯底的所述第一部分包含非浮置襯底部分，并且所述襯底的所述第二部分包含浮置襯底部分。
6.權(quán)利要求1的結(jié)構(gòu)，其中所述應(yīng)變層在所述第一種晶體管上方變形并在所述第二種晶體管上方馳豫。
7.權(quán)利要求1的結(jié)構(gòu)，其中所述第一種晶體管和所述第二種晶體管包含平面互補(bǔ)金屬氧化物半導(dǎo)體晶體管和鰭式場效應(yīng)晶體管之一。
8.一種集成電路結(jié)構(gòu)，其包含具有至少兩種晶體取向的襯底；在具有第一種晶體取向的所述襯底第一部分上形成的N型場效應(yīng)晶體管；在具有第二種晶體取向的所述襯底第二部分上形成的P型場效應(yīng)晶體管；及在所述N型場效應(yīng)晶體管和所述P型場效應(yīng)晶體管上方的應(yīng)變層。
9.權(quán)利要求8的結(jié)構(gòu)，其中所述N型場效應(yīng)晶體管和所述P型場效應(yīng)晶體管包括硅化區(qū)，并且所述應(yīng)變層在所述硅化區(qū)上方。
10.權(quán)利要求9的結(jié)構(gòu)，其中所述N型場效應(yīng)晶體管和所述P型場效應(yīng)晶體管包括在所述襯底內(nèi)部形成的源極區(qū)和漏極區(qū)，以及在所述源極區(qū)和漏極區(qū)之間的所述襯底上方形成的柵極導(dǎo)體，并且其中在所述柵極導(dǎo)體和所述源極區(qū)和漏極區(qū)上方形成所述硅化區(qū)。
11.權(quán)利要求8的結(jié)構(gòu)，其中所述N型場效應(yīng)晶體管與所述P型場效應(yīng)晶體管互補(bǔ)。
12.權(quán)利要求8的結(jié)構(gòu)，其中所述襯底的所述第一部分包含非浮置襯底部分，并且所述襯底的所述第二部分包含浮置襯底部分。
13.權(quán)利要求8的結(jié)構(gòu)，其中所述應(yīng)變層在所述N型場效應(yīng)晶體管上方變形并在所述P型場效應(yīng)晶體管上方馳豫。
14.權(quán)利要求8的結(jié)構(gòu)，其中所述N型場效應(yīng)晶體管和所述P型場效應(yīng)晶體管包含平面互補(bǔ)金屬氧化物半導(dǎo)體晶體管和鰭式場效應(yīng)晶體管之一。
15.一種形成集成電路結(jié)構(gòu)的方法，所述方法包含在第二襯底結(jié)構(gòu)上鍵合第一襯底結(jié)構(gòu)，從而形成在第二晶體取向的第二襯底上方具有第一晶體取向的第一襯底的疊層結(jié)構(gòu)；在所述疊層結(jié)構(gòu)中向下刻蝕第一開口至所述第二襯底；在所述第二襯底上生長附加材料來填充第一開口，從而在所述疊層結(jié)構(gòu)上面制造襯底，其第一部分具有所述第一種類型的晶體取向，并且第二部分具有所述第二種類型的晶體取向；在所述襯底的所述第一部分上方形成第一種晶體管；在所述襯底的所述第二部分上方形成第二種晶體管；及在所述第一種晶體管和所述第二種晶體管上方形成應(yīng)變層。
16.權(quán)利要求15的方法，其進(jìn)一步包含在所述第一種晶體管和所述第二種晶體管上形成硅化區(qū)，其中所述應(yīng)變層形成在所述硅化區(qū)上方。
17.權(quán)利要求16的方法，其中所述形成第一種晶體管和所述形成第二種晶體管的所述形成步驟包括在所述襯底內(nèi)部形成源極區(qū)和漏極區(qū)，以及在所述源極區(qū)和漏極區(qū)之間的所述襯底上方形成柵極導(dǎo)體，其中在所述柵極導(dǎo)體和所述源極區(qū)和漏極區(qū)上方形成所述硅化區(qū)。
18.權(quán)利要求15的方法，其中所述第一種晶體管與所述第二種晶體管互補(bǔ)。
19.權(quán)利要求15的方法，其進(jìn)一步包含在位于所述第二種晶體管上方的所述應(yīng)變層部分中馳豫應(yīng)變。
20.權(quán)利要求15的方法，其中所述第一種晶體管和所述第二種晶體管包含平面互補(bǔ)金屬氧化物半導(dǎo)體晶體管和鰭式場效應(yīng)晶體管之一。
全文摘要
本發(fā)明公開了一種具有至少兩種晶體取向的襯底的集成電路結(jié)構(gòu)。第一種晶體管在具有第一種晶體取向的襯底第一部分上，并且第二種晶體管在具有第二種晶體取向的襯底第二部分上。應(yīng)變層在所述第一種晶體管和所述第二種晶體管上方。此外，應(yīng)變層在第一種晶體管上方變形并在第二種晶體管上方馳豫。
文檔編號H01L27/08GK1667828SQ20051005501
公開日2005年9月14日 申請日期2005年3月14日 優(yōu)先權(quán)日2004年3月12日
發(fā)明者艾德華·J·諾瓦克 申請人:國際商業(yè)機(jī)器公司