專利名稱：單層多晶硅電可擦可編程只讀存儲器的制作方法
技術(shù)領域：
本發(fā)明涉及一種單層多晶硅(single-poly)電可擦可編程只讀存儲器(Electrically Erasable Programmable Read Only Memory，以下簡稱為EEPROM)，特別關于一種可提高電擦除速度的單層多晶硅EEPROM。
背景技術(shù)：
EEPROM或快閃EEPROM(flash EEPROM)屬于非易失性存儲器，其具有切斷電源仍能保有存儲器內(nèi)容的優(yōu)點，以及具有可重復讀入數(shù)據(jù)的功能，加上傳輸快速，所以應用層面非常廣泛。在許多的信息、通訊及消費性電子產(chǎn)品中均已將非易失性存儲器當成必要組件。而隨著小體積可攜式電子產(chǎn)品例如個人數(shù)字助理(personal digital assistant，PDA)或移動電話的需求日益增加，同時包含有EEPROM及邏輯電路的嵌入式芯片(embedded chip)或系統(tǒng)整合芯片(system on a chip，SOC)的需求也隨之提升。為此，EEPROM將來勢必朝著CMOS制程兼容、低耗電、高寫入效率、低成本以及高密度的方向發(fā)展，才能符合日后產(chǎn)品的需求。
圖1為現(xiàn)有EEPROM單元10的剖面示意圖。如圖1所示，現(xiàn)有EEPROM單元10包含有一NMOS結(jié)構(gòu)28以及一PMOS結(jié)構(gòu)30，兩者藉由一絕緣場氧化層24隔開。NMOS結(jié)構(gòu)28形成于一P型基底12上，包含有一第一浮置柵(floating gate)32、一N+源極摻雜區(qū)14及一N+漏極摻雜區(qū)16。PMOS結(jié)構(gòu)30形成于一N型離子阱18上，包含有一第二浮置柵34、一P+源極摻雜區(qū)2O及一P+漏極摻雜區(qū)22。此外，在緊鄰P+源極摻雜區(qū)20一側(cè)植入有一重摻雜(heavily doped)N型通道阻擋區(qū)(channel stop region)38，此N型通道阻擋區(qū)38位于第二浮置柵34的下方。第一浮置柵極32及第二浮置柵極34并藉由一浮置柵導線36相連接，使第一浮置柵32及第二浮置柵34維持相同電位。當?shù)谝桓≈脰?2相應于一控制柵電壓而產(chǎn)生相對應的電位時，第二浮置柵34將由于浮置柵導線36的連接而具有與第一浮置柵32相同的電位，并藉以吸引經(jīng)由P+源極摻雜區(qū)20及N型通道阻擋區(qū)38的空乏區(qū)所產(chǎn)生的加速電子而將電子拘束于第二浮置柵34中。
現(xiàn)有EEPROM單元10具有如下的缺點。首先，現(xiàn)有EEPROM單元10由一PMOS晶體管30及一NMOS晶體管28所構(gòu)成，所占芯片單位面積較大；其次，現(xiàn)有EEPROM單元10需要額外的N型通道阻擋區(qū)38；再者，現(xiàn)有EEPROM單元10須以浮置柵導線36將第一浮置柵32及第二浮置柵34電連接；此外，在NMOS結(jié)構(gòu)28以及PMOS結(jié)構(gòu)30之間需要有場氧化層24隔離。由上可知，現(xiàn)有EEPROM單元10消耗芯片面積過大，加上結(jié)構(gòu)復雜，增加制程成本及困難度。
發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種單層多晶硅EEPROM，本發(fā)明的單層多晶硅EEPROM具有高電擦除速度，同時其制作方法可與傳統(tǒng)CMOS制程兼容。
為實現(xiàn)上述目的，在本發(fā)明的較佳實施例中，披露了一種單層多晶硅EEPROM，包含有一第一PMOS晶體管以及一第二PMOS晶體管串接第一PMOS晶體管。其中第一PMOS晶體管及第二PMOS晶體管形成于一P型基底的一N-型阱上，且第一PMOS晶體管包含有一浮置柵、一第一P+漏極摻雜區(qū)及一第一P+源極摻雜區(qū)，第二PMOS晶體管包含有一柵極以及一第二P+源極摻雜區(qū)，而第一PMOS晶體管的第一P+源極摻雜區(qū)同時用來作為第二PMOS晶體管的一漏極。此單層多晶硅EEPROM還包含一二極管位于P型基底中，其中二極管包含有一P-型阱與一設置于P-型阱中的N+型摻雜區(qū)，且浮置柵系覆蓋于N-型阱上并延伸至N+型摻雜區(qū)上方，其中浮置柵所覆蓋的P-型阱與N+型摻雜區(qū)的連接區(qū)域作為一雪崩注入點(avalanche injection point)。
根據(jù)本發(fā)明的另一較佳實施例，披露了一種單層多晶硅EEPROM，包含有一第一PMOS晶體管及一第二PMOS晶體管串接第一PMOS晶體管。其中第一PMOS晶體管及第二PMOS晶體管形成于一P型基底的一N-型阱上，且第一PMOS晶體管包含有一浮置柵、一第一P+漏極摻雜區(qū)及一第一P+源極摻雜區(qū)，第二PMOS晶體管包含有一柵極以及一第二P+源極摻雜區(qū)，而第一PMOS晶體管的第一P+源極摻雜區(qū)同時用來作為第二PMOS晶體管的一漏極。此單層多晶硅EEPROM還包含一二極管及一P+型護環(huán)，其中二極管位于P型基底中，包含有一P-型阱與一設置于P-型阱中的N+型摻雜區(qū)，且浮置柵系覆蓋于N-型阱上并延伸至N+型摻雜區(qū)上方，其中浮置柵所覆蓋的P-型阱與N+型摻雜區(qū)的連接區(qū)域作為一雪崩注入點。P+型護環(huán)位于P-型阱中，且浮置柵系部分覆蓋于P+型護環(huán)上，以產(chǎn)生一P+接口于浮置柵下方，其中施加于P+型護環(huán)的電壓相同于施加于P-型阱的電壓。
由于本發(fā)明是利用浮置柵所覆蓋的P-型阱與N+型摻雜區(qū)的連接區(qū)域形成雪崩擊穿(avalanche breakdown)以產(chǎn)生熱電洞注入浮置柵中，并中和被捕獲于浮置柵的電子，接著利用福樂諾漢隧道效應(FN tunneling)將電子拉出浮置柵以執(zhí)行擦除，因此本發(fā)明的單層多晶硅EEPROM具有以下優(yōu)點1.本發(fā)明使用低電壓進行擦除操作，其制作方法可與傳統(tǒng)的邏輯(logic)制程兼容，且不需要額外的制程步驟，降低了制作成本。
2.本發(fā)明利用雪崩熱電洞注入機制，其操作速度大幅優(yōu)于福樂諾漢隧道效應，因此可以減少寫入/擦除的操作周期，并減少測試成本。
3.本發(fā)明還包含一P-型阱位于浮置柵下方，當進行電擦除時，可施加一負電壓于P-型阱以增加壓降，進而加強雪崩熱電洞注入機制與福樂諾漢隧道效應。
4.本發(fā)明還包含一P+型護環(huán)位于浮置柵下方的P-型阱中，可加強電擦除的速度并增加浮置柵與P+型護環(huán)間的壓降，如此可增加制程的寬裕度。
為了能更進一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請參閱以下有關本發(fā)明的詳細說明與附圖。然而所附圖式僅供參考與說明用，并非用來對本發(fā)明加以限制。
圖1為現(xiàn)有EEPROM單元的剖面示意圖。
圖2為依據(jù)本發(fā)明第一較佳實施例的單層多晶硅EEPROM布局的部分上視圖。
圖3為圖2中沿切線AA’的剖面示意圖。
圖4為圖2中沿切線BB’的剖面示意圖。
圖5為圖3中單層多晶硅EEPROM單元的對應電路圖。
圖6表示寫入“1”的操作實例示意圖。
圖7為依據(jù)本發(fā)明第二較佳實施例的單層多晶硅EEPROM布局的部分上視圖。
圖8為圖7中沿切線CC’的剖面示意圖。
附圖符號說明10單層多晶硅EEPROM單元 12P型基底14N+源極摻雜區(qū)16N+漏極摻雜區(qū)18N型離子阱20P+源極摻雜區(qū)22P+漏極摻雜區(qū)24絕緣場氧化層28NMOS結(jié)構(gòu) 30PMOS結(jié)構(gòu)32第一浮置柵極 34第二浮置柵36浮置柵導線 38N型通道阻擋區(qū)100單層多晶硅EEPROM單元102第一PMOS晶體管104第二PMOS晶體管 106P型基底108N-型阱 110浮置柵112第一P+漏極摻雜區(qū) 114第一P+源極摻雜區(qū)116柵極118第二P+源極摻雜區(qū)120接觸插塞122源極線130單層多晶硅EEPROM單元140二極管142P-型阱 144N+型摻雜區(qū)146接觸插塞148P+型摻雜區(qū)150接觸插塞152浮置柵氧化層154柵氧化層156位線158介電層 160第三PMOS晶體管162浮置柵 164浮置柵氧化層166淺溝隔離168淺溝隔離170淺溝隔離172P-信道區(qū)域200單層多晶硅EEPROM單元202第一PMOS晶體管204第二PMOS晶體管 206P型基底208N-型阱 210浮置柵212第一P+漏極摻雜區(qū) 214第一P+源極摻雜區(qū)216柵極218第二P+源極摻雜區(qū)220接觸插塞222源極線230二極管 232P-型阱234N+型摻雜區(qū) 236接觸插塞
238P+型護環(huán) 240第三PMOS晶體管242介電層 244浮置柵氧化層246浮置柵 248浮置柵氧化層250淺溝隔離252淺溝隔離254淺溝隔離256淺溝隔離258淺溝隔離260P-信道區(qū)域具體實施方式
請參考圖2，圖2為依據(jù)本發(fā)明第一較佳實施例的單層多晶硅EEPROM布局的部分上視圖。如圖2所示，根據(jù)本發(fā)明的第一較佳實施例，單層多晶硅EEPROM單元100包含有一第一PMOS晶體管102及一第二PMOS晶體管104串接于第一PMOS晶體管102，而第一PMOS晶體管102及第二PMOS晶體管104分別形成于一P型基底106的一N-型阱108上(如虛線所示區(qū)域)。其中，第一PMOS晶體管102包含有一浮置柵110、一第一P+漏極摻雜區(qū)112及一第一P+源極摻雜區(qū)114。第二PMOS晶體管104包含有一柵極116以及一第二P+源極摻雜區(qū)118，而第一PMOS晶體管102的第一P+源極摻雜區(qū)114同時用來作為第二PMOS晶體管104的漏極。
本發(fā)明的浮置柵110由單層多晶硅所形成，其上方并無設置有任何控制柵極(control gate)。第一P+漏極摻雜區(qū)112經(jīng)由一接觸插塞120與一位線(圖未顯示)電連接，第二P+源極摻雜區(qū)118電連接一源極線(sourceline)122。在本發(fā)明的第一較佳實施例中，源極線122為一P+摻雜區(qū)，與第二P+源極摻雜區(qū)118于同一離子布植步驟中形成。圖2中還顯示有一結(jié)構(gòu)類似于單層多晶硅EEPROM單元100的單層多晶硅EEPROM單元130。
本發(fā)明的單層多晶硅EEPROM單元100還包含有一二極管140形成于P型基底106中，并鄰接浮置柵110。其中二極管140包含有一P-型阱142與一設置于P-型阱142中的N+型摻雜區(qū)144。N+型摻雜區(qū)144經(jīng)由一接觸插塞146外接一N+型摻雜區(qū)電壓(VN+)。P-型阱142中還包含一P+型摻雜區(qū)148并經(jīng)由一接觸插塞150外接一電壓，同時P-型阱142具有與P+型摻雜區(qū)148相同的電壓，固此電壓于此稱的為P-型阱電壓(P-Well voltage，VPW)。
本發(fā)明單層多晶硅EEPROM單元100的擦除操作是利用N+型摻雜區(qū)144與浮置柵122之間的edge FN效應以及二極管140中被浮置柵110所覆蓋的P-型阱142與N+型摻雜區(qū)144的連接區(qū)域間的雪崩擊穿(avalanchebreakdown)來進行，其中浮置柵110所覆蓋的P-型阱142與N+型摻雜區(qū)144的連接區(qū)域作為一雪崩注入點(avalanche injection point)，其詳細的操作程序容后說明。需注意的是，在本發(fā)明的第一較佳實施例中，N+型摻雜區(qū)144的植入是在浮置柵110定義完成之后進行，因此，本質(zhì)上在浮置柵110下方并不會與N+型摻雜區(qū)144重迭。若有，亦是由于N+型摻雜區(qū)144在植入后因為熱制程所產(chǎn)生輕微擴散所導致。由于浮置柵110必須鄰接N+型摻雜區(qū)144，因此浮置柵110需延伸覆蓋至N+型摻雜區(qū)144。此外，在浮置柵110與門極116之間并不需要有導線相連，來維持相同電位。
請參考圖3，圖3為圖2中沿切線AA’的剖面示意圖。如圖3所示，第一PMOS晶體管102串接于第二PMOS晶體管104。其中，第一PMOS晶體管102包含有浮置柵110、第一P+漏極摻雜區(qū)112、第一P+源極摻雜區(qū)114及一浮置柵氧化層152設于浮置柵110下方，第二PMOS晶體管104包含有柵極116、一柵氧化層154及第二P+源極摻雜區(qū)118，并經(jīng)由第一P+源極摻雜區(qū)114與第一PMOS晶體管102串聯(lián)。此外，第一P+漏極摻雜區(qū)112經(jīng)由接觸插塞120與一位線156電連接，接觸插塞120形成于一介電層158中，例如BPSG、PSG、二氧化硅或其它類似介電材質(zhì)，而位線156形成于介電層158上。本發(fā)明的浮置柵氧化層152及柵氧化層154可與邏輯電路中的柵極氧化層厚度相同，抑或視需要而增加厚度。不論何者，本發(fā)明的單層多晶硅EEPROM均可兼容于傳統(tǒng)的邏輯(logic)制程。
請參考圖4，圖4為圖2中沿切線BB’的剖面示意圖。如圖4所示，第一PMOS晶體管102以及一第三PMOS晶體管160位于介電層158中，其中第三PMOS晶體管160亦包含有一浮置柵162及一浮置柵氧化層164。浮置柵110與162均覆蓋于N-型阱108上并延伸至N+型摻雜區(qū)144上方，其中N+型摻雜區(qū)144位于P-型阱142中。本發(fā)明的單層多晶硅EEPROM還包含有多個淺溝隔離(STI)166、168及170以使P-型阱142及N+型摻雜區(qū)144不與第一PMOS晶體管102的一P-型信道區(qū)域172以及第三PMOS晶體管160的一P-型信道區(qū)域(圖未顯示)互相重迭。
請參閱圖5及圖3，圖5為圖3中單層多晶硅EEPROM單元100的對應電路圖。如圖5所示，操作時，第一PMOS晶體管102的第一P+漏極摻雜區(qū)112施以一位線電壓(bit line voltage，VBL)，浮置柵110不施以任何電壓，亦即維持浮置狀態(tài)。N-型阱108施以一N-型阱電壓(N-Well voltage，VNW)。第二PMOS晶體管104在操作時當作一選擇晶體管，其柵極116，或可稱作選擇柵極(select gate，SG)，施以一選擇柵極電壓(select gate voltage，VSG)或字符線電壓(word line voltage，VWL)，其第二P+源極摻雜區(qū)118施以一源極線電壓(source line voltage，VSL)。
下面根據(jù)表1所示，說明本發(fā)明單層多晶硅EEPROM的操作方法。
表1見表1第一列，當執(zhí)行一編碼或程序化操作時(以寫入數(shù)據(jù)“1”為例)，字符線電壓VWL為一低電平電壓，例如輸入VWL＝0V。位線電壓VBL為一電平與字符線電壓VWL相同的電壓，亦即VBL＝0V。未被選擇的字符線則施以一電平與源極線電壓VSL相同的電壓，亦即VWL(un-selected)＝5～7V。未被選擇的位線則施以一電平與源極線電壓VSL相同的電壓，亦即VBL(un-selected)＝5～7V。浮置柵122保持懸浮狀態(tài)。源極線電壓VSL為一高電平電壓，例如輸入VSL＝5～7V。N-型阱電壓VNW亦為一電平相對高于字符線電壓的電壓，例如輸入VNW＝5～7V。N+型摻雜區(qū)電壓VN+與P-型阱電壓VPW均為一低電平電壓，例如輸入VN+＝0V及VPW＝0V。見表1第二列，若以寫入數(shù)據(jù)“0”為例，選擇到與未選擇到的位線電壓VBL皆為一電平高于字符線電壓VWL的電壓，例如輸入VBL＝5～7V，其它條件同上。
請參閱圖6，圖6表示寫入“1”的操作實例示意圖。如圖6所示，以下面的操作條件為例字符線電壓VWL＝0V，位線電壓VBL＝0V，浮置柵110保持懸浮狀態(tài)，源極線電壓VSL＝5V，N-型阱電壓VNW＝5V。在上述的操作條件下，由于浮置柵110可藉由電容耦合效應獲得一第一感應電壓，此第一感應電壓相對于N-型阱電壓VNW少1～2V，而將浮置柵110下方的P-型通道172打開，藉由信道熱電子注入機制(channel hot electron injection)，熱電子即可經(jīng)由打開的P-型通道172，隧穿過浮置柵氧化層152，并被捕陷于于浮置柵110中。
見表1第三列，當執(zhí)行一讀取操作時，選擇到的字符線電壓VWL為一低電平電壓，例如輸入電壓為0V，未選擇到的字符線電壓VWL為一較高電平電壓，例如輸入電壓為3.3V。選擇到的位線電壓VBL為一低電平電壓，例如輸入電壓為1.8V，未選擇到的位線電壓VBL同未選擇到的字符線電壓VWL為一較高電平電壓，例如輸入電壓為3.3V。N+型摻雜區(qū)電壓VN+、源極線電壓VSL及N-型阱電壓VNW皆同未選擇到的字符線電壓VWL為一較高電平電壓，例如輸入電壓為3.3V。P-型阱電壓VPW為一低電平電壓，例如輸入電壓為0V。
見表1第四列，當執(zhí)行一擦除(Erase)操作時，字符線電壓VWL為一低電平電壓，例如輸入電壓為0～2V。位線電壓VBL為一低電平電壓，例如輸入電壓為-4～-7V。源極線電壓VSL保持懸浮狀態(tài)。N-型阱電壓VNW為一低電平電壓，例如輸入電壓為0V。N+型摻雜區(qū)電壓VN+則為一高電平電壓，例如輸入電壓為4～7V，且P-型阱電壓VPW為一低電平電壓，例如輸入電壓為-4～-7V，因此誘發(fā)一雪崩擊穿(avalanche breakdown)產(chǎn)生熱電洞，并使浮置柵110藉由一電容耦合效應獲得一負的第二感應電壓以吸引電洞與電子對中的熱電洞，將可使浮置柵的電子藉由隧穿方式自N+型摻雜區(qū)144拉出。其中P-型阱電壓VPW可不同于位線電壓VBL，此位線電壓VBL即施加于第一P+漏極摻雜區(qū)112的電壓。值得注意的是，請參考表1第五列，亦可于擦除操作時，施加一源極線電壓VSL于第二P+源極摻雜區(qū)118，例如輸入電壓為-4～-7V，并同時開啟第二PMOS晶體管104，以使第一P+源極摻雜區(qū)114亦具有此源極線電壓VSL，以加強浮置柵的第二感應電壓，其它條件同上。
圖7為依據(jù)本發(fā)明第二較佳實施例的單層多晶硅EEPROM布局的部分上視圖。本發(fā)明的第二較佳實施例不同于第一較佳實施例的地方在于，第二較佳實施例中還包含有一P+型護環(huán)238位于P-型阱232中，且浮置柵210是部分覆蓋于P+型護環(huán)238上，以產(chǎn)生一P+接口于浮置柵210下方，其中施加于P+型護環(huán)238的電壓相同于施加于P-型阱232的電壓。
如圖7所示，根據(jù)本發(fā)明的第二較佳實施例，單層多晶硅EEPROM單元200包含有一第一PMOS晶體管202及一第二PMOS晶體管204串接于第一PMOS晶體管202。第一PMOS晶體管202及第二PMOS晶體管204形成于一P型基底206的一N-型阱208上(如虛線所示區(qū)域)。第一PMOS晶體管202包含有一浮置柵210、一第一P+漏極摻雜區(qū)212及一第一P+源極摻雜區(qū)214。第二PMOS晶體管204包含有一柵極216以及一第二P+源極摻雜區(qū)218，而第一PMOS晶體管202的第一P+源極摻雜區(qū)214同時用來作為第二PMOS晶體管204的漏極。浮置柵210由單層多晶硅所形成，其上方并無設置有控制電極。第一P+漏極摻雜區(qū)212經(jīng)由一接觸插塞220與一位線(圖未顯示)電連接，第二P+源極摻雜區(qū)218電連接一源極線(source line)222。源極線222為一P+摻雜區(qū)，與第二P+源極摻雜區(qū)218于同一離子布植步驟中形成。
本發(fā)明第二實施例的單層多晶硅EEPROM單元200還包含有一二極管230形成于P型基底206中，并鄰接浮置柵210。其中二極管230包含有一P-型阱232與一設置于P-型阱232中的N+型摻雜區(qū)234。N+型摻雜區(qū)234經(jīng)由一接觸插塞236外接一N+型摻雜區(qū)電壓(VNW)，而P-型阱232中還包含一P+型護環(huán)238并經(jīng)由一接觸插塞240外接一P-型阱電壓(VPW)，P-型阱電壓(VPW)與P+型護環(huán)電壓(VPG)相同。
請參考圖8，圖8為圖7中沿切線CC’的剖面示意圖。如圖8所示，第一PMOS晶體管202以及一第三PMOS晶體管240位于一介電層242中，其中第一PMOS晶體管210包含浮置柵210及一浮置柵氧化層244，第三PMOS晶體管240包含有一浮置柵246及一浮置柵氧化層248。浮置柵210與246均覆蓋于N-型阱208上并延伸至N+型摻雜區(qū)234與P+型護環(huán)238上方，其中N+型摻雜區(qū)234與P+型護環(huán)238系位于P-型阱232中，且浮置柵210與246所覆蓋的P-型阱232與N+型摻雜區(qū)234的連接區(qū)域作為一雪崩注入點。本發(fā)明第二實施例的單層多晶硅EEPROM還包含有多個淺溝隔離250、252、254、256及258以使P+型護環(huán)238、P-型阱232及N+型摻雜區(qū)234不與第一PMOS晶體管202的一P-型信道區(qū)域260以及第三PMOS晶體管240的一P-型信道區(qū)域(圖未顯示)互相重迭。
第二實施例的單層多晶硅EEPROM單元200的操作相同于操作第一實施例的單層多晶硅EEPROM單元100，在此不多加贅述。值得注意的是，施加一正電壓于N+型摻雜區(qū)234并同時施加一負電壓于浮置柵210下方的P+型護環(huán)238與P-型阱232，以誘發(fā)一雪崩擊穿，且施加一負電壓于第一P+漏極摻雜區(qū)212，可使浮置柵210藉由一電容耦合效應獲得一加強的負感應電壓并增加浮置柵210與P+型護環(huán)238間的壓降以增強雪崩熱電洞注入以吸引電洞與電子對中的熱電洞，可使浮置柵210的電子藉由隧穿方式自N+型摻雜區(qū)234拉出，如此可加強電擦除的速度及增加制程的寬裕度。其中施加于P+型護環(huán)238的負電壓可不同于施加于第一P+漏極摻雜區(qū)212的負電壓。
相較于現(xiàn)有技術(shù)，本發(fā)明是利用浮置柵所覆蓋的P-型阱與N+型摻雜區(qū)的連接區(qū)域形成雪崩擊穿(avalanche breakdown)以產(chǎn)生熱電洞注入浮置柵中，并中和被捕獲于浮置柵的電子，接著利用福樂諾漢隧道效應(FN tunneling)將電子拉出浮置柵以執(zhí)行擦除，因此本發(fā)明的單層多晶硅EEPROM具有以下優(yōu)點1.本發(fā)明使用低電壓進行擦除操作，其制作方法可與傳統(tǒng)的邏輯(logic)制程兼容，且不需要額外的制程步驟，降低了制作成本。
2.本發(fā)明利用雪崩熱電洞注入機制，其操作速度大幅優(yōu)于福樂諾漢隧道效應，因此可以減少寫入/擦除的操作周期，并減少測試成本。
3.本發(fā)明還包含一P-型阱位于浮置柵下方，當進行電擦除時，可施加一負電壓于P-型阱以增加壓降，進而加強雪崩熱電洞注入機制與福樂諾漢隧道效應。
4.本發(fā)明還包含一P+型護環(huán)位于浮置柵下方的P-型阱中，可加強電擦除的速度并增加浮置柵與P+型護環(huán)間的壓降，如此可增加制程的寬裕度。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種單層多晶硅電可擦可編程只讀存儲器，包含有一第一PMOS晶體管及一第二PMOS晶體管串接該第一PMOS晶體管，其中該第一PMOS晶體管及該第二PMOS晶體管形成于一P型基底的一N-型阱上，該第一PMOS晶體管包含有一浮置柵、一第一P+漏極摻雜區(qū)及一第一P+源極摻雜區(qū)，該第二PMOS晶體管包含有一柵極以及一第二P+源極摻雜區(qū)，而該第一PMOS晶體管的該第一P+源極摻雜區(qū)同時用來作為該第二PMOS晶體管的一漏極；以及一二極管位于該P型基底中，其中該二極管包含有一P-型阱與一設置于該P-型阱中的N+型摻雜區(qū)，且該浮置柵覆蓋于該N-型阱上并延伸至該N+型摻雜區(qū)上方，該浮置柵所覆蓋的該P-型阱與該N+型摻雜區(qū)的連接區(qū)域作為一雪崩注入點。
2.如權(quán)利要求1所述的電可擦可編程只讀存儲器，其中該浮置柵上方并無設置一控制柵極。
3.如權(quán)利要求1所述的電可擦可編程只讀存儲器，其中該P-型阱與該N+型摻雜區(qū)不與該第一PMOS晶體管的一P-型信道區(qū)域互相重迭。
4.如權(quán)利要求3所述的電可擦可編程只讀存儲器，其中當操作該電可擦可編程只讀存儲器時，施加一漏極電壓于該第一P+漏極摻雜區(qū)，并同時開啟該第二PMOS晶體管以使該第一P+源極摻雜區(qū)獲得一源極線電壓，該浮置柵可藉由一電容耦合效應獲得一第一感應電壓，導致該第一PMOS晶體管的該P-型通道開啟，且經(jīng)由信道熱電子注入機制，電子經(jīng)由一柵極氧化層注入并儲存于該浮置柵。
5.如權(quán)利要求1所述的電可擦可編程只讀存儲器，其中當操作該電可擦可編程只讀存儲器時，施加一第一正電壓于該N+型摻雜區(qū)并同時施加一第一負電壓于該P-型阱，以誘發(fā)一雪崩擊穿，且一第二負電壓施加于該第一P+漏極摻雜區(qū)，使該浮置柵藉由一電容耦合效應獲得一第二感應電壓以吸引電洞與電子對中的熱電洞，將可使該浮置柵的電子藉由隧穿方式自該N+型摻雜區(qū)拉出。
6.如權(quán)利要求5所述的電可擦可編程只讀存儲器的操作，其中該第二感應電壓系為一負電壓。
7.如權(quán)利要求5所述的電可擦可編程只讀存儲器的操作，其中施加于該P-型阱的該第一負電壓可不同于施加于該第一P+漏極摻雜區(qū)的該第二負電壓。
8.如權(quán)利要求5所述的電可擦可編程只讀存儲器的操作，還包含施加一第三負電壓于該第二P+源極摻雜區(qū)，并同時開啟該第二PMOS晶體管，以使第一P+源極摻雜區(qū)亦具有該第三負電壓，以增強該浮置柵的該第二感應電壓。
9.一種單層多晶硅電可擦可編程只讀存儲器，包含有一第一PMOS晶體管及一第二PMOS晶體管串接該第一PMOS晶體管，其中該第一PMOS晶體管及該第二PMOS晶體管形成于一P型基底的一N-型阱上，該第一PMOS晶體管包含有一浮置柵、一第一P+漏極摻雜區(qū)及一第一P+源極摻雜區(qū)，該第二PMOS晶體管包含有一柵極以及一第二P+源極摻雜區(qū)，而該第一PMOS晶體管的該第一P+源極摻雜區(qū)同時用來作為該第二PMOS晶體管的一漏極；一二極管位于該P型基底中，其中該二極管包含有一P-型阱與一設置于該P-型阱中的N+型摻雜區(qū)，且該浮置柵系覆蓋于該N-型阱上并延伸至該N+型摻雜區(qū)上方，該浮置柵所覆蓋的該P-型阱與該N+型摻雜區(qū)的連接區(qū)域作為一雪崩注入點；以及一P+型護環(huán)位于該P-型阱中，且該浮置柵系部分覆蓋于該P+型護環(huán)上，以產(chǎn)生一P+接口于該浮置柵下方，其中施加于該P+型護環(huán)的電壓相同于施加于該P-型阱的電壓。
10.如權(quán)利要求9所述的電可擦可編程只讀存儲器，其中該浮置柵上方并無設置一控制柵極。
11.如權(quán)利要求9所述的電可擦可編程只讀存儲器，其中該P-型阱與該N+型摻雜區(qū)不與該第一PMOS晶體管的一P-型信道區(qū)域互相重迭。
12.如權(quán)利要求11所述的電可擦可編程只讀存儲器，其中當操作該電可擦可編程只讀存儲器時，施加一漏極電壓于該第一P+漏極摻雜區(qū)，并同時開啟該第二PMOS晶體管以使該第一P+源極摻雜區(qū)獲得一源極線電壓，該浮置柵可藉由一電容耦合效應獲得一第一感應電壓，導致該第一PMOS晶體管的該P-型通道開啟，且經(jīng)由信道熱電子注入機制，電子經(jīng)由一柵極氧化層注入并儲存于該浮置柵。
13.如權(quán)利要求9所述的電可擦可編程只讀存儲器，其中當操作該電可擦可編程只讀存儲器時，施加一第一正電壓于該N+型摻雜區(qū)并同時施加一第一負電壓于該P+型護環(huán)與該P-型阱，以誘發(fā)一雪崩擊穿，且一第二負電壓施加于該第一P+漏極摻雜區(qū)，以使該浮置柵藉由一電容耦合效應獲得一加強的第二感應電壓以增強雪崩熱電洞注入以吸引電洞與電子對中的熱電洞，將可使該浮置柵的電子藉由隧穿方式自該N+型摻雜區(qū)拉出。
14.如權(quán)利要求13所述的電可擦可編程只讀存儲器的操作，其中該第二感應電壓為一負電壓。
15.如權(quán)利要求13所述的電可擦可編程只讀存儲器的操作，其中施加于該P+型護環(huán)的該第一負電壓可不同于施加于該第一P+漏極摻雜區(qū)的該第二負電壓。
16.如權(quán)利要求13所述的電可擦可編程只讀存儲器的操作，還包含施加一第三負電壓于該第二P+源極摻雜區(qū)，并同時開啟該第二PMOS晶體管，以使第一P+源極摻雜區(qū)亦具有該第三負電壓，以加強該浮置柵的該第二感應電壓。
全文摘要
本發(fā)明包含有一第一PMOS晶體管及一第二PMOS晶體管形成于一P型基底的一N
文檔編號H01L21/8247GK1841753SQ20051005953
公開日2006年10月4日 申請日期2005年3月29日 優(yōu)先權(quán)日2005年3月29日
發(fā)明者彭迺真, 黃水欽, 李自強, 王泉富, 林松斌 申請人:聯(lián)華電子股份有限公司