專利名稱：半導體器件及制造該器件的方法
技術領域：
本發(fā)明涉及半導體器件及制造該器件的方法，具體地涉及包括半導體存儲器件的半導體器件及制造該器件的方法，該半導體存儲器件例如包括電阻器的靜態(tài)隨機存取存儲器。
背景技術：
根據近來增長的對SRAM(靜態(tài)隨機存取存儲器)的芯片或存儲單元的小型化和半導體器件更高集成度的需求，SRAM軟錯誤率(SER)的增大已經成為問題。以下將描述SER發(fā)生的原因。當阿爾法射線或宇宙射線穿過其上形成有包含存儲單元的SRAM的半導體襯底時，產生許多電子-空穴對。電子-空穴對被收集到該對N-MOS晶體管之一的柵極以便將連接到該N-MOS晶體管的存儲節(jié)點的電位從高(H)改變到低(L)。這使得連接到該對N-MOS晶體管中的另一個的存儲節(jié)點的電位從低(L)改變到高(H)。因此，影響了存儲在存儲單元中的數據。
為了降低SER中的影響，提供了一種在存儲單元的存儲節(jié)點處提供電阻或電容的技術，以便即使當由于阿爾法射線或宇宙射線使得存儲節(jié)點之一的電位從H改變到L時，也能由于由電阻器和電容器的特性決定的時間常數CR而使存儲節(jié)點的另一個的電位不易改變。
在日本特開專利公開2003-60087中公開了未連接到電阻器的MOS晶體管的柵電極具有包括半導體層和金屬-半導體化合物層的自對準硅化物(salicide)結構，而連接到電阻器的MOS晶體管的柵電極只包括半導體層以使半導體層的電阻用作電阻器。
在日本特開專利公開2000-269338中公開了在形成在自對準硅化物半導體元件和非自對準硅化物半導體元件上的層間絕緣膜的位置處開接觸孔，該位置對應于自對準硅化物半導體元件和非自對準硅化物半導體元件的形成位置，在層間絕緣膜和接觸孔的內表面上覆蓋阻擋金屬，并且除去在非自對準硅化物半導體元件形成位置處所開的接觸孔內表面上覆蓋的阻擋金屬。根據該公開，述說可以獲得一種半導體器件，通過它降低了需要高電阻的半導體元件的布局面積。
在日本特開專利公開H02-150062中公開了在柵電極的部分半導體層上形成高電阻區(qū)，其中控制高電阻區(qū)處雜質的劑量使其低于其它部分。
在日本特開專利公開2004-13920中公開了在MOS晶體管的柵極和節(jié)點的連接部分處形成多晶硅層和金屬層的多層結構，其中多層結構用作電阻器。
以上公開中所公開的技術涉及一種在部分低電阻區(qū)形成高電阻區(qū)的方法。由此，為了實施以上公開中公開的技術，光刻技術是必要的。然而，難以在具有精細圖案的SRAM存儲單元中形成高電阻區(qū)。此外，為了避免對存儲單元低電阻區(qū)的影響，當通過光刻技術形成高電阻區(qū)時需要余量區(qū)。這使得存儲單元尺寸增大。
發(fā)明內容
根據本發(fā)明，提供一種半導體器件，其包括具有不形成硅化物的連接區(qū)的導電層，所述導電層還具有圍繞至少部分所述連接區(qū)的自對準硅化物結構；接觸栓，其底表面形成在所述連接區(qū)上且其側表面與所述自對準硅化物結構接觸；以及連接到所述接觸栓的互連層。
在本發(fā)明的半導體器件中，所述導電層可以是靜態(tài)隨機存取存儲(SRAM)單元的柵電極。
在本發(fā)明的半導體器件中，所述SRAM單元具有一對驅動晶體管，所述互連層在所述驅動晶體管之一和所述驅動晶體管的另一個之間連接。
根據本發(fā)明，提供一種半導體器件，包括具有自對準硅化物結構的導電層，該導電層包括半導體層和在除連接區(qū)之外的所述半導體層表面上形成的硅化物層；以及在所述導電層的所述連接區(qū)上形成的接觸，該接觸用于將所述導電層連接到上部互連。這意味著，不在導電層的連接區(qū)上形成硅化物層。由此，接觸直接與半導體層連接。半導體層和接觸的接觸電阻作為電阻器。半導體層可以由多晶硅層構成。
在本發(fā)明的半導體器件中，所述導電層可以是MOS晶體管的柵電極。
本發(fā)明的半導體器件，還可以包括具有SRAM結構的存儲單元，該SRAM結構包括一對驅動晶體管(或驅動器晶體管)，所述該對驅動晶體管之一的柵電極通過其上提供有電阻器的節(jié)點互連連接到所述該對驅動晶體管的另一個的漏極。在該半導體器件中，所述導電層可以是所述該對驅動晶體管的所述一個的所述柵電極，且所述接觸可以是形成在所述柵電極上的所述節(jié)點互連。通過半導體層和接觸的接觸電阻實現電阻器。
本發(fā)明的半導體器件，還可以包括形成在所述導電層上以覆蓋其的層間電介質，其中所述層間電介質提供有接觸孔，且所述導電層的所述連接區(qū)由所述層間電介質的圖案限定。
本發(fā)明的半導體器件還可以包括蝕刻停止層，其由對所述硅化物層具有高蝕刻選擇性的材料構成，形成在所述層間電介質上，其中形成所述蝕刻停止層以具有與所述層間電介質相同的形狀。
根據本發(fā)明，提供一種用于制造半導體器件的方法，包括形成具有自對準硅化物結構的導電層，該導電層包括半導體層和在所述半導體層表面上形成硅化物層；在所述導電層上形成層間電介質以覆蓋所述導電層；在所述層間電介質中形成接觸孔以露出所述導電層的部分所述硅化物層；通過使用所述層間電介質作為用于自對準工藝的掩模蝕刻所述露出的硅化物層以除去所述硅化物層的所述部分；并且在所述接觸孔中形成接觸用于將所述導電層連接到上部互連。
根據本發(fā)明，提供一種用于制造半導體器件的方法，該半導體器件包括具有SRAM結構的存儲單元，該SRAM結構包括一對驅動晶體管，所述該對驅動晶體管之一的柵電極通過其上提供有電阻器的節(jié)點互連連接到所述該對驅動晶體管的另一個的漏極，該方法包括形成多個晶體管，每個包括具有自對準硅化物結構的柵電極、源和漏區(qū)，該柵電極包括半導體層和形成在所述半導體層表面上的硅化物層，所述多個晶體管包括所述該對驅動晶體管；在所述多個晶體管上形成層間電介質；在所述層間電介質中形成接觸孔，以露出所述驅動晶體管的所述柵電極的部分所述硅化物層；通過使用所述層間電介質作為用于自對準工藝的掩模蝕刻所述露出的硅化物層，以除去所述硅化物層的所述部分；并且在所述接觸孔中形成電連接到所述柵電極的接觸并用作所述節(jié)點互連。
在本發(fā)明的用于制造半導體器件的方法中，可以在所述形成接觸孔中形成多個接觸孔，且所述方法還包括形成掩模以覆蓋除形成在所述驅動晶體管的所述柵電極的所述硅化物層的所述部分上的所述接觸孔之外的所述多個接觸孔；并在所述蝕刻所述露出的硅化物層后除去所述掩模。
本發(fā)明的用于制造半導體器件的方法，還可以包括形成蝕刻停止層，其由對所述硅化物層具有高蝕刻選擇性的材料構成，位于所述層間電介質上，其中在所述形成接觸孔中還在所述蝕刻停止層中形成所述接觸孔。
根據本發(fā)明的半導體器件，在要連接上部互連或節(jié)點互連的部分導電層或柵電極處不形成硅化物層，且導電層或柵電極直接連接到上部互連或節(jié)點互連。由此，與其間形成硅化物層時的情況相比，其間的接觸電阻不降低。因此，可以獲得其中具有高電阻的電阻器的結構，該電阻器提供在上部互連或節(jié)點互連上。
根據本發(fā)明的用于制造半導體器件的方法，通過使用形成有接觸孔的層間電介質作為用于自對準工藝的掩模選擇性地蝕刻硅化物層。因此，不需要高精度的光刻技術。因此，可以通過簡單的制造工藝獲得本實施例的半導體器件。此外，通過使用自對準工藝，不需要余量區(qū)。從而不會增大半導體器件的尺寸。
由以下參考附圖的描述，本發(fā)明的上述和其它目的、優(yōu)點和特征將更明顯，其中圖1示出了本發(fā)明半導體器件的等效電路；圖2A、2B和2C示出了圖1中所述的包括存儲單元MC的半導體器件的布局；圖3A和3B分別示出了圖2A至2C所示結構A-A線和B-B線的截面圖；圖4A至4C是上述半導體器件的截面圖，示出了存儲單元MC的制造工藝；以及圖5A至5C是實施例的半導體器件的截面圖，示出了存儲單元MC的制造工藝。
具體實施例方式
現在，將在此參考說明性實施例描述本發(fā)明。本領域技術人員將認識到，使用本發(fā)明的講解可以實現許多替換實施例且本發(fā)明不限于用于說明目的所舉例的實施例。
(第一實施例)圖1示出了本發(fā)明半導體器件的等效電路。本實施例中的半導體器件是包含六個MOS(金屬氧化物半導體)晶體管的所謂的6Tr存儲單元(下文簡稱為存儲單元MC)的SRAM。
存儲單元MC包括一對驅動晶體管Q3和Q4、一對負載晶體管Q1和Q2和一對傳輸晶體管Q5和Q6。兩個驅動晶體管Q3和Q4都是N-MOS晶體管(N溝道晶體管)。兩個負載晶體管Q1和Q2都是P-MOS晶體管(P溝道晶體管)。負載晶體管Q1和Q2的源極或漏極分別串聯連接到驅動晶體管Q3和Q4的源極或漏極。傳輸晶體管Q5和Q6是N-MOS晶體管(N溝道晶體管)。傳輸晶體管Q5和Q6的源極或漏極分別節(jié)點N1和N2，該節(jié)點N1和N2分別是晶體管Q1和Q3以及晶體管Q2和Q4連接點。
就負載晶體管Q1而言，源極連接到電源VDD，漏極連接到驅動晶體管Q3的漏極，且柵極連接到驅動晶體管Q3的柵極。就驅動晶體管Q3而言，源極接地(連接到地GND)。驅動晶體管Q3的漏極通過傳輸晶體管Q5連接到位線DL1。
就負載晶體管Q2而言，源極連接到電源VDD，漏極連接到驅動晶體管Q4的漏極，且柵極連接到驅動晶體管Q4的柵極。就驅動晶體管Q4而言，源極接地(連接到地GND)。驅動晶體管Q4的漏極通過傳輸晶體管Q6連接到位線DL2。
驅動晶體管Q3的漏極通過其上提供有電阻器R1的節(jié)點互連NL1連接到驅動晶體管Q4的柵極。驅動晶體管Q4的漏極通過其上提供有電阻器R2的節(jié)點互連NL2連接到驅動晶體管Q3的柵極。
傳輸晶體管Q5和Q6的柵極分別連接到字線WL。
圖2A、2B和2C示出了圖1所述的包含存儲單元MC的半導體器件100的布局。
圖2A示出了包括在襯底101上形成的N型擴散層102、P型擴散層103和三個多晶硅層104的結構。分別形成N型擴散層102和P型擴散層103以具有預定圖案。每個多晶硅層104形成在N型擴散層102或P型擴散層103上，以使每個多晶硅層104與N型擴散層102或P型擴散層103交叉。
由多晶硅層104形成晶體管Q1至Q6的柵極(G1、G2、G3)和字線WL(此處WL＝G3)。由N型擴散層102和多晶硅層104形成N-MOS晶體管Q3至Q6。由P型擴散層103和多晶硅層104形成P-MOS晶體管Q1和Q2。
圖2B示出了包括第一互連層111的結構，其形成在圖2A所示的結構上，該第一互連層111由鋁層形成并通過接觸C(包括接觸C11、C12、C21和C22)連接到N型擴散層102、P型擴散層103和多晶硅層104。
第一互連層111在其部分處將P-MOS晶體管Q1和N-MOS晶體管Q3與P-MOS晶體管Q2和N-MOS晶體管Q4連接起來。具體地，第一互連層111的接觸C11與C12之間的部分和接觸C21與C22之間的部分分別用作節(jié)點互連NL1和節(jié)點互連NL2。
圖2C示出了包括作為位線DL1和DL2的第二互連層121的結構，其形成在圖2B所示的結構上。第二互連層121形成在第一互連層111上并通過通孔栓122與其連接。
圖3A和3B分別示出了圖2A至2C所示結構的A-A線和B-B線的截面圖。
圖3A示出了在第一互連層111下形成的接觸C11和C21的結構。圖3B示出了在第一互連層111下形成的接觸C22和C23的結構。
如圖3B所示，通過形成在硅襯底101表面上的隔離層105隔離N型擴散層102和P型擴散層103。半導體器件100還包括柵絕緣體106和形成在柵絕緣體106上的多晶硅層104。通過柵絕緣體106和多晶硅層104形成柵電極G1、G2和G3(字線WL)。在多晶硅層104的表面上提供由Ti、Co等構成的硅化物層107。通過硅化物層107，降低多晶硅104的電阻。在本實施例中，分別在N型擴散層102和P型擴散層103的表面上形成硅化物層107。由此，也降低了N型擴散層102和P型擴散層103的電阻。
此外，半導體器件100還包括由形成在多晶硅層104側面的絕緣膜構成的側壁108和提供有接觸孔112的層間電介質110，層間電介質110形成在硅襯底101的整個表面上。接觸C分別形成在接觸孔112中。每個接觸C由阻擋金屬層113和接觸栓114構成，其中阻擋金屬層113形成在接觸孔112內側表面上、由TiN/Ti構成，接觸栓114由W(鎢)構成，形成在阻擋金屬層113上以填滿接觸孔112。
就接觸C11和C21而言，除去接觸孔112之下區(qū)域處的硅化物層107，以使阻擋金屬層113分別直接連接到多晶硅層104，其間沒有插入硅化物層107。
由形成在阻擋金屬層113和接觸栓114上的部分第一互連層111形成節(jié)點互連NL1和NL2。在該情況下，分別通過多晶硅層104與接觸C11和C12的接觸電阻實現在節(jié)點互連NL1和NL2上提供的電阻器R1和R2。
圖4A至4C是如上所述半導體器件的截面圖，示出了存儲單元MC的制造工藝。在圖4A至4C中，區(qū)域“A-A”相當于圖3A，且區(qū)域“B-B”相當于圖3B。
如圖4A所示，在硅襯底101上形成隔離層105。然后，在硅襯底101的整個表面上形成柵絕緣體106。隨后，在柵絕緣體106上形成多晶硅層104。選擇性構圖多晶硅層104以形成柵電極G1、G2和G3(字線WL)。然后，在柵電極側表面形成側壁108。隨后，用柵電極和側壁作為用于自對準工藝的掩模，以通過雜質注入形成N型擴散層102和P型擴散層103。然后，在硅襯底101整個表面上形成Ti和Co，并加熱硅襯底101以便在多晶硅104、N型擴散層102和P型擴散層103上形成硅化物層107。然后，在硅襯底101上形成層間電介質110。
隨后，如圖4B所示，在層間電介質110的預定區(qū)域處提供接觸孔112。形成接觸孔112直到露出硅化物層107的表面為止。在多晶硅層104、N型擴散層102和P型擴散層103上形成接觸孔。
然后，如圖4C所示，用由光致抗蝕劑構成的抗蝕劑掩模131覆蓋形成在N型擴散層102和P型擴散層103上的接觸孔112。然后，用形成有接觸孔112的層間電介質110作為用于自對準工藝的掩模，以便通過干法蝕刻、濕法蝕刻或其組合蝕刻形成在多晶硅層104上的露出的硅化物層107。通過該工藝，只在接觸孔112(C11和C21)底部處除去形成在多晶硅層104上的硅化物層107，以使多晶硅層104在這些區(qū)域露出。然后，除去抗蝕劑掩模131。
如圖3A和3B所示，通過濺射Ti/TiN在硅襯底101上形成阻擋金屬層113，并通過CVD(化學氣相淀積)在阻擋金屬層113上形成由W構成的接觸栓114。然后，進行CMP(化學機械拋光)以除去位于接觸孔112之外的Ti/TiN層和W層的多余物。隨后，在層間電介質110上形成鋁層。以預定圖案構圖鋁層以形成第一互連層111。雖然未在圖3A和3B中描述，但是在第一互連層111上形成第二層間電介質、形成在第二電介質中的接觸和第二互連層，并以預定圖案構圖第二互連層，以便通過通孔栓122(圖2C所示)將第二互連層121(位線DL1和DL2)連接到各第一互連層111。由此，形成存儲單元MC。
根據本實施例的包含存儲單元MC的半導體器件，由于在每個多晶硅層104上形成了硅化物層107，可以降低每個MOS晶體管Q1至Q4的柵電極G1和G2的電阻。此外，同樣，由于在每個多晶硅層104上形成了硅化物層107，可以降低每個MOS晶體管Q5和Q6的柵電極G3的電阻。
而且，由于接觸C11和C21直接連接到多晶硅層104，而在其間沒有插入硅化物層107，因此，與當在接觸C11和C21與多晶硅層104之間形成硅化物層107時的情況相比，接觸C11和C21與多晶硅層104之間的接觸電阻變得更大。因此，可以通過該結構獲得圖1所示的電阻器R1和R2。
由于未除去其下的硅化物層107，可以降低通過接觸C而不是接觸C11和C12連接的多晶硅層104和第一互連層111的接觸電阻。
此外，根據本實施例的制造工藝，使用提供有接觸孔122的層間電介質110作為用于自對準工藝的掩模蝕刻形成在多晶硅層104上的硅化物層107。由此，在本實施例中不需要在以上公開中所描述的常規(guī)技術中所需要的那些高精度光刻技術。因此，可以通過簡單的制造工藝獲得本實施例的半導體器件100。此外，通過使用自對準工藝，不需要余量區(qū)。因此，通過引入本實施例的技術不會增大存儲單元的尺寸。
(第二實施例)本實施例的半導體器件100具有與圖1所示相同的電路結構。本實施例的半導體器件100具有與第一實施例相同的結構，只是它包括形成在層間電介質110上的蝕刻停止層。
圖5A至5C是本實施例的半導體器件的截面圖，示出了存儲單元MC的制造工藝。
如圖5A所示，依照與參考圖4A所述的第一實施例中相同的工藝形成半導體器件。然后，在層間電介質110上形成蝕刻停止層115。蝕刻停止層115可以由對硅化物層107和層間電介質110具有高蝕刻選擇性的材料構成，以便當在以下工藝中蝕刻硅化物層107時起到保護層間電介質110表面的作用。
然后，如圖5B所示，選擇性蝕刻蝕刻停止層115和層間電介質110以便在其預定區(qū)域處形成接觸孔112。通過該工藝，選擇性露出形成在每個接觸孔112底部處的硅化物層107。
然后，如圖5C所示，與第一實施例中所述的相同，用抗蝕劑掩模131覆蓋形成在N型擴散層102和P型擴散層103上的接觸孔112。隨后，使用蝕刻停止層115和形成有接觸孔112的層間電介質110作為用于自對準工藝的掩模，通過干法蝕刻、濕法蝕刻或其組合蝕刻形成在多晶硅層104上的露出的硅化物層107。通過該工藝，只在接觸孔112(C11和C21)底部處除去在多晶硅層104上形成的硅化物層107以使多晶硅層104在這些區(qū)域處露出。
以上工藝幾乎與第一實施例中所述的那些相同并且可以獲得圖3A和3B所示的具有存儲單元的半導體器件。在該實施例中也可以獲得如第一實施例所述的相同優(yōu)點。
此外，由于在層間電介質110上形成蝕刻停止層115，因此可以防止蝕刻液體或蝕刻氣體對未形成抗蝕劑掩模131的部分層間電介質110的損害。由此，可以保持了層間電介質110的形狀，并且可以保持接觸的形狀。因此，可以獲得具有高可靠性的半導體器件。
本發(fā)明不僅僅適用于實施例中所述的SRAM存儲單元的電阻器，而且適用于任何具有包括形成在多晶硅層上的硅化物層的自對準硅化物結構的互連，其中將其上具有電阻器的接觸連接到硅化物層。在該情況下，通過自對準工藝蝕刻在層間電介質中形成的接觸孔底部形成的硅化物層可以簡單地獲得接觸直接連接到硅化物層的結構。
雖然已經參考優(yōu)選實施例描述了本發(fā)明，但是對本領域技術人員來說，很明顯該實施例僅僅是示范，并且可以在不脫離本發(fā)明范圍的情況下作出各種改變。
權利要求
1.一種半導體器件，包括具有不形成自對準硅化物的連接區(qū)的導電層，所述導電層還具有圍繞至少部分所述連接區(qū)的自對準硅化物結構；接觸栓，其底表面形成在所述連接區(qū)上且其側表面與所述自對準硅化物結構接觸；以及連接到所述接觸栓的互連層。
2.根據權利要求1底器件，其中所述導電層是靜態(tài)隨機存取存儲(SRAM)單元的柵電極。
3.根據權利要求2的器件，其中所述SRAM單元具有一對驅動晶體管，所述互連層在所述驅動晶體管之一和所述驅動晶體管的另一個之間連接。
4.一種半導體器件，包括具有自對準硅化物結構的導電層，包括半導體層和在除連接區(qū)之外的所述半導體層表面上形成的硅化物層；以及在所述導電層的所述連接區(qū)上形成的接觸，該接觸用于將所述導電層連接到上部互連。
5.根據權利要求4的半導體器件，其中所述導電層是MOS晶體管的柵電極。
6.根據權利要求4的半導體器件，還包括具有SRAM結構的存儲單元，該SRAM結構包括一對驅動晶體管，所述該對驅動晶體管之一的柵電極通過其上提供有電阻器的節(jié)點互連連接到所述該對驅動晶體管的另一個的漏極，其中所述導電層是所述該對驅動晶體管中的所述一個的所述柵電極，且所述接觸是形成在所述柵電極上的所述節(jié)點互連。
7.根據權利要求4的半導體器件，還包括形成在所述導電層上以覆蓋其的層間電介質，其中所述層間電介質提供有接觸孔，且所述導電層的所述連接區(qū)由所述層間電介質的圖案限定。
8.根據權利要求7的半導體器件，還包括形成在所述層間電介質上的蝕刻停止層，其由對所述硅化物層具有高蝕刻選擇性的材料構成，其中形成所述蝕刻停止層以具有與所述層間電介質相同的形狀。
9.根據權利要求5的半導體器件，還包括形成在所述導電層上以覆蓋其的層間電介質，其中所述層間電介質提供有接觸孔，且所述導電層的所述連接區(qū)由所述層間電介質的圖案限定。
10.根據權利要求9的半導體器件，還包括形成在所述層間電介質上的蝕刻停止層，其由對所述硅化物層具有高蝕刻選擇性的材料構成，其中形成所述蝕刻停止層以具有與所述層間電介質相同的形狀。
11.根據權利要求6的半導體器件，還包括形成在所述導電層上以覆蓋其的層間電介質，其中所述層間電介質提供有接觸孔，且所述導電層的所述連接區(qū)由所述層間電介質的圖案限定。
12.根據權利要求11的半導體器件，還包括形成在所述層間電介質上的蝕刻停止層，其由對所述硅化物層具有高蝕刻選擇性的材料構成，其中形成所述蝕刻停止層以具有與所述層間電介質相同的形狀。
13.一種用于制造半導體器件的方法，包括形成具有自對準硅化物結構的導電層，包括半導體層和在所述半導體層表面上形成的硅化物層；在所述導電層上形成層間電介質以覆蓋所述導電層；在所述層間電介質中形成接觸孔以露出所述導電層的部分所述硅化物層；通過使用所述層間電介質作為用于自對準工藝的掩模蝕刻所述露出的硅化物層以除去所述硅化物層的所述部分；并且在所述接觸孔中形成接觸將所述導電層連接到上部互連。
14.根據權利要求13的用于制造半導體器件的方法，其中所述半導體器件包括具有SRAM結構的存儲單元，該SRAM結構包括一對驅動晶體管，所述該對驅動晶體管之一的柵電極通過其上提供有電阻器的節(jié)點互連連接到所述該對驅動晶體管的另一個的漏極，所述形成導電層包括形成多個晶體管，每個包括具有自對準硅化物結構的柵電極、源和漏區(qū)，該具有自對準硅化物結構的柵電極包括半導體層和形成在所述半導體層表面上的硅化物層，所述多個晶體管包括所述該對驅動晶體管；所述形成層間電介質包括在所述多個晶體管上形成層間電介質；所述形成接觸孔包括在所述層間電介質中形成接觸孔，以露出所述驅動晶體管的所述柵電極的部分所述硅化物層；所述蝕刻所述露出的硅化物層包括通過使用所述層間電介質作為用于自對準工藝的掩模蝕刻所述露出的硅化物層，以除去所述硅化物層的所述部分；并且所述形成接觸包括在所述接觸孔中形成電連接到所述柵電極的接觸并用作所述節(jié)點互連。
15.根據權利要求14的用于制造半導體器件的方法，其中在所述形成接觸孔中形成多個接觸孔，且所述方法還包括形成掩模以覆蓋除形成在所述驅動晶體管的所述柵電極的所述硅化物層的所述部分上的所述接觸孔之外的所述多個接觸孔；并在所述蝕刻所述露出的硅化物層后除去所述掩模。
16.根據權利要求14的用于制造半導體器件的方法，還包括形成位于所述層間電介質上的蝕刻停止層，其由對所述硅化物層具有高蝕刻選擇性的材料構成，其中在所述形成接觸孔中還在所述蝕刻停止層中形成所述接觸孔。
17.根據權利要求15的用于制造半導體器件的方法，還包括形成位于所述層間電介質上的蝕刻停止層，其由對所述硅化物層具有高蝕刻選擇性的材料構成，其中在所述形成接觸孔中還在所述蝕刻停止層中形成所述接觸孔。
全文摘要
一種半導體器件包括具有SRAM結構的存儲單元，該SRAM結構包括一對驅動晶體管，該對驅動晶體管之一的柵電極通過其上提供有電阻器的節(jié)點互連連接到該對驅動晶體管的另一個的漏極。驅動晶體管之一的柵電極具有自對準硅化物結構，該柵電極包括半導體層和在除連接區(qū)之外的半導體層表面上形成的硅化物層。在連接區(qū)處的柵電極上形成的節(jié)點互連與柵電極連接。
文檔編號H01L21/8244GK1677677SQ20051006245
公開日2005年10月5日 申請日期2005年3月28日 優(yōu)先權日2004年3月29日
發(fā)明者橋本真吾 申請人:恩益禧電子股份有限公司