專利名稱：電荷陷入非揮發(fā)性記憶體的電荷平衡操作方法
技術領域：
本發(fā)明是有關于一種電性可程式化與可抹除的非揮發(fā)性記憶體，特別是關于一種具有除了進行臨界電壓的提升與降低的操作外、還可以改變記憶體中電荷的偏壓安排的電荷陷入記憶體。
背景技術：
基于被稱為EEPROM與快閃記憶體的電荷儲存結構的電可程式化、可抹除的非揮發(fā)性儲存技術，現(xiàn)在已有廣泛的應用。EEPROM和快閃記憶體使用了許多記憶胞結構。隨著集成電路尺寸的縮小，由于其制造過程的可測性和簡單性，人們對于架構在電荷陷入介電層的記憶胞結構越來越感興趣?；陔姾上萑虢殡妼拥挠洃洶Y構包括例如在工業(yè)上稱為NROM、SONOS和PHINES的結構。上述記憶胞結構主要藉由將電荷陷入在電荷陷入介電層，如氮化硅上來儲存資料。由于負電荷被陷入，記憶胞的臨界電壓會增大。當負電荷從電荷陷入介電層移除后，記憶胞的臨界電壓會變小。
傳統(tǒng)的SONOS裝置使用例如不到3納米的超薄的底層氧化物，可引起電洞直接穿隧進行通道抹除。雖然應用該技術的抹除速度很快，但由于電荷很容易通過超薄的底層氧化物而滲漏掉，因此該技術的資料保持能力很弱。
NROM元件使用相對厚一點的底層氧化物，例如超過3納米，通常在約5到9納米左右的底層氧化物來防止電荷的滲漏。不用電動直接穿隧，而用價帶對導電帶穿隧引起的熱電洞注入(band-to-band tunneling enhancedhot hole，BTBT-HH)來抹除記憶胞。然而，熱電洞注入會造成氧化物損壞，從而造成在高臨界電壓單元的電荷流失，以及在低臨界電壓單元的電荷增加。此外，由于電荷陷入結構中有難于抹除的電荷堆積，在程式化與抹除周期中，抹除時間必定逐漸增加。電荷堆積之所以產(chǎn)生是因為電洞注入點與電子注入點不一致，而且有些電子在經(jīng)過抹除脈沖后仍然會殘留下來。另外，在NROM快閃記憶體設備的磁區(qū)抹除過程中，由于元件大小、偏壓不一致等不同(例如通道長度的不同)，每個單元的抹除速度均不一致。上述抹除速度的不同導致很寬的電壓分布，其中一些單元變得難于抹除，而另一些單元則抹除過度。因此，在經(jīng)過多次程式化和抹除周期之后，目標臨界電壓窗變小甚至關閉，耐久性差的毛病就顯現(xiàn)出來了。若元件技術繼續(xù)向小型化方向發(fā)展，上述現(xiàn)象會變得更加嚴重。
另外，電荷陷入記憶元件可用淺能階或用深能階陷入在電荷陷入層中捕捉電子。陷入在淺能階陷入中的電子比在深能階陷入中的電子容易逃出陷入。淺能階的電子是造成電荷保持問題的主要根源。為了維持好的電荷保持能力，以被深能階陷入陷入的電子為較佳。
因此，需要有一種能在反復程式化和抹除后，不會遭受臨界電壓的升高而造成記憶胞無法工作，同時具有更好的電荷保持能力與可靠性的記憶胞。

發(fā)明內容
本發(fā)明提供一種耐久性與可靠性更好的操作記憶胞的方法，以及一種包括該記憶胞的集成電路的結構。本發(fā)明描述了一種電荷陷入型記憶胞的電荷平衡的操作方法。該電荷平衡操作方法包括一偏壓安排，可以對具有薄底介電層的記憶胞引起從閘極到通道的電場輔助電子注入與/或直接電洞穿隧，藉由從閘極到電荷陷入結構的電場輔助電子注入取得平衡，包括施加相對于基底的負閘極電壓(施加-VG或正基底電壓+VSUB或-VG與+VSUB的組合)，對源極與汲極施加接地或低正電壓。為了在實際時限內完成本發(fā)明的電荷平衡操作，記憶胞通道內閘極到基底的電壓要高于約-0.7V/納米，在下面將要說明的例子中約為-1V/納米。這樣，對于具有閘極，頂氧化物層，電荷陷入層以及通道上面的底氧化物層的記憶胞，電荷平衡操作用的閘極到基底的偏壓約等于以納米為單位的頂層介電層、電荷陷入層、底層介電層的組合中有效氧化物厚度乘以約-0.7到-1.1V/納米。
在電荷平衡操作中，閘極注入與電子的釋放的發(fā)生可以建立動態(tài)平衡或平衡狀態(tài)。閘極注入電子可以使得熱電洞抹除過后留下的電洞陷入中性化。因此，電荷平衡操作提供了一種強力的“電性退火”，將熱電洞注入引起的損壞限制到最低限度?？煽啃栽囼烇@示了該電荷平衡操作大大地減少了經(jīng)過許多次程式化與抹除的P/E周期之后的電荷損失。
根據(jù)所述的本發(fā)明技術的方法包括藉由第1偏壓安排以降低記憶胞的臨界電壓，藉由第2偏壓安排以提升記憶胞的臨界電壓，以及對記憶胞的閘極施加第1偏壓安排及第2偏壓安排中的其一以及第3偏壓安排，例如電荷平衡脈沖。第3偏壓安排引起第1電子流以及第2電子流。如果閘極具有相對于基底的負電壓，第1電子流是從閘極到電荷陷入結構(電子閘極注入)，第2電子流是從電荷陷入結構到基底(對通道的電子注入)。如果閘極具有相對于基底的正電壓，第1電子流是從基底到電荷陷入結構，第2電子流是從電荷陷入結構到閘極。第1電子流次數(shù)隨著臨界電壓的上升而減少，或隨著臨界電壓的降低而增加。第2電子流次數(shù)隨著臨界電壓的上升而增加，或隨著臨界電壓的降低而減少。這些電子的移動使得臨界電壓向目標臨界電壓收斂。本發(fā)明的技術更包括一種偏壓安排，其可于臨界電壓接近目標臨界電壓時平衡電荷陷入層的電荷分布，使其實質上跨越整個記憶胞通道的長度，而不是使電荷集中在通道的一邊或另一邊。
本發(fā)明還提供了一種有基底、基底上的記憶胞以及耦接于記憶胞的控制電路的集成電路。每個記憶胞都有臨界電壓，都具有電荷陷入結構，閘極，以及基底上的源極與汲極區(qū)?？刂齐娐钒ㄍㄟ^第1偏壓安排降低臨界電壓的邏輯電路，通過第2偏壓安排提升臨界電壓的邏輯電路，以及施用第3偏壓安排的邏輯電路。第3偏壓安排引起使得臨界電壓向收斂電壓收斂的第1電子流與第2電子流。
另一個實施例提供了一種有基底、基底上的記憶胞以及耦接于記憶胞的控制電路的集成電路。每個記憶胞都有臨界電壓，都具有電荷陷入結構，閘極，以及基底上的源極與汲極區(qū)。控制電路包括藉由第1偏壓安排以降低臨界電壓的邏輯電路，以及藉由施用第2偏壓安排與第3偏壓安排來回應降低臨界電壓指令的邏輯電路。記憶胞的臨界電壓藉由第2偏壓安排而降低。第3偏壓安排引起使得臨界電壓向收斂電壓收斂的第1電子流與第2電子流。
又一個實施例提供了一種有基底、基底上的記憶胞以及耦接于記憶胞的控制電路的集成電路。每個記憶胞都有臨界電壓，都具有電荷陷入結構，閘極，以及基底上的源極與汲極區(qū)?？刂齐娐钒ㄊ┯玫?偏壓安排的邏輯電路。第1偏壓安排引起電洞移動，第1電子流與第2電子流。在電洞移動中，電洞移動至電荷陷入結構，降低記憶胞的臨界電壓。由于電荷的移動，臨界電壓向收斂電壓收斂。
在一些實施例中，第1偏壓安排將電洞移出電荷陷入結構。例如，向電荷陷入結構的電子流會使被陷入的電洞與移動至電荷陷入結構的電子再結合。
在一些實施例中，電荷平衡偏壓安排被用來在任何抹除周期與降低臨界電壓之前，向電荷陷入型結構增加平衡的電荷。例如，電子的增加使得記憶胞的臨界電壓在任何提升與降低臨界電壓的周期之前得到提升。在一個實施例中，在任何提升與降低臨界電壓的周期之前，使被提升的該臨界電壓低于通過第1偏壓安排與第2偏壓安排所能實現(xiàn)的最低臨界電壓。在另一個實施例中，在任何提升與降低臨界電壓的周期之前，使被提升的該臨界電壓低于記憶胞的程式化確認電壓與抹除確認電壓。
這里所描述的本發(fā)明技術的實施例包括含電荷陷入結構的記憶胞的操作方法。該方法包括在通過第2偏壓安排提升記憶胞的臨界電壓中，藉由第1偏壓安排來降低記憶胞的臨界電壓。在經(jīng)過了一個發(fā)生了或可能發(fā)生多數(shù)次臨界電壓的提升降低周期的時間區(qū)間后，第3偏壓安排被用于平衡電荷陷入結構的電荷分布。在間隔地施用時，電荷平衡操作包括較長的脈沖(如下面所述的實施例中的1秒鐘)，這樣記憶胞就能達到平衡狀態(tài)，或接近平衡狀態(tài)。包括施用第3偏壓安排在內的電荷平衡操作之間的時間區(qū)間，可由許多適合具體實施情況的方式?jīng)Q定。例如，間隔可以用計時器來決定，每隔一段固定的時間進行電荷平衡操作?；蛘?，間隔可以用程式化與抹除周期的計數(shù)器來決定?；蛘?，間隔可以還用表示元件操作中的時間流逝的其他因素，包括電源的開關等等來決定。
本發(fā)明技術的實施例包括記憶胞的操作方法，該方法包括施用第1程式(通常是抹除)建立低臨界電壓狀態(tài)，包括使得電荷陷入結構的負電荷降低的第1偏壓安排，以及引起閘極與電荷陷入結構之間以及通道中的電荷陷入結構間的平衡電荷穿隧的第2偏壓安排。第2程式(通常是程式化)用來在記憶胞建立高臨界電壓狀態(tài)，包括引起電荷陷入結構的負電荷提升的第3偏壓安排。在建立低臨界電壓狀態(tài)的程式中，施用電荷平衡脈沖的實施例中，電荷平衡脈沖可以不長至足以實現(xiàn)平衡狀態(tài)的程度，但是要長到(在下面將要說明的實施例中為50至100毫秒)足以使得臨界電壓有所收斂，電荷陷入結構的電荷有所平衡。
這里所要說明的電荷平衡與抹除技術可以用任何順序進行，例如以回應開始抹除操作的抹除指令為起點的順序。藉由將電荷平衡操作作為抹除操作的一部分，該操作只要較短的電荷平衡脈沖區(qū)間就可以方便地進行，不一定能達到平衡狀態(tài)，但是可以使得電荷陷入結構的電荷分布趨于平衡。例如，可以在抹除前用一個較短的電荷平衡脈沖，由于熱電洞注入前電荷陷入結構的負電荷，該電荷平衡脈沖會引起較大的電子射出流，使得抹除狀態(tài)電壓分布收緊，使得抹除容易進行?；蛘?，可以在抹除后用一個較短的電荷平衡脈沖，由于電荷陷入結構中有更多的正電荷，該電荷平衡脈沖會引起較大的電子注入，使得電洞陷入中性化，改善電荷的保持。
對于NROM之類的快閃記憶體設備，磁區(qū)的抹除是用熱電洞抹除程式進行的。在所述的本發(fā)明技術的實施例中，另外還將電荷平衡操作與熱電洞抹除程結合起來使用。由于電荷平衡操作具有自收斂的性質，它能幫助提升抹除過度的記憶胞的臨界電壓電壓，降低難以抹除的記憶胞的臨界電壓。另外，用電荷平衡操作可以完成對整個一個陣列的記憶胞的低臨界電壓狀態(tài)的目標臨界電壓分布的收緊。對于SONOS型的記憶胞，抹除程式用FN穿隧結合電荷平衡脈沖進行。
另一種將電荷平衡與熱電洞抹除結合起來的方法是在進行電荷平衡的負閘極電壓偏壓安排中，稍稍開啟源極與汲極的接面偏壓。在這種情況下，熱電洞注入、閘極注入與電子逃選同時發(fā)生。該混合抹除方法也顯示出比傳統(tǒng)的熱電洞抹除方法有更好的耐久性與可靠性。
本發(fā)明技術還提出了一種智慧抹除規(guī)則系統(tǒng)。使用者可以設計出合適的電荷平衡與抹除順序來獲得良好的耐久性與可靠性。基于負閘極穿隧的電荷平衡操作與熱電洞注入或其他偏壓安排結合使用，以獲得更好的抹除狀態(tài)臨界電壓控制與可接受的抹除速度。電荷平衡/熱電洞抹除可以同時對過度抹除與難以抹除的記憶胞使臨界電壓收斂。
電荷平衡操作可以用來做為使得電洞陷入中性化的電退火步驟，從而大大地改善元件的可靠性。
電荷平衡方法與抹除方法可以在抹除操作中按任何順序結合，或者可以同時使用。
另一種方法實施例也施用多種偏壓安排。藉由第1偏壓安排，記憶胞的臨界電壓被提升。在回應降低臨界電壓的指令時，施用第2偏壓安排與第3偏壓安排。藉由第2偏壓安排，記憶胞的臨界電壓被降低。第3偏壓安排包括使得臨界電壓向收斂電壓收斂的電荷平衡脈沖。在一些實施例中，在回應降低臨界電壓的指令時，在施用第2偏壓安排前先用第3偏壓安排。在一些實施例中，在回應降低臨界電壓的指令時，在施用第2偏壓安排前后均施用第3偏壓安排。在另外的一些實施例中，電荷平衡第3偏壓安排與第2偏壓安排同時結合使用。
另一個實施例提出了一種具有基底、基底上的記憶胞以及耦接于記憶胞的控制電路的集成電路。每個記憶胞都有臨界電壓，都具有電荷陷入結構，閘極，以及基底上的源極與汲極區(qū)?？刂齐娐钒ń逵傻?偏壓安排提升臨界電壓(程式化)的邏輯電路，以及施用第2偏壓安排與第2偏壓安排回應降低臨界電壓(抹除)指令的邏輯電路。藉由第2偏壓安排，記憶胞的臨界啟動電壓被降低。第3偏壓安排引起電荷移動的平衡，這樣臨界電壓朝著目標臨界電壓收斂。
在一些實施例中，電荷平衡偏壓安排被用來在任何提升與降低臨界電壓的周期之前向電荷陷入結構增加電荷。例如，記憶胞的電荷陷入結構的平衡狀態(tài)中電子的增加使得記憶胞的臨界電壓在任何提升與降低臨界電壓的周期之前得到提升。
根據(jù)本發(fā)明技術的實施例的程式化規(guī)則系統(tǒng)包括藉以改變記憶胞的電荷陷入結構的電子陷入頻譜的補充周期。補充周期包括施用偏壓安排提升電荷陷入結構的負電荷，接下來用短電荷平衡脈沖使電子從電荷陷入結構的淺陷入中射出，以及反復施用偏壓安排來增加電荷陷入結構的負電荷。用一個或多個補充周期來提升電荷陷入結構的深陷入內的電子的相對濃度，保持程式化操作目標的高臨界狀態(tài)。淺能階的電子比深能階的電子逃出陷入快。在電荷平衡脈沖后，臨界電壓下降了一些，用再程式化或電荷的“補充”使得元件恢復到原來的程式確認臨界電壓水準。反復進行電荷平衡/補充操作過程就使得陷入頻譜向深能階電子移頻。這個現(xiàn)象被稱為“頻譜藍位移”。補充操作過程能大大地提升電荷的保持，即使對被無數(shù)次程式化與抹除周期嚴重損壞的元件來說也是如此。因此，補充操作過程提供了改善電荷陷入存貯元件的電荷保持能力的有效操作。還有，用補充方法，便可以用薄的介電質底層、電荷陷入結構以及介電質頂層而不會有電荷損失。薄的介電層能有助于電荷陷入存貯組件的縮小。
另一個實施例提出一種具有基底、基底上的記憶胞以及耦接于記憶胞的控制電路的集成電路。每個記憶胞都有臨界電壓，都具有電荷陷入結構，閘極，以及基底上的源極與汲極區(qū)?？刂齐娐钒ń逵缮鲜龅难a充操作過程提升臨界電壓(程式化)的邏輯電路。
電荷平衡操作的目標臨界電壓依賴于若干因素，包括從閘極通過頂介電層到電荷陷入結構，以及從電荷陷入結構藉由底層介電層到通道的電荷穿隧相對量。對于較低的目標臨界電壓，從閘極到電荷陷入結構的電子穿隧的注入電流相對于從電荷陷入結構到通道的電子穿隧的注入電流來說被減少。在本發(fā)明技術的實施例中，是用具有較高功函數(shù)的閘極材料來禁止頂層介電層中的穿隧來實現(xiàn)該減少的。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下。


圖1A繪示是在任何程式化與抹除周期前的電荷陷入記憶胞的簡化示意圖。
圖1B繪示是在任何程式化與抹除周期前增加了平衡的電荷分布的圖1A的電荷陷入記憶胞的簡化示意圖。
圖2A繪示是經(jīng)過了多個程式化與抹除周期后的電荷陷入記憶胞的簡化示意圖。
圖2B繪示是平衡了電荷分布后的、圖2A的電荷陷入記憶胞的簡化示意圖。
圖3A繪示是平衡了電荷分布后的電荷陷入記憶胞的簡化示意圖。
圖3B繪示是正在進行通道熱電子注入的圖3A的電荷陷入記憶胞的簡化示意圖。
圖3C繪示是正在進行價帶對導電帶穿隧熱電洞注入的圖3B的電荷陷入記憶胞的簡化示意圖。
圖3D繪示是正在進行電荷分布平衡的圖3C的電荷陷入記憶胞的簡化示意圖。
圖4繪示表示改變經(jīng)過多數(shù)次程式化與抹除周期后的電荷陷入記憶胞的電荷分布的代表性操作過程。
圖5繪示表示向任何程式化與抹除周期前的電荷陷入記憶胞增加電荷，以及改變經(jīng)過多數(shù)次程式化與抹除周期后的電荷陷入記憶胞的電荷分布的代表性操作過程。
圖6繪示是臨界電壓與程式化與抹除周期關系的圖表，對改變電荷分布前后的記憶胞的臨界電壓進行比較。
圖7繪示是臨界電壓與程式化與抹除周期關系的圖表，表示改變電荷分布后記憶胞的臨界電壓的一致性。
圖8繪示是臨界電壓與抹除操作次數(shù)關系的圖表，對進行與未進行改變電荷分布的降低臨界電壓的抹除操作的效果進行比較。
圖9繪示是三角臨界電壓與保持時間關系的圖表，對沒有進行過任何程式化與抹除周期的程式化記憶胞與進行過許多次程式化與抹除周期的記憶胞進行比較。
圖10繪示是三角臨界電壓與保持時間關系的圖表，對在任何程式化與抹除周期前增加了電荷，但是此后進行了不同次數(shù)程式化與抹除周期的記憶胞進行比較。
圖11繪示表示向任何程式化與抹除周期前的電荷陷入記憶胞增加電荷，以及改變經(jīng)過了可能發(fā)生程式化與抹除周期的時間區(qū)間后的電荷陷入記憶胞的電荷分布的代表性操作過程。
圖12繪示是根據(jù)本發(fā)明的一個實施例的集成電路的簡化示意圖。
圖13繪示是包括平衡脈沖的抹除過程的流程圖。
圖14繪示是另一種包括平衡脈沖的抹除過程的流程圖。
圖15繪示是臨界電壓與時間關系的圖表，對各閘極電壓的不同飽和率進行比較。
圖16與圖17繪示是臨界電壓與時間關系的圖表，表示記憶胞回應改變電荷陷入結構的電荷分布的偏壓的收斂行為。
圖18繪示是臨界電壓與時間關系的圖表，表示不同通道長度的記憶胞的收斂行為。
圖19繪示是定期改變電荷分布的多位元記憶胞臨界電壓與程式化與抹除周期次數(shù)關系的圖表。
圖20繪示是沒有定期改變電荷分布的多位元記憶胞臨界電壓與程式化與抹除周期次數(shù)關系的圖表。
圖21繪示是三角臨界電壓與保持時間關系的圖表，對定期改變電荷分布與沒有定期改變電荷分布的記憶胞進行對照。
圖22繪示是具有同時降低記憶胞的臨界電壓與改變電荷獲層電荷分布的混合偏壓的電荷陷入記憶胞的簡化示意圖。
圖23繪示是臨界電壓與時間關系的圖表，對有不同混合偏壓的記憶胞進行比較。
圖24與25繪示表示藉由在降低記憶胞的臨界電壓前后改變電荷陷入層的電荷分布對記憶胞進行操作的代表性操作過程。
圖26繪示表示藉由施用在降低記憶胞的臨界電壓的同時改變電荷陷入層的電荷分布的混合偏壓對記憶胞進行操作的代表性操作過程。
圖27繪示是有根據(jù)所述本發(fā)明技術的實施例的補充周期的程式化操作的流程圖。
圖28繪示是一個有補充周期的程式化操作的實施例的電荷平衡脈沖的臨界電壓與抹除時間關系的圖表。
圖29繪示是用于圖28的資料的程式化操作的實施例的臨界電壓與補充周期的關系的圖表。
圖30繪示是一個有補充周期的程式化操作的實施例的電荷平衡脈沖的臨界電壓與抹除時間關系的圖表。
圖31繪示是用于圖30的資料的程式化操作的實施例的臨界電壓與補充周期的關系的圖表。
圖32繪示是表示程式化使用補充操作的元件與程式化不使用補充操作的元件的資料保持特性的圖表。
圖33繪示是電荷陷入記憶胞的簡化能級圖，對本說明書中所用的概念進行說明。
110、210、310閘極120、220、320頂層介電層結構130、230、330電荷陷入結構140、240、340底介電層結構150、250、350n+摻雜區(qū)160、260、360n+摻雜區(qū)170、270、370P摻雜區(qū)131、231、132、232、331、335電子333電洞334熱電洞注入具體實施方式
請參閱圖1所示，是電荷陷入記憶胞的簡化示意圖?；装╪+摻雜區(qū)150與160，以及n+摻雜區(qū)150與160之間的P摻雜區(qū)170。記憶胞的其余部分包括基底上的底層介電層結構140，底層介電層結構140(底層氧化物)上的電荷陷入結構130，電荷陷入結構130上的頂層介電層結構120(頂層氧化物)，以及頂層介電層結構120上的閘極110。有代表性的頂層介電層有厚度約5到10納米的二氧化硅與氮氧化硅，或包括例如Al2O3在內的其他類似的高介電常數(shù)材料。有代表性的底層介電層有厚度約3到9納米的二氧化硅與氮氧化硅，或其他類似的高介電常數(shù)材料。有代表性的電荷陷入結構包括厚度約3到9納米的氮化硅，或包括例如Al2O3、HfO2等金屬氧化物在內的其他類似的高介電常數(shù)材料。電荷陷入結構可以是不連續(xù)的電荷陷入材料的區(qū)段或粒子的群組，也可以是如圖式繪示的連續(xù)的電荷陷入層。電荷陷入結構130已經(jīng)陷入了例如以電子131為代表的電荷。
NROM型單元的記憶胞具有，例如厚度在3納米至10納米范圍內的底層氧化物，厚度在3納米至9納米范圍內的電荷陷入層，以及厚度在5納米至10納米范圍內的頂層氧化物。SONOS型單元的記憶胞具有，例如厚度在1納米至3納米范圍內的底層氧化物，厚度在3納米至5納米范圍內的電荷陷入層，以及厚度在3納米至10納米范圍內的頂層氧化物。
在一些實施例中，閘極為其功函數(shù)大于n型硅的固有功函數(shù)，或大于約4.1eV，最好大于約4.25eV，包括例如大于約5eV的材料。具有代表性的閘極材料包括p型多晶硅，TiN，Pt以及其他高功函數(shù)金屬與材料。其他適用于本發(fā)明技術的實施例的、具有較高功函數(shù)的材料包括但不限于Ru，Ir，Ni以及Co等金屬，包括但不限于Ru-Ti與Ni-T等合金，包括但不限于RuO2等金屬氧化物。高功函數(shù)閘極材料能比通常的n型多晶硅形成更高的注入障礙。以二氧化硅為頂層介電層的n型多晶硅閘極的注入障礙約為3.15eV。因此，本發(fā)明技術的實施例用注入障礙高于3.15eV，例如高于3.4eV，最好是高于4eV的材料作閘極與頂層介電層材料。以二氧化硅為頂層介電層的p型多晶硅閘極的注入障礙約為4.25eV，如后面將要參照圖1B更詳細地討論那樣，其收斂單元的臨界電壓要比具有以二氧化硅為頂層介電層的n型多晶硅閘極的單元降低約2伏。
在圖1A的示意圖中，記憶胞沒有進行過任何程式化與抹除周期，陷入的電子是例如半導體制造制程的結果。在這種記憶胞的陣列中，在制造制程中被陷入在記憶胞中的電荷量在陣列內部就可以有很大的差別。
這里一般所說的程式化是指提升記憶胞的臨界電壓，抹除則是指降低記憶胞的臨界電壓。但是，本發(fā)明包括的產(chǎn)品與方法中既有程式化是指提升記憶胞的臨界電壓，抹除是指降低記憶胞的臨界電壓的產(chǎn)品與方法，也有程式化是指降低記憶胞的臨界電壓，抹除是指提升記憶胞的臨界電壓的產(chǎn)品與方法。
圖1B繪示是在任何程式化與抹除周期前增加了電荷的圖1A的電荷陷入記憶胞的簡化示意圖。將一個0V的電壓置于源極150、汲極160以及基底170上。一個-20V的電壓置于閘極110上，足以在底層氧化物上引發(fā)一個約0.7到1.0V/nm或更高的電場。該偏壓安排可以藉由引起從閘極到電荷陷入層的電子注入流與從電荷陷入結構到通道的電子注入流來平衡電荷陷入結構130的電荷分布，在經(jīng)過足夠的時間后達到動態(tài)平衡或平衡狀態(tài)，在這種狀態(tài)下記憶胞的臨界電壓收斂在目標臨界，結果形成整個通道長度的電荷的平衡分布。該偏壓安排實質上是對記憶胞的整個通道對稱的。如在施用偏壓安排前單元有少量的電荷，該偏壓安排向電荷陷入結構130增加電荷，如電子132。但是，在元件實地程式化與抹除之前因制造引起的紫外光或其他原因而被陷入在電荷陷入結構中的電荷量，在一個集成電路的記憶胞陣列中可以有很大的不同。圖1B的偏壓安排，在合理的公差范圍內對整個陣列的記憶胞所陷入的電荷量進行平衡，并建立平衡狀態(tài)。圖1B的目標臨界電壓取決于電子注入流與電子射出流平衡的平衡狀態(tài)條件。當電荷陷入結構中的電荷量在整個通道中的得到平衡，并在偏壓條件下得以保持時，該平衡狀態(tài)就實現(xiàn)了。記憶胞的臨界電壓，在動態(tài)平衡實現(xiàn)后是電荷陷入結構中的電荷量的一個函數(shù)，取決于頂層與底層氧化物，閘極以及電荷陷入結構的特性。在對來自閘極的電子射出流比電子注入流更有利的條件下，以降低目標臨界電壓。較低的目標臨界電壓是需要的，因為這樣可以允許記憶胞在讀取時使用低電壓操作。因此，記憶胞的實施例采用高功函數(shù)閘極材料，如p+摻雜多晶硅，或高電解常數(shù)頂層氧化物材料，如Al2O3，或兩者均采用，以實現(xiàn)較低的目標臨界電壓。
根據(jù)電荷平衡脈沖的實施例，閘極至基底的偏壓大小要根據(jù)包括頂層介電層、電荷陷入結構與底介電層在內的介電層堆疊的有效氧化物厚度(EOT)來決定，EOT為按二氧化硅的介電常數(shù)標準化的等效厚度。例如，如頂層介電層、電荷陷入結構與底介電層分別為二氧化硅、氮化硅、二氧化硅，該結構就叫做ONO堆疊。對于ONO堆疊，EOT等于頂層氧化物的厚度，加上底層氧化物的厚度再加上氮化物厚度乘以氧化物介電常數(shù)除以氮化物介電常數(shù)。NROM型與SONOS型記憶胞的電荷平衡脈沖的偏壓安排可以按如下方法定義1.本說明書中的NROM型記憶胞為具有底層氧化物厚度＞3nm的單元。介電層堆疊有EOT(例如10nm到25nm)，底層氧化物厚度大于3nm以防止來自基底的電洞直接穿隧，閘極到基底的偏壓具有電壓(例如-12伏到-24伏)，電壓除以EOT大于0.7V/nm，最好為約1.0V/nm，誤差10％。
NROM型記憶胞的ONO的EOT計算最少最多頂層氧化物(介電常數(shù)＝3.9)5nm 10nm氮化物(介電常數(shù)＝7) 3nm 9nm
頂層氧化物(介電常數(shù)＝3.9)3nm 10nm共計 5+3*3.9/7+3＝10nm 10+9*3.9/7+10＝25nm2.本說明書中的SONOS型記憶胞為具有底層氧化物厚度＜3nm的單元。介電層堆疊有EOT(例如5nm到16nm)，底層氧化物厚度小于3nm以允許來自基底的電洞直接穿隧。SONOS型記憶胞的閘極到基底的偏壓具有電壓(例如-5伏到-15伏)，電壓除以EOT大于0.3V/nm，最好為約1.0V/nm，誤差10％。
SONOS型記憶胞的ONO的EOT計算最少最多頂層氧化物(介電常數(shù)＝3.9) 3nm 10nm氮化物(介電常數(shù)＝7)3nm 5nm頂層氧化物(介電常數(shù)＝3.9) 1nm 3nm共計 3+3*3.9/7+1＝5.7nm 10+5*3.9/7+3＝15.8nm對于堆疊中二氧化硅與氮化硅以外的材料，EOT的計算用同樣的方法進行，用二氧化硅的介電常數(shù)除以該材料的介電常數(shù)所的數(shù)為系數(shù)對材料厚度標準化。
圖2A繪示是經(jīng)過了多個程式化與抹除周期后的電荷陷入記憶胞的簡化示意圖?；装╪+摻雜區(qū)250與260，以及n+摻雜區(qū)250與260之間的P摻雜區(qū)270。記憶胞的其余部分包括基底上的氧化物結構240，氧化物結構240上的電荷陷入結構230，電荷陷入結構230上的另一個氧化物結構220，以及氧化物結構220上的閘極210。由于實現(xiàn)程式化與抹除所用的偏壓安排的差別，多個程式化與抹除周期使得電荷陷入結構230中留下了陷入的電荷，如電子231與232，因為這個原因，有些電子可能被用通道熱電子注入陷入在電荷陷入結構230中，而抹除規(guī)則例如價帶對導電帶穿隧引起的熱電洞注入無法影響到的部位。
圖2B繪示是改變了電荷分布并施用了如前面參照圖1B說明的偏壓安排后的、圖2A的電荷陷入記憶胞的簡化示意圖。將一個0V的電壓置于源極250、汲極260以及基底270上。一個-20V的電壓，在本例中，被置于閘極210上。該偏壓安排將藉由移除程式化與抹除周期中電子集結區(qū)域中的多余電子，如電子232，并藉由引起從閘極到電荷陷入層的電子注入流與從電荷陷入結構到通道的電子射出流來平衡電荷陷入結構中的電荷平衡，在經(jīng)過足夠的時間后達到動態(tài)平衡或平衡狀態(tài)。在這種狀態(tài)下，記憶胞的臨界電壓收斂在目標臨界電壓，結果形成整個通道長度的電荷的平衡分布。該偏壓安排實質上對記憶胞的整個通道是對稱的。
根據(jù)所達的本發(fā)明技術的方法包括藉由第1偏壓安排降低記憶胞的臨界電壓，籍由第2偏壓安排提升記憶胞的臨界電壓，以及對記憶胞的閘極施用第1偏壓安排及第2偏壓安排中的一個及第3偏壓安排。第3偏壓安排引起第1電子流以及第2電子流。如果閘極具有相對于基底的負電壓，第1電子流是從閘極到電荷陷入型結構，第2電子流是從電荷陷入結構到基底。如果閘極具有相對于基底的正電壓，第1電子流是從基底到電荷陷入結構，第2電子流是從電荷陷入結構到閘極。第1電子流次數(shù)隨著臨界電壓的上升而減少，或隨著臨界電壓的降低而增加。第2電子流次數(shù)隨著臨界電壓的上升而增加，或隨著臨界電壓的降低而減少。這些電子的移動使得臨界電壓向目標臨界電壓收斂。該偏壓安排將在臨界電壓接近目標臨界電壓時平衡電荷陷入層的電荷分布，使其實質上跨越整個記憶胞通道的長度，而不是使電荷集中在通道的一邊或另一邊。
圖3A-3D繪示表示了在記憶胞的電荷陷入層中留下電荷的程式化與抹除周期，以及之后的電荷平衡的改變。
圖3A繪示是平衡了電荷分布后的電荷陷入記憶胞的簡化示意圖?；装╪+摻雜區(qū)350與360，以及n+摻雜區(qū)350與360之間的P摻雜區(qū)370。記憶胞的其余部分包括基底上的氧化物結構340，氧化物結構340上的電荷陷入結構330，電荷陷入結構330上的另一個氧化物結構320，以及氧化物結構320上的閘極310。
圖3B繪示是正在進行通道熱電子CHE注入的圖3A的電荷陷入記憶胞的簡化示意圖。將一個0V的電壓置于源極350上。一個5.5V的電壓置于汲極360上。一個8V的電壓置于閘極310上。該偏壓安排使得通道熱電子，如電子332從P摻雜區(qū)370上的通道輸送到集中于施加正電壓的汲極附近的區(qū)域的電荷陷入結構330中。電子331是在注入后被陷入在電荷陷入結構330中的電荷的例子。在其他實施例中，施用了其他的程式化偏壓安排(建立高臨界電壓狀態(tài)或多位元操作的多高臨界電壓狀態(tài)的偏壓安排)。具有代表性的程式化偏壓安排包括通道啟動輔助電子注入CHISEL，源極側注入SSI，汲極雪崩熱電子注入DAHE，脈沖激發(fā)基底熱電子注入PASHEI，以及正閘極電場輔助(F-N)穿隧與其他偏壓安排。
圖3C繪示是正在進行價帶對導電帶穿隧熱電洞注入的圖3B的電荷陷入記憶胞的簡化示意圖。將一個-3V的電壓置于閘極上。一個0V的電壓置于源極350上。一個5.5V的電壓置于汲極360上。一個0V的電壓置于基底370的其他部分上。該偏壓安排使得經(jīng)由電洞價帶對導電帶穿隧的熱電洞注入，如334從汲極360附近的區(qū)域輸送到電荷陷入結構330中。電洞333是在注入后被陷入在電荷陷入結構330中的電荷的例子。注入電洞降低電荷陷入層中的電子濃度的區(qū)域不完全與注入電子的區(qū)域相匹配。因此，在經(jīng)過了若干程式化與抹除周期之后，電荷陷入結構中的電子濃度就會大起來，會妨礙實現(xiàn)低臨界電壓狀態(tài)的能力，使得元件的耐久性受到限制。其他偏壓安排(建立低臨界電壓狀態(tài)的偏壓安排)包括在能引起沒有不可忽略的來自閘極的電子注入的電子射出的電壓下的正閘極電場輔助穿隧，以及脫離薄底層氧化物實施例的電荷陷入結構的電子直接穿隧或進入脫離薄底層氧化物實施例的電荷陷入結構的電洞直接穿隧等等。
圖3D繪示是圖3C的電荷陷入記憶胞的簡化示意圖，表示不受注入電洞333影響，并妨礙實現(xiàn)最小臨界電壓的被陷入電子335的濃度。藉由施用前面參照圖式1B說明過的，用以平衡電荷分布的電荷平衡偏壓安排，可以實現(xiàn)電荷陷入層中的電荷分布的改變，以減少或消除多余的被陷入電荷。在本例中，將一個-20V的電壓置于閘極上。在通道區(qū)的閘極到基底的電壓，對于NROM型記憶胞來說是除以頂層介電層、電荷陷入結構與底介電層的EOT時大于0.7V/nm，最好是約1.0V/nm的電壓，對于SONOS型記憶胞來說，是大于約0.3V/nm，最好是約1.0V/nm的電壓。在本例中，將一個0V的電壓置于源極350、汲極360以及基底370形成通道的部分。該偏壓安排使得電荷陷入結構330中的電荷分布發(fā)生改變。在電荷分布的改變中，多余的電荷被移除，與/或電子被增加。電荷，如電子330被電荷移動機制，如電場輔助穿隧，從閘極輸送到電荷陷入結構330。被陷入的電洞，如電洞333被移除出電荷陷入結構330。電子335這樣被陷入于距離熱電洞注入?yún)^(qū)域的部位的電荷，被電荷移動機制，如電場輔助穿隧，從電荷陷入結構330輸送至P型區(qū)370。事實上，在該偏壓安排中，從電荷陷入層到通道的電場輔助穿隧可以在整個通道長度中發(fā)生。該偏壓安排將藉由移除程式化與抹除周期中電子集結區(qū)域中的多余電子，如電子333，并藉由引起從閘極到電荷陷入層的電子注入流與從電荷陷入結構到通道的電子射出流來平衡電荷陷入結構330中的電荷分布，在經(jīng)過足夠的時間后達到動態(tài)平衡或平衡狀態(tài)，在這種狀態(tài)下記憶胞的臨界電壓收斂在目標臨界電壓，結果形成整個通道長度的電荷的平衡分布。該偏壓安排實質上是對記憶胞的整個通道對稱的。如果該偏壓安排施用于0.5到1秒等級的長脈沖，則就可實現(xiàn)例如圖3A所示的平衡狀態(tài)或接近平衡狀態(tài)，電荷分布得到平衡。如果該偏壓安排施用于例如1到50毫秒等級的短脈沖，則可使電荷分布得到平衡，但是也許達不到平衡狀態(tài)。
圖4繪示表示改變經(jīng)過多數(shù)次程式化與抹除周期后的電荷陷入記憶胞的電荷分布的代表性操作過程。新的記憶胞410從來沒有經(jīng)過任何程式化與抹除周期。在420與430，記憶胞經(jīng)由第1與第2偏壓安排被程式化與抹除。在440，要判斷程式化與抹除周期的時間區(qū)間是否已經(jīng)結束。該時間區(qū)間的判斷是用對程式化與抹除周期的次數(shù)進行計數(shù)來進行的。如果時間區(qū)間尚未結束，則記憶胞又在420與430被程式化與抹除。否則，就在450藉由第3偏壓安排改變記憶胞的電荷分布，在該偏壓安排中，在通道區(qū)的閘極到基底的電壓，對于NROM型記憶胞來說是在除以由頂層介電層、電荷陷入結構與底介電層的EOT時大于0.7V/nm，最好是約1.0V/nm的電壓，對于SONOS型記憶胞來說，是大于約0.3V/nm，最好是約1.0V/nm的電壓。
在各實施例中，第1偏壓安排與第2偏壓安排都引起一個或多個電場輔助穿隧，熱電子注入，如通道熱電子CHE注入，通道啟動輔助電子CHISEL注入，與/或熱電洞注入，如價帶對導電帶穿隧熱電洞BTBT-HH注入。不同的偏壓安排中的電荷移動機制可以相同，也可以不同。但是，即使不同的偏壓安排中，有一個或多個電荷移動機制相同，第1偏壓安排、第2偏壓安排與第3偏壓安排各置一不同的偏壓安排于記憶胞，各有不同的記憶胞終端電壓組合。
在一些具有代表性的特定偏壓安排的實施例中，第3偏壓安排使得記憶胞的閘極處于相對于記憶胞的源極、汲極與基底的負電壓；第1偏壓安排引起熱電洞注入而第2偏壓安排引起熱電子注入；第1偏壓安排引起熱電洞注入，第2偏壓安排引起熱電子注入，第3偏壓安排引起電場輔助穿隧；第1偏壓安排引起熱電洞注入，第2偏壓安排引起熱電子注入，第3偏壓安排使得記憶胞的閘極處于相對于記憶胞的源極、汲極與基底的負電壓，其大小對于NROM型記憶胞來說是大于介電層堆疊的EOT的約0.7V/nm，對于SONOS型記憶胞來說，是大于介電層堆疊的EOT的約0.3V/nm，最好是約1.0V/nm。
圖5繪示表示向任何程式化與抹除周期前的電荷陷入記憶胞增加電荷，以及改變經(jīng)過多數(shù)次程式化與抹除周期后的電荷陷入記憶胞的電荷分布的代表性操作過程。該過程與圖4繪示的過程類似。但是，在任何步驟520與530的程式化與抹除周期前，在515用上述的電荷平衡脈沖增加了電荷，從而提升了記憶胞藉由程式化與抹除所能達到的臨界電壓。在515增加電荷之后，臨界電壓小于記憶胞在抹除或程式化之后的臨界電壓，并且小于記憶胞的程式化確認與抹除確認電壓。
圖6繪示是臨界電壓與程式化與抹除周期關系的圖表，對改變電荷分布前后的記憶胞的臨界電壓進行比較。在進行電荷陷入結構的電荷分布改變之前，記憶胞經(jīng)過了不同次數(shù)的程式化與抹除周期。資料點610(中空點)代表進行電荷分布改變前的記憶胞。資料點610包括資料組630、640、650與660。在資料組630中，記憶胞在每次改變電荷分布的操作前一次進行500個程式化與抹除周期。在資料組640中，在第1個1,000次程式化與抹除周期后，記憶胞在每次改變電荷分布的操作前一次進行1,000個程式化與抹除周期。在資料組650中，在第1個10,000次程式化與抹除周期后，記憶胞在每次改變電荷分布的操作前一次進行10,000個程式化與抹除周期。在資料組660中，在第1個100,000次程式化與抹除周期后，記憶胞在每次改變電荷分布的操作前一次進行50,000個程式化與抹除周期。隨著程式化與抹除周期的次數(shù)從資料組630、640、650到660的增加，在改變電荷分布的操作前，記憶胞的臨界電壓也隨之增加。資料點620(實心點)代表用上述參照圖3D說明的偏壓安排進行了電荷分布改變的記憶胞。除了資料組630外，圖表顯示了所有的超過線670所表示的抹除確認電壓3.8V的資料點610。資料組660實際上超過了線680所表示的程式化確認電壓5.3V。資料組630、640、650與660表示了與記憶胞所能實現(xiàn)的最低限度的臨界電壓的不同程度的沖突。資料組620表示，除了經(jīng)過了一百萬次以上的程式化與抹除周期的記憶胞外，改變電荷分布的操作成功地將記憶胞的臨界電壓減低到了抹除確認電壓線670以下。圖表顯示隨著改變電荷分布的操作前程式化與抹除周期次數(shù)的增加，與記憶胞所能實現(xiàn)的最低限度的臨界電壓的沖突量也隨之增加。因此，對于產(chǎn)生圖6的資料的實施例來說，最好是在會發(fā)生約1000次程式化與抹除周期的時間區(qū)間里施用圖3D的電荷平衡偏壓安排，將記憶胞抹除偏壓安排實現(xiàn)的臨界電壓保持在抹除確認電壓(線670)確定的目標臨界電壓以下。
圖7繪示是臨界電壓與程式化與抹除周期關系的圖表，表示藉由施用電荷平衡偏壓安排所保持的記憶胞的臨界電壓的一致性，該偏壓安排用0.5秒等級的較長閘極高負電壓脈沖，每1000個程式化與抹除周期后用CHE與BTBTHH。資料點710(實心點)代表程式化操作后的記憶胞的臨界電壓。資料點720(空心點)代表抹除操作后的記憶胞的臨界電壓。可以看到，在本例中，在經(jīng)過了一百萬個程式化與抹除周期之后，抹除程式之后的臨界仍然低于約3.7V的目標臨界電壓。
圖8繪示是臨界電壓與抹除脈沖次數(shù)關系的圖表，對進行與未進行改變電荷分布的降低臨界電壓的抹除操作的效果進行比較。資料點810(實心點)代表改變電荷分布的負電荷平衡操作前的記憶胞。在負電荷平衡操作前，記憶胞的臨界電壓不可能單由抹除脈沖充分降低，即使施用多次抹除脈沖也是如此。資料點820(空心點)代表進行了負電荷平衡操作后的同一記憶胞。圖表顯示負電荷平衡操作很快就實質上消除了程式化與抹除周期造成的與所能實現(xiàn)的最低限度的臨界電壓的沖突。
圖9繪示是臨界電壓的改變與保持時間關系的圖表，對沒有進行過任何程式化與抹除周期的程式化記憶胞與進行過許多次程式化與抹除周期的記憶胞進行比較。軌跡910代表沒有進行過任何程式化與抹除周期的程式化記憶胞，因此電荷保持能力良好。資料組920與930都代表進行過150,000次程式化與抹除周期的程式化記憶胞，每900個程式化與抹除周期進行一次負電荷平衡操作。資料組920代表在負電荷平衡操作后立即進行資料保持試驗的被循環(huán)記憶胞。與此相對，資料組930代表在負電荷平衡操作前進行資料保持試驗的被循環(huán)記憶胞。為了加快進行保持試驗，對閘極施加了-10V的電壓，從而加速了被陷入在記憶胞的電荷陷入結構的電子的逃逸。因為臨界電壓的較大的改變代表較差的資料保持能力，圖表顯示了負電荷平衡操作改善了記憶胞的資料保持能力。
圖10繪示是臨界電壓的改變與保持時間關系的圖表，對在任何程式化與抹除周期前進行了負電荷平衡操作，但是此后進行了不同次數(shù)程式化與抹除周期的記憶胞進行比較。資料點1000(實心點)代表沒有進行過任何程式化與抹除周期的程式化記憶胞。資料組1010(空心三角形)，1020(空心步驟)，1030(空心菱形)分別代表進行了150,000次程式化與抹除周期，200,000次程式化與抹除周期，1,000,000次程式化抹除周期的程式化記憶胞。資料組1010，1020與1030代表的記憶胞每1000個程式化與抹除周期進行一次改變電荷分布的操作?？梢钥闯?，周期性地進行負電荷平衡操作使得分別進行了150,000次程式化與抹除周期，200,000次程式化與抹除周期，1,000,000次程式化抹除周期的程式化記憶胞資料保持特性基本上保持不變。
圖11繪示表示向任何程式化與抹除周期前的電荷陷入記憶胞增加電荷，以及改變經(jīng)過了可能發(fā)生程式化與抹除周期的時間區(qū)間后的電荷陷入記憶胞的電荷分布的代表性操作過程。新的記憶胞1110從來沒有經(jīng)過任何程式化與抹除周期。在1115，用電荷平衡脈沖向記憶胞增加電荷。在1120，可能發(fā)生程式化與抹除周期的時間區(qū)間開始。藉由第1與第2偏壓安排發(fā)生程式化與抹除。在1140，對時間區(qū)間是否結束進行判斷。如果沒有結束，讓時間區(qū)間繼續(xù)進行。否則就在1150，藉由第3偏壓安排改變記憶胞的電荷分布。第3偏壓安排包括具有相對于通道區(qū)的基底為負的閘極電壓的脈沖，藉由從閘極到電荷陷入層的電子注入流與產(chǎn)生于電荷陷入結構與通道之間的射出流來平衡實質上是整個通道長度的電荷分布。在一些實施例中，所用脈沖的脈沖長度足以使得陣列中的記憶胞的臨界電壓實質上收斂到目標收斂臨界電壓，如在本例中，對約-20伏的脈沖高度，為0.5到1.0秒。在各實施例中，在經(jīng)過了隨機次數(shù)的程式化與抹除周期與/或記憶胞不能再抹除后，時間區(qū)間結束。在另一個實施例中，時間區(qū)間包括供電情況之間的時間，例如從向包括記憶胞的機器供電到切斷機器電源并重新供電之間的時間。
圖12繪示是根據(jù)本發(fā)明的一個實施例的集成電路的簡化示意圖。集成電路1250包括半導體基底上用局部電荷陷入記憶胞構成的記憶胞陣列1200。行解碼器1201耦接于沿著記憶胞陣列1200中的行排列的多條字元線1202。列解碼器1203耦接于沿著記憶胞陣列1200中的列排列的多條位元線1204。位址藉由匯流排1205提供到列解碼器1203與行解碼器1201。程式塊1206中的讀出放大器與資料登錄結構藉由資料匯流排1207耦接于列解碼器1203。資料藉由資料登錄線1211從集成電路1250的輸入/輸出埠，或集成電路1250的其他內部、外部資料源輸?shù)匠淌綁K1206中的資料登錄結構。資料藉由資料輸出線1212從程式塊1206中的讀出放大器輸?shù)郊呻娐?250的輸入/輸出埠，或集成電路1250的其他內部、外部資料源。偏壓安排狀態(tài)機1209對偏壓供應電壓1208，例如抹除確認與程式化確認電壓，程式化與降低記憶胞的臨界電壓的第1與第2偏壓安排，以及改變記憶胞的電荷獲結構中的電荷分布的第2偏壓安排的施用進行控制。
如圖13與圖14所示，本技術與用以建立記憶胞的低臨界電壓狀態(tài)的抹除程式或其他程式結合使用。在圖13中，抹除程式由抹除指令(程式塊1300)啟動。這時，作為啟始，將指數(shù)n置零，以在抹除程式中使用。在本技術領域里，在有些施用中，抹除指令相當于一般快閃記憶體設備的“快閃記憶體”磁區(qū)抹除操作。為回應抹除指令，執(zhí)行偏壓程式。在一個實施例中，偏壓程式的第1個操作是施用引起記憶胞磁區(qū)內的熱電洞注入的偏壓安排(步驟1301)。例如，磁區(qū)內的字元線被加上-3到-7伏的偏壓，耦接于磁區(qū)內記憶胞的源極的源極線被加上接地偏壓，而形成記憶胞通道的基底區(qū)域接地。這在正抹除的磁區(qū)中的記憶胞的汲極附近的電荷陷入型結構面上引起熱電洞注入。施用熱電洞注入偏壓安排后，狀態(tài)機或其他邏輯電路藉由進行抹除確認操作對抹除操作是否對磁區(qū)內每個記憶胞均成功進行判斷。這樣，在下一步驟，規(guī)則系統(tǒng)對記憶胞是否通過確認操作進行判斷(步驟1302)。如果記憶胞沒有通過確認操作，則指數(shù)n往上加(步驟1303)，規(guī)則系統(tǒng)對指數(shù)是否已經(jīng)達到預先設定的重試的最多次數(shù)N進行判斷(步驟1304)。如果已經(jīng)超過預先設定的重試的最多次數(shù)卻還沒有通過確認，則程式失敗(步驟1305)。如果在步驟1304尚未超過重試的最多次數(shù)，則程式返回步驟1302，再重試熱電洞注入偏壓安排。如果在步驟1302，記憶胞通過了確認，則施用前面參照圖1B說明過的同時引起電子注入與電子射出的電荷平衡偏壓操作(步驟1306)。電荷平衡偏壓操作包括長度在10到100毫秒等級，例如50毫秒的負閘極電壓脈沖。這樣的脈沖將平衡記憶胞的電荷分布，并使被陷入的電洞中性化，如上所述，足以改善記憶胞的耐久性與可靠性。在電荷平衡偏壓操作之后，再重復抹除確認操作(步驟1307)。如果記憶胞沒有通過確認，則規(guī)則系統(tǒng)進到步驟1303，將指數(shù)n往上加，根據(jù)重試是否已經(jīng)達到最多次數(shù)，進行重試或宣告失敗。如果通過在步驟1307的確認，則抹除程式結束(步驟1308)。
在圖14中，抹除程式由抹除指令(程式塊1400)啟動。這時，作為啟始，將指數(shù)n置零，以在抹除程式中使用。在本技術領域里，在有些施用中，抹除指令相當于一般快閃記憶體設備的“快閃記憶體”磁區(qū)抹除操作。為回應抹除指令，執(zhí)行偏壓程式。在本例中，在抹除指令之后，施用引起上述的電子注入與電子射出流的電荷平衡偏壓安排(步驟1401)。電荷平衡偏壓操作包括長度在10到100毫秒等級，例如50毫秒的負閘極電壓脈沖。該電荷平衡偏壓操作將在平衡電荷分布的同時使得磁區(qū)內的記憶胞存貯的電荷量收斂至目標臨界電壓。在其他實施例中，電荷平衡偏壓安排包括長度在500到1000毫秒等級的負閘極電壓脈沖，以在每個抹除周期實現(xiàn)，或接近實現(xiàn)陷入電荷的平衡狀態(tài)。負閘極電壓脈沖的脈沖長度是根據(jù)記憶胞陣列實施例，進行磁區(qū)抹除程式所允許的時間預算，是由所用的熱電洞注入偏壓安排的長度以及其他因素來選擇的。偏壓程式的下一個操作是施用引起記憶胞的磁區(qū)中的熱電洞注入的偏壓安排(步驟1402)。例如，磁區(qū)內的字元線被加上約-3到-7伏的偏壓，耦接于記憶胞的汲極的位元線被加上約+3到+7伏的偏壓，耦接于磁區(qū)內記憶胞的源極的源極線被加上接地偏壓，而形成記憶胞通道的基底區(qū)域接地。這在正抹除的磁區(qū)中的記憶胞的汲極端子附近的電荷陷入結構面上引起熱電洞注入。由于有前面的步驟1401的電荷平衡偏壓安排，熱電洞注入偏壓安排取得更統(tǒng)一的結果。在施用了熱電洞注入偏壓安排后，狀態(tài)機或其他邏輯電路藉由進行抹除確認操作對抹除操作是否對磁區(qū)內每個記憶胞均成功進行判斷。這樣，在下一步驟，規(guī)則系統(tǒng)對記憶胞是否通過確認操作進行判斷(步驟1403)。如果記憶胞沒有通過確認操作，則指數(shù)n往上加(步驟1404)，規(guī)則系統(tǒng)對指數(shù)是否已經(jīng)達到預先設定的重試的最多次數(shù)N進行判斷(步驟1405)。如果已經(jīng)超過預先設定的重試的最多次數(shù)卻還沒有通過確認，則程式失敗(步驟1406)。如果在步驟1405尚未超過重試的最多次數(shù)，則程式返回步驟1402，再重試熱電洞注入偏壓安排。如果在步驟1403，記憶胞通過了確認，則施用同時引起電子注入與電子射出流的第2電荷平衡偏壓安排(步驟1407)。該電荷平衡偏壓操作包括長度在10到100毫秒等級，例如約50毫秒的負閘極電壓脈沖。這樣的脈沖將平衡記憶胞的電荷分布，并使被陷入的電洞中性化，如上所述，足以改善記憶胞的耐久性與可靠性。在本發(fā)明技術的一些實施例中，不用步驟1407的第2電荷平衡偏壓安排。步驟1401的電荷平衡偏壓安排與步驟1407的電荷平衡偏壓安排的脈沖長度可以短于只用一個電荷平衡偏壓操作的實施例中的脈沖長度。在步驟1407的電荷平衡偏壓安排之后，再重復抹除確認操作(步驟1408)。如果記憶胞沒有通過確認，則規(guī)則系統(tǒng)進到步驟1404，將指數(shù)n往上加，根據(jù)重試是否已經(jīng)達到最多次數(shù)，進行重試或宣告失敗。如果通過在步驟1408的確認，則抹除程式結束(步驟1409)。
圖15繪示是臨界電壓與時間關系的圖表，其中時間是負閘極電荷平衡偏壓脈沖被施用到低臨界電壓記憶胞，如圖1A與圖1B所示的進行程式化與抹除周期之前的新記憶胞的時間長度。4條軌跡包括資料點1510(空心三角形)、1520(實心三角形)、1530(空心點)與1540(實心點)，對各種閘極電壓下不同的臨界電壓收斂率進行比較。本試驗中的記憶胞的長/寬尺寸＝0.5μm/0.38μm，ONO(氧化物-氮化物-氧化物)堆疊尺寸為55/60/90，有一p+多晶硅閘極。在進行任何程式化與抹除周期前，在源極、基底與汲極接地的同時，施用包括負閘極電壓的負閘極平衡脈沖。資料點1510相當于對閘極施加了-21V的電壓，資料點1520相當于對閘極施加了-20V的電壓，資料點1530相當于對閘極施加了-19V的電壓，資料點1540相當于對閘極施加了-18V的電壓。資料點1510、1520、1530與1540的臨界電壓全都向約3.8V的共同收斂電壓1505飽和。更高的負閘極電壓使得臨界電壓的飽和速度更快。閘極電壓為-21V時，臨界收斂以約0.1到1.0秒的脈沖基本完成。其他的實施例施用更高的閘極電壓來減少使臨界電壓向收斂電壓飽和所需的時間，或用更低的閘極電壓來增加使臨界電壓向收斂電壓飽和所需的時間。較厚的ONO堆疊或較厚的底層氧化物將增加使臨界電壓向收斂電壓飽和所需的時間，或在同樣多的時間里需要更強的負閘極電壓使得臨界電壓飽和。同樣地，較薄的ONO堆疊或較薄的底層氧化物將減少使臨界電壓向收斂電壓飽和所需的時間，或在同樣多的時間里需要更弱的負閘極電壓使得臨界電壓飽和。
圖16與圖17繪示是臨界電壓與時間關系的圖表，表示記憶胞回應改變電荷陷入結構的電荷分布的偏壓的收斂行為。記憶胞的長/寬尺寸＝0.5μm/0.38μm。
在圖16中，藉由F-N(Fowler-Nordheim，F(xiàn)N)穿隧向電荷陷入層增加不同量的電子將未進行過任何程式化與抹除周期的記憶胞的臨界電壓提升到5條軌跡1610、1620、1630、1640與1650的開始臨界電壓水準所示的各種不同大小。增加這些電子之后，軌跡1610的記憶胞臨界電壓為約5.3V，軌跡1620的記憶胞臨界電壓為約3.0V，軌跡1630的記憶胞臨界電壓為約2.4V，軌跡1640的記憶胞臨界電壓為約2.0V，軌跡1650的記憶胞臨界電壓為約1.5V。圖表顯示了當-21V的負電壓施加于閘極，同時源極、基底與汲極接地時，這些記憶胞的臨界電壓的變化與時間的關系。相當于軌跡1610、1620、1630、1640與1650的記憶胞都在負閘極偏壓引起電荷平衡操作約1秒后向約3.9V的共同收斂電壓收斂。
在圖17中，藉由包括通道熱電子注入與熱電洞注入在內的熱載體充電建立4條軌跡1710、1720、1730與1740的記憶胞的臨界電壓。軌跡1710的記憶胞的臨界電壓被提升到約4.9V，軌跡1720的記憶胞的臨界電壓被提升到約4.4V，軌跡1730的記憶胞的臨界電壓被提升到約3.3V，軌跡1740的記憶胞的臨界電壓被提升到約3.1V。圖表顯示了當-21V的負電壓施加于閘極，同時源極、基底與汲極接地時，這些記憶胞的臨界電壓的變化與時間的關系。相當于軌跡1710、1720、1730與1740的記憶胞都在負閘極FN偏壓引起電荷平衡操作約1秒后向約3.7V的共同收斂電壓收斂。
圖16與17顯示了盡管用了將記憶胞的臨界電壓改變至不同值的不同類型的電荷移動，施用足以引起電子注入流與電子射出流、平衡電荷分布的偏壓，使得記憶胞的臨界電壓回歸到其收斂電壓，同時減少了可能使得記憶胞難以抹除或不可靠的被陷入電洞與電子。其他的實施例施用更強的閘極電壓來減少使臨界電壓向收斂電壓飽和所需的時間，或施用更弱的閘極電壓來增加使臨界電壓向收斂電壓飽和所需的時間。
圖18繪示是臨界電壓與時間關系的圖表，表示不同通道長度的記憶胞的收斂行為。相當于軌跡1810與1820的記憶胞的通道長度為0.38μm，相當于軌跡1830與1840的記憶胞的通道長度為0.50μm。藉由向電荷陷入結構增加通道熱電子提升軌跡1820與1840的記憶胞的臨界電壓。軌跡1820的記憶胞的臨界電壓被提升到約5.2V。軌跡1840的記憶胞的臨界電壓被提升到約5.6V。相當于軌跡1810與1830的記憶胞沒有經(jīng)過任何程式化與抹除周期。圖表顯示了當-21V的負電壓施加于閘極，同時源極、基底與汲極接地時，軌跡1810、1820、1830與1840的記憶胞的臨界電壓的變化與時間的關系。相當于軌跡1830與1840的記憶胞向約3.8V的共同收斂電壓飽和。相當于軌跡1810與1820的記憶胞向約3.5V的共同收斂電壓飽和。圖18顯示了具有同樣通道長度的記憶胞回應改變電荷分布的偏壓的施用向共同的收斂電壓飽和。圖18顯示了具有不同通道長度的記憶胞回應改變電荷分布的偏壓的施用向不同的收斂電壓飽和。但是，不同的通道長度不是收斂電壓的主要決定因素，因此整個陣列的通道長度的不同對陣列中的目標臨界電壓分布的影響可以忽略不計。
通道轉降效應，如在1850所示，是具有較短通道長度的記憶胞的臨界電壓較低與收斂電壓較低的原因。因此，將記憶胞的通道的尺寸縮小將降低記憶胞回應改變電荷分布的偏壓的施用的臨界電壓與收斂電壓。同樣地，將記憶胞的通道的尺寸擴大將提升記憶胞回應改變電荷分布的偏壓的施用的臨界電壓與收斂電壓。其他的實施例施用更強的閘極電壓來減少使臨界電壓向收斂電壓飽和所需的時間，或施用更弱的閘極電壓來增加使臨界電壓向收斂電壓飽和所需的時間。另外，可以藉由選擇具有不同功函數(shù)的閘極材料來改變目標收斂臨界電壓，功函數(shù)較高的材料將降低收斂臨界電壓。另外，還可以藉由選擇頂層氧化物與底層氧化物材料使其有利于頂層和底層中的一層中的穿隧來改變目標收斂臨界電壓，有利于在頂層氧化物中穿隧將降低收斂臨界電壓，底層情況與此相反。
圖19與20繪示都表示平衡電荷分布以保持記憶胞所能實現(xiàn)的臨界電壓的偏壓的有效性。
圖19繪示是定期改變電荷分布的多位元記憶胞臨界電壓與程式化與抹除周期次數(shù)關系的圖表。第1位被程式化，在軌跡1910(實心點)第1位被讀出，在軌跡1920(空心點)第2位被讀出。第2位被程式化，在軌跡1930(實心三角形)第1位被讀出，在軌跡1940(空心三角形)第2位被讀出。在軌跡1950(實心步驟)第1位被抹除并讀出。在軌跡1960(空心步驟)第2位被抹除并讀出。在1位被程式化時，在1微秒內，閘極電壓為11.5V。汲極電壓/源極電壓之一為5V，汲極電壓/源極電壓的另一個為0V，基底為-2.5V。在程式化時，通道啟動輔助電子(CHTSEL)移動進入電荷陷入結構。在1位被抹除時，在1毫秒內，閘極電壓為-1.8V。汲極電壓/源極電壓之一為6V，汲極電壓/源極電壓的另一個為0V，基底為0V。在抹除時，熱電洞移動進入進入電荷陷入結構。在抹除周期中，使得電荷陷入層的電荷平衡的負閘極偏壓被以50毫秒的脈沖施用于存貯器，閘極電壓為-21V，源極、汲極與基底接地?？梢钥闯?，在約100,000個P/E周期內，臨界電壓保持良好分布。
圖20繪示是與圖19相類似的多位元記憶胞臨界電壓與程式化與抹除周期次數(shù)關系的圖表。但是，與圖19不同的是，在抹除周期中沒有對記憶胞施用改變電荷分布的負閘極FN偏壓。其結果是，電荷陷入結構中的電荷的干預隨程式化與抹除周期次數(shù)的增加而增加，使得臨界電壓隨程式化與抹除周期次數(shù)的增加而增加。第1位被程式化，在軌跡2010(實心點)第1位被讀出，在軌跡2020(空心點)第2位被讀出。第2位被程式化，在軌跡2030(實心三角形)第1位被讀出，在軌跡2040(空心三角形)第2位被讀出。在軌跡2050(實心步驟)第1位被抹除并讀出。在軌跡2060(空心步驟)第2位被抹除并讀出。在不到10個程式化與抹除周期內，抹除與程式化周期之后的臨界電壓都明顯升高，500個程式化與抹除周期后，沒有進行這里所述的電荷平衡操作的記憶胞的抹除操作之后臨界電壓提升到了超過1V。
圖19與20都顯示了施用能平衡記憶胞中的電荷分布的偏壓能減少或消除對抹除與程式化操作后的記憶胞所能實現(xiàn)的臨界電壓的干預。其他的實施例施用更強的閘極電壓來減少使臨界電壓向收斂電壓飽和所需的時間，或施用更弱的閘極電壓來增加使臨界電壓向收斂電壓飽和所需的時間。其他的實施例增加或減少施用負閘極電壓的時間期間來改變臨界電壓接近收斂電壓的程度。
圖21繪示是臨界電壓的改變與保持時間關系的圖表，對定期與沒有定期施用平衡電荷分布的負閘極脈沖的記憶胞進行對照。軌跡2110、2120、2130與2140的記憶胞被進行10,000次程式化與抹除周期。但是，在軌跡2110與2120，統(tǒng)稱為2125的記憶胞的抹除周期中，施用了改變記憶胞電荷分布的負閘極脈沖。對于軌跡2130與2140，統(tǒng)稱為2145的記憶胞，沒有對記憶胞施用負閘極脈沖。因為臨界電壓的較大的改變代表較差的資料保持能力，圖表顯示了平衡電荷分布的操作改善了記憶胞的資料保持能力。在保持試驗中，對軌跡2110與2130的記憶胞的閘極施加了-7V的負閘極電壓，對軌跡2120與2140的記憶胞的閘極施加了-9V的負閘極電壓。由于提升了的電壓應力，在軌跡2125中，軌跡2120的記憶胞的保持能力比軌跡2110的記憶胞的保持能力差，另外，在軌跡2145中，軌跡2140的記憶胞的保持能力比軌跡2130的記憶胞的保持能力差。
圖22繪示是具有混合偏壓抹除程式的電荷陷入記憶胞的簡化示意圖，該程式藉由熱電洞注入流與電場輔助對照注入與射出流的結合降低記憶胞的臨界電壓，平衡電荷陷入結構中的電荷分布?；装╪+摻雜區(qū)2250與2260，以及基底上n+摻雜區(qū)2250與2260之間的P摻雜區(qū)2270。記憶胞的其余部分包括基底上的氧化物結構2240，氧化物結構2240上的電荷陷入結構2230，電荷陷入結構2230上的另一個氧化物結構2220，以及氧化物結構2220上的閘極2210。將-21V的電壓置于閘極2210上。一個3V的電壓置于源極2250與汲極2260上?；?270接地。在該混合偏壓安排中，發(fā)生多種電荷移動。在一種電荷移動中，熱電洞從源極2250與汲極2260移動至電荷陷入結構2230，從而降低記憶胞的臨界電壓。在另一種電荷移動中，電子2233從閘極2210移動至電荷陷入結構2230。在又一種電荷移動中，電子2273從電荷陷入結構2230移動至源極225、基底2270與汲極2260。無論電子2233從閘極2210移動至電荷陷入結構2230，還是電子2273從電荷陷入結構2230移動至源極225、基底2270與汲極2260，都屬于電子從閘極移走的情況。施用的電壓是根據(jù)具體實施例的情況而不同，要考慮到記憶胞的尺寸大小，記憶胞的結構，所用的材料，目標臨界電壓等等。如上所述，從電荷陷入層到基底的電子射出流實質上延伸通過整個通道長度，將平衡電荷陷入結構中的電荷分布。與單用電場輔助穿隧相比，從靠近源極與汲極區(qū)域的基底出來的熱電洞注入流將提升記憶胞臨界電壓的變化率，因此可以實現(xiàn)更快的抹除。
圖23繪示是臨界電壓與時間關系的圖表，對有不同混合偏壓的記憶胞進行比較。對軌跡2310的記憶胞施用負閘極電荷平衡偏壓，源極與汲極處于接地電壓。對軌跡2320、2330、2340與2350的記憶胞施用同時降低記憶胞的臨界電壓與平衡電荷陷入結構中的電荷分布的混合偏壓。對于軌跡2310、2320、2330、2340與2350的記憶胞，對閘極施加-21V的負閘極電壓，基底接地。在軌跡2310的記憶胞中，對源極與汲極施加0V。在軌跡2320的記憶胞中，對源極與汲極施加2.5V。在軌跡2330的記憶胞中，對源極與汲極施加3V。在軌跡2340的記憶胞中，對源極與汲極施加4V。在軌跡2350的記憶胞中，對源極與汲極施加5V。圖23表示施用于源極與汲極的電壓越大，就會有更多的電洞從源極與汲極移動到電荷陷入結構中，使得臨界電壓的下降更快。因此，能在脈沖中引起熱電洞注入流，電子注入流與電子射出流的結合的混合偏壓可以用于使用較短的抹除脈沖，使抹除時間更快。例如，如沒有熱電洞注入流，要建立圖23的記憶胞例的臨界電壓收斂需要0.5到1.0秒等級的脈沖。有了對稱地施加于源極與汲極的3伏電壓引起的熱電洞注入流，圖23的記憶胞例的收斂便可以在約1到50毫秒內發(fā)生。其他的實施例施用更強的閘極電壓來減少使臨界電壓向收斂電壓飽和所需的時間，或施用更弱的閘極電壓來增加使臨界電壓向收斂電壓飽和所需的時間。其他的實施例增加或減少施用負閘極電壓的時間期間來改變臨界電壓接近收斂電壓的程度。其他的實施例改變源極與汲極的電壓來改變降低記憶胞的臨界電壓所要的時間。
圖24與25繪示表示藉由在降低記憶胞的臨界電壓前后改變并試圖平衡電荷陷入層的電荷分布對電荷陷入記憶胞進行操作的代表性操作過程。
圖24的代表性操作過程開始于從來沒有經(jīng)過任何程式化與抹除周期的新的記憶胞2410。在2420與2430，記憶胞被程式化與抹除。在一些實施例中，在第1個程式化與抹除周期前，進行一次試圖平衡電荷陷入層中的電荷分布的操作。在2440，在程式化與抹除周期后，進行試圖平衡電荷陷入層中的電荷分布的操作。接下來，對另一個程式化與抹除周期重復該過程。這樣，在圖24的代表性操作過程中，在一個程式化與抹除周期后，進行一次試圖平衡電荷陷入層中的電荷分布的操作。在一些實施例中，在每個程式化與抹除周期后都進行試圖平衡電荷陷入層中的電荷分布的操作。
圖25的代表性操作過程與圖24的代表性操作過程相似。圖25的代表性操作過程也是開始于從來沒有經(jīng)過任何程式化與抹除周期的新的記憶胞2510。但是，改變并試圖平衡電荷陷入層的電荷分布的操作2525發(fā)生在程式化記憶胞2520與抹除記憶胞2530之間，而不是在抹除記憶胞2530之后。在一些實施例中，在第1個程式化與抹除周期前，進行一次試圖平衡電荷陷入層中的電荷分布的操作。
圖26繪示表示藉由施用在降低記憶胞的臨界電壓的同時改變電荷陷入層的電荷分布的混合偏壓對電荷陷入記憶胞進行操作的代表性操作過程。圖26的代表性操作過程也是開始于從來沒有經(jīng)過任何程式化與抹除周期的新的記憶胞2610。在2620，記憶胞被程式化。在2630，在程式化操作之后，混合偏壓被施用于記憶胞?；旌掀珘和瑫r降低記憶胞的臨界電壓與改變電荷陷入層的電荷分布。在一些實施例中，在第1個程式化與抹除周期前，進行一次試圖平衡電荷陷入層中的電荷分布的操作。
在一些實施例中，將圖24、25與26的代表性操作過程的一部分結合起來。在一個實施例中，是在抹除記憶胞前也在其后，改變記憶胞中的電荷分。在各實施例中，混合偏壓在抹除記憶胞前或后施用于記憶胞。在又一個實施例中，在向記憶胞施用混合偏壓前也在其后，改變記憶胞中的電荷分布。
本發(fā)明提出一種電荷陷入存貯元件(如NROM或SONOS元件)的新的抹除方法。元件先用閘極注入(-Vg)“重置”為抹除狀態(tài)。程式化可以藉由許多方法進行，例如通道熱電子(channel hot electron，CHE)，通道啟動輔助熱電子(channel initiated secondary hot electron，CHISEL)注入，F(xiàn)N穿隧，脈沖激發(fā)基底熱電子(pulse aditated substrate hotelectron，PASHEL)，或其他程式。抹除用(如一般用于NROM元件的)價帶對導電帶穿隧強化熱電洞(BTBTHH)注入，用于SONOS元件的負FN穿隧，或其他方法進行，用作磁區(qū)抹除操作。在磁區(qū)抹除操作中，施用一個附加的通道抹除操作(用負閘極電壓，正基底電壓，或兩者都用)，該通道抹除操作是要平衡電荷陷入結構中的電荷分布。該通道抹除方法提供了一種自收斂抹除機制。它是一種同時補償抹除過度的記憶胞與難以抹除的記憶胞的道抹除方法。藉由這種電荷平衡技術，抹除狀態(tài)目標臨界電壓Vt的分布可以被收緊。另外，氧化物或氮化物中的電洞陷入可以被閘極來的電子射出中和。這樣，該電荷平衡方法也減少了熱電洞造成的記憶胞的損壞。因此，藉由將電荷平衡技術與熱電洞抹除方法結合起來便可獲得良好的耐久與可靠特性。
電荷平衡/抹除操作可以在磁區(qū)抹除操作中的任何時候，以任意的順序施用，以改善抹除的效果。另一種方法是稍稍開啟接面偏壓，在通道抹除中引入熱電洞注入，這就是說讓通道抹除與熱電洞抹除同時進行。通道抹除與熱電洞抹除的結合可以改善P/E窗與可靠性。
這里所說明的電荷平衡/抹除操作可以施用于低層氧化物的厚度足以阻擋電荷滲漏的NROM型組件。電荷平衡/抹除特性顯示出對于只有Vt轉降效應引起的初始Vt差的各種通道長度具有一致的趨勢。因為用于電荷平衡操作的負閘極FN通道穿隧是一種一維的穿隧機制，對于整個通道實質上是對稱的，因此它不取決于記憶胞的橫向尺寸。這樣，對于NROM型元件來說，運用這里所說明的電荷平衡/抹除方法，可以縮小關鍵的尺寸，取得更好的可靠性與耐久性。如圖27所示，本技術與程式化程式，或其他用于建立記憶胞的高臨界電壓狀態(tài)的程式結合使用。程式包括補充操作，在該操作中記憶胞先被施加偏壓以引起高臨界電壓狀態(tài)，然后施用電荷平衡脈沖以藉由造成從電荷陷入結構的淺陷入來的電子射出，以降低臨界電壓，然后藉由引起向電荷陷入結構的電子注入的第2脈沖向電荷陷入結構“補充”負電荷。在圖27中，程式化程式由程式化指令啟動(步驟2700)。這時，作為啟始，將指數(shù)n置零，以在程式化重試程式中使用，并將指數(shù)m置零，以在對補充程式計數(shù)中使用。在有些施用中，程式化指令相當于一般快閃記憶體設備的位元操作。為回應程式化指令，執(zhí)行偏壓程式。在一個實施例中，偏壓程式的第1個操作是施用引起電子注入進行程式化操作的記憶胞的偏壓安排(步驟2701)。例如，在第1偏壓安排中引起通道啟動輔助電子注入。這引起了正在程式化的記憶胞的電荷陷入結構的一個面上的電子注入。在施用了電子注入偏壓安排之后，狀態(tài)機或其他邏輯電路藉由進行程式化確認操作對程式化操作是否對每個記憶胞均成功進行判斷。這樣，在下一步驟，規(guī)則系統(tǒng)對記憶胞是否通過確認操作進行判斷(步驟2702)。如果記憶胞沒有通過確認操作，則指數(shù)n往上加(步驟2703)，規(guī)則系統(tǒng)對指數(shù)是否已經(jīng)達到預先設定的重試的最多次數(shù)N進行判斷(步驟2704)。如果已經(jīng)超過預先設定的重試的最多次數(shù)卻還沒有通過確認，則程式失敗(步驟2705)。如果在步驟2704尚未超過重試的最多次數(shù)，則程式返回步驟2701，再重試電子注入偏壓安排。如果在步驟2702，記憶胞通過了確認，則規(guī)則系統(tǒng)藉由對指數(shù)m是否已經(jīng)達到其最大值M進行判斷來判斷是否已經(jīng)進行了設定次數(shù)的補充(步驟2706)。如果指數(shù)m不等于M，則施用前面參照圖1B說明過的、引起有利于首先將淺陷入的電子射出的電子射出流的、用于補充規(guī)則的電荷平衡脈沖(步驟2707)。電荷平衡偏壓操作包括長度小于約10毫秒，例如約1毫秒的負閘極電壓脈沖。這樣的脈沖將使得淺能階陷入中的電子射出到通道中。如果有的話，也很少會有電子注入發(fā)生，因為在補充周期中，記憶胞具有較高的負電荷濃度。在電荷平衡偏壓操作之后，規(guī)則系統(tǒng)將指數(shù)m往上加(步驟2708，返回再施用步驟2701的引起電子注入的偏壓安排。如果記憶胞進行了設定次數(shù)的補充操作，則規(guī)則系統(tǒng)結束(步驟2709)。
本技術的實施例包括參照圖27說明的、在記憶胞進行任何程式化與抹除周期之前，或在參照圖27說明的程式化操作之前施用的電荷平衡脈沖。另外，本技術的實施例包括執(zhí)行上述圖4、5、11與24-26所示的規(guī)則系統(tǒng)，包括在程式化操作中如前面參照圖27說明的那樣的補充程式。
圖28與圖29繪示是表示操作圖27的補充操作的資料的圖表，其中程式化偏壓安排引起通道啟動輔助電子CHISEL注入。資料的產(chǎn)生來源于首先對具有p-型多晶硅閘極的NROM型記憶胞執(zhí)行電荷平衡脈沖(閘極電壓為-21V，汲極、源極與基底的電壓為0V，約1秒鐘)，建立約3.8V的臨界電壓。接下來，施用若干次補充周期。每個補充周期包括引起將記憶胞的臨界電壓設置在約5.3V的CHISEL注入流的偏壓安排，然后是一個短電荷平衡脈沖(閘極電壓為-21V，汲極、源極與基底的電壓為0V，約1毫秒)。
圖28繪示是表示連續(xù)補充操作周期中的5個電荷平衡脈沖的臨界電壓與時間關系的圖表。軌跡2800的第1個1毫秒電荷平衡脈沖后，臨界電壓從約5.3V降至約4.9V。在軌跡2801的下一個補充周期，臨界電壓在第2個1毫秒的電荷平衡脈沖后從約5.3V降至約5.1V。在軌跡2802的第3個補充周期，臨界電壓在第3個1毫秒的電荷平衡脈沖后從約5.3V降至約5.2V。在軌跡2803的第4個補充周期，臨界電壓在第4個1毫秒的電荷平衡脈沖后從約5.3V降至約5.22V。在軌跡2804的第5個補充周期，臨界電壓在第5個1毫秒的電荷平衡脈沖后從約5.3V降至約5.23V。
圖29繪示是表示與圖28所示的同樣資料的圖表，表示連續(xù)補充周期中每個周期中臨界電壓的下降情況。在第1個補充周期中，臨界電壓從約5.3V降至約4.9V。在第2個補充周期中，臨界電壓降至約5.1V。到第5個補充周期，因為被陷入電子的能級狀態(tài)的頻譜藍移，臨界電壓在補充周期的電荷平衡脈沖中的改變開始飽和，因此短電荷平衡脈沖中的電荷丟失減少。
圖30與圖31繪示是表示操作圖27的補充操作的資料的圖表，其中程式化偏壓安排引起有正閘極電壓注入流的通道FN穿隧流。資料的產(chǎn)生來源于首先對具有p-多晶硅閘極的NROM型記憶胞執(zhí)行電荷平衡脈沖(閘極電壓為-21V，汲極、源極與基底的電壓為0V，約1秒鐘)，建立約3.8V的臨界電壓。接下來，施用若干次補充周期。每個補充周期包括引起將記憶胞的臨界電壓設置在約5.3V的FN穿隧流的偏壓安排，然后是一個短電荷平衡脈沖(閘極電壓為-21V，汲極、源極與基底的電壓為0V，約1毫秒)。
圖30繪示是表示連續(xù)補充操作周期中的5個電荷平衡脈沖的臨界電壓與時間關系的圖表。軌跡2800的第1個4毫秒電荷平衡脈沖后，臨界電壓從約5.3V降至約5.05V。在軌跡2801的下一個補充周期，臨界電壓在第2個4毫秒的電荷平衡脈沖后從約5.3V降至約5.16V。在軌跡2802的第3個補充周期，臨界電壓在第3個4毫秒的電荷平衡脈沖后從約5.3V降至約5.22V。在軌跡2803的第4個補充周期，臨界電壓在第4個1毫秒的電荷平衡脈沖后從約5.3V降至約5.22V。在軌跡2804的第5個補充周期，臨界電壓在第5個1毫秒的電荷平衡脈沖后從約5.3V降至約5.25V。
圖31繪示是表示與圖31所示的同樣資料的圖表，表示連續(xù)補充周期中每個周期中臨界電壓的下降情況。在第1個補充周期中，臨界電壓從約5.3V降至約5.05V。在第2個補充周期中，臨界電壓降至約5.16V。到第5個補充周期，因為被陷入電子的能級狀態(tài)的頻譜藍移，臨界電壓在補充周期的電荷平衡脈沖中的改變開始飽和，因此短電荷平衡脈沖中的電荷丟失會減少。
圖32繪示表示進行補充處理與不進行補充處理的記憶胞的資料保持能力。資料代表經(jīng)過10,000個程式化與抹除周期之后的元件的性能，以及最后的若電洞損壞。在軌跡3200所示的沒有補充的組件中，在經(jīng)過約150攝氏度相當于約一百萬秒保持時間的烘烤時間之后，臨界電壓損失超過0.5V。在軌跡3201所示的有補充的組件中，在經(jīng)過同樣的烘烤時間之后，臨界電壓損失小于0.3V。
圖33繪示是電荷陷入記憶胞的簡化能級圖，對本說明書中所用的概念進行說明。在該能級圖中，第1區(qū)域3300相當于基底的通道。第2區(qū)域3301相當于一般由二氧化硅構成的底介電層。第3區(qū)域3302相當于一般由氮化硅構成的電荷陷入結構。第4區(qū)域3303相當于一般由二氧化硅構成的頂層介電層。第5區(qū)域3304相當于閘極，在本發(fā)明技術的實施例中，由p型多晶硅或其他較高功函數(shù)材料構成。如上所述，閘極用較高功函數(shù)材料可以使對電子3306的注入障礙高于有二氧化硅頂層介電層的n型多晶硅閘極。圖33所示的功函數(shù)3307相當于將電子從閘極材料的傳導帶移動到自由電子能級的能量。圖33還分別表示了電子3308與3309在電荷陷入結構中的淺與深陷入。上述參照圖27說明的短電荷平衡脈沖將使得電子3308從淺陷入中射出先于電子3309從深陷入中射出。深陷入中的電子3309更能抵抗電荷滲漏，表示出更好的電荷保持特性。對于運用補充操作的實施例，底層氧化物最好厚于3納米，以抑制直接穿隧。另外，頂層與底介電層材料可以為其他高電解常數(shù)的材料，例如Al2O3與HfO2。同樣地，電荷陷入結構也可以用其他材料。
負電荷平衡操作具有在整個陣列，在大量的程式化與抹除周期中保持穩(wěn)定的臨界電壓分布的自收斂臨界電壓特性。另外，由于減少了底介電層中的熱電洞損壞，因此還具有良好的可靠性。
本發(fā)明參照上面的技術與例子，進行了詳細公開，但是應當知道這些例子是用以說明本發(fā)明，而不是用以對本發(fā)明進行限定的。任何發(fā)明所屬技術領域的普通專業(yè)人員，在不脫離本發(fā)明之思想和下面的申請專利的范圍內，當可作更動與結合。
權利要求
1.一種具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于該操作方法包括藉由一第1偏壓安排以降低該記憶胞的一臨界電壓，藉由一第2偏壓安排，以提升該記憶胞的該臨界電壓；以及在經(jīng)過了一個發(fā)生了或可能發(fā)生多數(shù)次該臨界電壓的提升降低周期的一時間區(qū)間后，施用一第3偏壓安排平衡該電荷陷入結構的一電荷分布。
2.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的記憶胞包含一閘極，在一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括施加從記憶胞的閘極到通道區(qū)的基底的電壓值，為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓。
3.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的記憶胞包含一閘極，在一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括對該記憶胞的該閘極施加電壓值為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓，同時對該通道區(qū)的該基底施加接近地電位的電壓，對該源極與該汲極施加接近地電位的電壓。
4.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度約為或小于3納米，該第3偏壓安排包括施加從該記憶胞的閘極到通道區(qū)的基底的電壓值，為每納米結合有效氧化物厚度約0.3伏或以上的一負電壓。
5.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的記憶胞包含一閘極，在一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度約為或小于3納米，該第3偏壓安排包括對該記憶胞的該閘極施加電壓值為每納米結合有效氧化物厚度約0.3伏或以上的一負電壓，同時對該通道區(qū)的胎基底施加接近地電位的電壓，對該源極與該汲極施加接近地電位的電壓。
6.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的記憶胞包含一閘極，在一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該第3偏壓安排包括施加從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度1.0伏誤差約10％的一負電壓。
7.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的時間區(qū)間由一計時器決定。
8.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的時間區(qū)間藉由對該臨界電壓的提升與降低周期次數(shù)計數(shù)決定。
9.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的時間區(qū)間在隨機次數(shù)的該臨界電壓提升降低周期后結束。
10.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的時間區(qū)間在記憶胞不能降低該臨界電壓時結束。
11.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的時間區(qū)間包括向包括記憶胞的機器供電之間的時間。
12.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中改變該電荷分布包括從電荷陷入結構移除多余的電子。
13.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中改變該電荷分布包括給電荷陷入結構增加電荷。
14.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中多個該臨界電壓提升降低周期使得該電荷陷入結構中產(chǎn)生干預藉由該第1偏壓安排與該第2偏壓安排中的至少一個所能實現(xiàn)的一最小臨界電壓的電荷分布，干預的結果是使得所能實現(xiàn)的最小臨界電壓超過該記憶胞的一抹除確認電壓，改變電荷分布的結果是使得所能實現(xiàn)的一最小臨界電壓低于該記憶胞的該抹除確認電壓。
15.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中還包括在任何該臨界電壓的提升與降低之前，根據(jù)該第3偏壓安排對該記憶胞施加一脈沖。
16.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的第3偏壓安排引起從電荷陷入結構到記憶胞基底的電子電場輔助穿隧與來自記憶胞閘極的電子電場輔助穿隧。
17.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的第1偏壓安排引起熱電洞注入，該第2偏壓安排引起熱電子注入，該第3偏壓安排將記憶胞的閘極置于導致電荷平衡狀態(tài)的負電壓。
18.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的第1偏壓安排引起熱電洞注入，該第2偏壓安排引起來自基底的電子電場輔助穿隧，該第3偏壓安排將記憶胞的閘極置于導致電荷陷入層中電荷量的平衡狀態(tài)的負電壓。
19.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的第1偏壓安排引起電洞電場輔助穿隧，該第2偏壓安排引起來自基底的電子電場輔助穿隧，該第3偏壓安排將記憶胞的閘極置于導致電荷陷入層中電荷量的平衡狀態(tài)的負電壓。
20.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中在一長度足以實質上建立電荷陷入層中電荷量的平衡狀態(tài)的時間區(qū)間內施加該第3偏壓安排。
21.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中在長于約100毫秒的該時間區(qū)間內施加該第3偏壓安排。
22.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中在長于約500毫秒的時間區(qū)間內施加該第3偏壓安排。
23.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中在長于約1秒的時間區(qū)間內施加該第3偏壓安排。
24.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的第1偏壓安排引起靠近通道一面的一第1區(qū)域的熱電洞注入，該第2偏壓安排引起靠近該通道一面、與該第1區(qū)域有重疊的一第2區(qū)域的熱電子注入，該第3偏壓安排引起在該通道中延伸并與該第1與該第2區(qū)域重疊的一第3區(qū)域的電場輔助穿隧。
25.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的第1偏壓安排引起靠近該通道一面的一第1區(qū)域的熱電洞注入，該第2偏壓安排引起靠近該通道一面、與該第1區(qū)域有重疊的一第2區(qū)域的電子電場輔助穿隧，該第3偏壓安排引起在該通道中延伸并與該第1區(qū)域重疊的一第3區(qū)域的電場輔助穿隧。
26.根據(jù)權利要求1所述的具有臨界電壓且包含電荷陷入結構的記憶胞的操作方法，其特征在于其中所述的第1偏壓安排引起穿越該通道的電洞電場輔助穿隧，該第2偏壓安排引起穿越該通道的電子電場輔助穿隧，該第3偏壓安排引起穿越該通道的電場輔助穿隧。
27.一種集成電路元件，其特征在于其包括一半導體基底；一基底上的多個記憶胞，該些記憶胞中的每一該些記憶胞都有一臨界電壓并具有一電荷陷入結構；以及耦接于該些記憶胞的一控制電路，包括藉由一第1偏壓安排降低該臨界電壓的一邏輯電路，藉由一第2偏壓安排提升該臨界電壓的一邏輯電路，以及至少在經(jīng)過了一個發(fā)生或可能發(fā)生多個臨界電壓提升降低周期的一時間區(qū)間之后，藉由一第3偏壓安排改變該電荷陷入結構中一電荷分布的一邏輯電路。
28.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓。
29.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括該記憶胞的該閘極上的電壓值為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓，同時對該通道區(qū)的該基底施加接近地電位的電壓，對該源極與該汲極施加接近地電位的電壓。
30.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度約為或小于3納米，該第3偏壓安排包括從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度約0.3伏或以上的一負電壓。
31.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度約為或小于3納米，該第3偏壓安排包括在該記憶胞的該閘極上的電壓值為每納米結合有效氧化物厚度約0.3伏或以上的一負電壓，同時對該通道區(qū)的該基底施加接近地電位的電壓，對該源極與該汲極施加接近地電位的電壓。
32.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的該基底上的一通道，在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該第3偏壓安排包括從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度約1.0伏誤差約10％的一負電壓。
33.根據(jù)權利要求27所述的集成電路元件，其特征在于其中更包括一計時器，以及用該計時器判斷時間區(qū)間的一邏輯電路。
34.根據(jù)權利要求27所述的集成電路元件，其特征在于其中更包括一程式化與抹除周期計數(shù)器，以及判斷藉由對該臨界電壓的提升與降低周期計數(shù)以決定一時間區(qū)間的一邏輯電路。
35.根據(jù)權利要求27所述的集成電路元件，其特征在于其中更包括一時間區(qū)間在隨機次數(shù)的臨界電壓提升降低周期后結束。
36.根據(jù)權利要求27所述的集成電路元件，其特征在于其中更包括在該記憶胞不能降低該臨界電壓時結束的一時間區(qū)間之后施用該第3偏壓安排的邏輯電路。
37.根據(jù)權利要求27所述的集成電路元件，其特征在于其中更包括在根據(jù)該記憶胞供電情況結束的一時間區(qū)間之后施用該第3偏壓安排的邏輯電路。
38.根據(jù)權利要求27所述的集成電路元件，其特征在于其中更包括在任何該臨界電壓的提升與降低周期之前施用該第3偏壓安排的邏輯電路。
39.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的第3偏壓安排引起從該電荷陷入結構到該記憶胞的該基底的電子電場輔助穿隧與來自記該憶胞的該閘極的電子電場輔助穿隧。
40.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的第3偏壓安排引起來自該記憶胞的該閘極的電子電場輔助穿隧。
41.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起熱電洞注入，該第2偏壓安排引起熱電子注入，該第3偏壓安排將該記憶胞的該閘極置于導致該電荷陷入層的電荷量平衡狀態(tài)的一負電壓。
42.根據(jù)權利要求27所述的集成電路元件，其特征在于其中是第1偏壓安排引起熱電洞注入，第2偏壓安排引起來自基底的電子電場輔助穿隧，第3偏壓安排將記憶胞的閘極置于導致電荷陷入層中電荷量的平衡狀態(tài)的負電壓。
43.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起電洞電場輔助穿隧，該第2偏壓安排引起來自該基底的電子電場輔助穿隧，該第3偏壓安排將該記憶胞的該閘極置于導致電荷陷入層中電荷量的平衡狀態(tài)的一負電壓。
44.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的邏輯電路在長度足以實質上建立電荷陷入層中電荷量的平衡狀態(tài)的一時間區(qū)間內施用該第3偏壓安排。
45.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的邏輯電路在長于約100毫秒的時間區(qū)間內施用第3偏壓安排。
46.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的邏輯電路在長于約500毫秒的時間區(qū)間內施用該第3偏壓安排。
47.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的邏輯電路在長于約1秒的時間區(qū)間內施用該第3偏壓安排。
48.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起靠近該通道一面的一第1區(qū)域的熱電洞注入，該第2偏壓安排引起靠近該通道一面、與該第1區(qū)域有重疊的一第2區(qū)域的熱電子注入，該第3偏壓安排引起在該通道中延伸并與該第1與該第2區(qū)域重疊的一第3區(qū)域的電場輔助穿隧。
49.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起靠近該通道一面的一第1區(qū)域的熱電洞注入，該第2偏壓安排引起靠近該通道一面、與該第1區(qū)域有重疊的一第2區(qū)域的電子電場輔助穿隧，該第3偏壓安排引起在該通道中延伸并與該第1區(qū)域重疊的一第3區(qū)域的電場輔助穿隧。
50.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起穿越該通道的電洞電場輔助穿隧，該第2偏壓安排引起穿越該通道的電子電場輔助穿隧，該第3偏壓安排引起穿越該通道的電場輔助穿隧。
51.一種為進行操作而準備記憶胞的臨界電壓的方法，該記憶胞包括一電荷陷入結構，該方法包括在任何藉由一第1偏壓安排降低該記憶胞的一臨界電壓以及任何藉由一第2偏壓安排提升該記憶胞的該臨界電壓之前，藉由該記憶胞的一第3偏壓安排向該電荷陷入結構增加電荷。
52.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括施用從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓。
53.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括對該記憶胞的該閘極施加電壓值為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓，同時對該通道區(qū)的該基底施加接近地電位的電壓，對該源極與該汲極施加接近地電位的電壓。
54.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括施用從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度約0.3伏或以上的負電壓。
55.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括對該記憶胞的該閘極施加電壓值為每納米結合有效氧化物厚度約0.3伏或以上的一負電壓，同時對該通道區(qū)的該基底施加接近地電位的電壓，對該源極與該汲極施加接近地電位的電壓。
56.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該第3偏壓安排包括施用從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度1.0伏誤差誤差約10％的一負電壓。
57.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的第3偏壓安排引起從該電荷陷入結構到該記憶胞的該基底的電子電場輔助穿隧與來自該記憶胞的該閘極的電子電場輔助穿隧。
58.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的第1偏壓安排引起熱電洞注入，該第2偏壓安排引起熱電子注入，該第3偏壓安排將該記憶胞的該閘極置于導致電荷平衡狀態(tài)的一負電壓。
59.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的第1偏壓安排引起熱電洞注入，該第2偏壓安排引起來自該基底的電子電場輔助穿隧，該第3偏壓安排將該記憶胞的該閘極置于導致電荷陷入層中電荷量的平衡狀態(tài)的一負電壓。
60.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的元件，其特征在于其中所述的第1偏壓安排引起電洞電場輔助穿隧，該第2偏壓安排引起來自該基底的電子電場輔助穿隧，該第3偏壓安排將該記憶胞的該閘極置于導致電荷陷入層中電荷量的平衡狀態(tài)的一負電壓。
61.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中更包括在其長度足以實質上建立在該電荷陷入層中電荷量的平衡狀態(tài)的一時間區(qū)間內施用該第3偏壓安排。
62.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中更包括在長于約100毫秒的一時間區(qū)間內施用該第3偏壓安排。
63.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中更包括在長于約500毫秒的一時間區(qū)間內施用該第3偏壓安排。
64.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中更包括在長于約1秒的一時間區(qū)間內施用該第3偏壓安排。
65.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的第1偏壓安排引起靠近該通道一面的一第1區(qū)域的熱電洞注入，該第2偏壓安排引起靠近該通道一面、與該第1區(qū)域有重疊的一第2區(qū)域的熱電子注入，該第3偏壓安排引起在該通道中延伸并與該第1與該第2區(qū)域重疊的一第3區(qū)域的電場輔助穿隧。
66.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的第1偏壓安排引起靠近該通道一面的一第1區(qū)域的熱電洞注入，該第2偏壓安排引起靠近該通道一面、與該第1區(qū)域有重疊的一第2區(qū)域的電子電場輔助穿隧，該第3偏壓安排引起在該通道中延伸并與該第1區(qū)域重疊的一第3區(qū)域的電場輔助穿隧。
67.根據(jù)權利要求51所述的為進行操作而準備記憶胞的臨界電壓的方法，其特征在于其中所述的第1偏壓安排引起穿越該通道的電洞電場輔助穿隧，該第2偏壓安排引起穿越該通道的電子電場輔助穿隧，該第3偏壓安排引起穿越該通道的電場輔助穿隧。
68.一種集成電路元件，其特征在于其包括一半導體基底；該基底上的多個記憶胞，該些記憶胞中的每一個該記憶胞都有一臨界電壓并具有一電荷陷入結構；以及耦接于該記憶胞的一控制電路，包括藉由一第1偏壓安排降低臨界電壓的一邏輯電路，藉由一第2偏壓安排提升臨界電壓的一邏輯電路，以及至少在任何該臨界電壓提升降低周期之前藉由一第3偏壓安排向該電荷陷入結構增加電荷的一邏輯電路。
69.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓。
70.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括該記憶胞的該閘極上的電壓值為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓，同時對該通道區(qū)的該基底施加接近地電位的電壓，對該源極與該汲極施加接近地電位的電壓。
71.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度約0.3伏或以上的一負電壓。
72.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括該記憶胞的該閘極上的電壓值為每納米結合有效氧化物厚度約0.3伏或以上的一負電壓，同時對該通道區(qū)的該基底施加接近地電位的電壓，對該源極與該汲極施加接近地電位的電壓。
73.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的記憶胞包含一閘極，一基底區(qū)的一源極與一汲極區(qū)，以及該源極與該汲極區(qū)之間的一基底上的一通道，在該閘極與該通道之間包括一頂層介電層，該電荷陷入結構以及一底層介電層，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度1.0伏誤差誤差約10％的一負電壓。
74.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的第3偏壓安排引起從該電荷陷入結構到該記憶胞的該基底的電子電場輔助穿隧與來自該記憶胞的該閘極的電子電場輔助穿隧。
75.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起熱電洞注入，該第2偏壓安排引起熱電子注入，該第3偏壓安排引起從該電荷陷入結構到該記憶胞的該基底的電子電場輔助穿隧與來自該記憶胞的該閘極的電子電場輔助穿隧。
76.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起熱電洞注入，該第2偏壓安排引起電子電場輔助穿隧，該第3偏壓安排引起從該電荷陷入結構到該記憶胞的該基底的電子電場輔助穿隧與來自該記憶胞的該閘極的電子電場輔助穿隧。
77.根據(jù)權利要求27所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起電洞電場輔助穿隧，該第2偏壓安排引起來電子電場輔助穿隧，該第3偏壓安排引起從該電荷陷入結構到該記憶胞的該基底的電子電場輔助穿隧與來自該記憶胞的該閘極的電子電場輔助穿隧。
78.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的邏輯電路在長度足以實質上建立在該電荷陷入層中電荷量的平衡狀態(tài)的一時間區(qū)間內施用該第3偏壓安排。
79.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的邏輯電路在長于約100毫秒的一時間區(qū)間內施用該第3偏壓安排。
80.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的邏輯電路在長于約500毫秒的一時間區(qū)間內施用該第3偏壓安排。
81.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的邏輯電路在長于約1秒的一時間區(qū)間內施用該第3偏壓安排。
82.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起靠近該通道一面的一第1區(qū)域的熱電洞注入，該第2偏壓安排引起靠近該通道一面、與該第1區(qū)域有重疊的一第2區(qū)域的熱電子注入，該第3偏壓安排引起在該通道中延伸并與該第1與該第2區(qū)域重疊的一第3區(qū)域的電場輔助穿隧。
83.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起靠近該通道一面的一第1區(qū)域的熱電洞注入，該第2偏壓安排引起穿越與該第1區(qū)域有重疊的該通道的電子電場輔助穿隧，該第3偏壓安排引起在該通道中延伸并與該第1區(qū)域重疊的一第3區(qū)域的電場輔助穿隧。
84.根據(jù)權利要求68所述的集成電路元件，其特征在于其中所述的第1偏壓安排引起穿越該通道的電洞電場輔助穿隧，該第2偏壓安排引起穿越該通道的電子電場輔助穿隧，該第3偏壓安排引起穿越該通道的電場輔助穿隧。
85.一種集成電路元件，其特征在于其包括一半導體基底；該基底上的多個記憶胞，該些記憶胞中的每個該記憶胞都有一臨界電壓并具有一電荷陷入結構，與一閘極，一基底上的一源極與一汲極區(qū)，以及在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層；耦接于該些記憶胞的一控制電路，包括藉由一第1偏壓安排降低臨界電壓的一邏輯電路，藉由一第2偏壓安排提升臨界電壓的一邏輯電路，以及施用一第3偏壓安排的一邏輯電路，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度超過3納米，該第3偏壓安排包括施用從該記憶胞的該閘極到該通道區(qū)的該基底的電壓值，為每納米結合有效氧化物厚度約0.7伏或以上的一負電壓。
86.一種集成電路元件，其特征在于其包括一半導體基底；該基底上的多個記憶胞，該些記憶胞中的每個該記憶胞都有一臨界電壓并具有一電荷陷入結構，與一閘極，一基底上的一源極與一汲極區(qū)，以及在該閘極與該通道之間包括一頂層介電層，一電荷陷入結構以及一底層介電層；耦接于該些記憶胞的一控制電路，包括藉由一第1偏壓安排降低臨界電壓的一邏輯電路，藉由一第2偏壓安排提升臨界電壓的一邏輯電路，以及施用一第3偏壓安排的一邏輯電路，其中該頂層介電層，該電荷陷入結構以及該底層介電層具有結合的一有效氧化物厚度，該底層介電層的有效氧化物厚度約為或小于3納米，該第3偏壓安排包括對該記憶胞的該閘極施加電壓值為每納米結合有效氧化物厚度約0.3伏或以上的一負電壓。
全文摘要
一種具有電荷陷入結構的記憶胞具有多種偏壓安排。經(jīng)過多次降低與提升記憶胞的臨界電壓后，在電荷陷入層中留下電荷分布。此電荷分布干擾記憶胞所能達到的臨界電壓。透過周期性執(zhí)行電荷平衡偏壓操作可以平衡電荷分布。另外，在記憶胞的程式化與抹除周期開始之前亦可施用電荷平衡偏壓安排。
文檔編號H01L21/82GK1691309SQ200510066250
公開日2005年11月2日 申請日期2005年4月25日 優(yōu)先權日2004年4月26日
發(fā)明者施彥豪 申請人:旺宏電子股份有限公司