專利名稱:全缺乏soi多臨界電壓應(yīng)用的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種半導(dǎo)體元件,特別是有關(guān)于一種全空乏SOI多臨界電壓應(yīng)用的系統(tǒng)及方法。
背景技術(shù):
為了制造競爭性的電子裝置,舉例來說,通常都期望能產(chǎn)出具數(shù)個(gè)不同區(qū)域(例如核心區(qū)、低電源區(qū)、I/O區(qū))的半導(dǎo)體晶片,而這些不同區(qū)域具有可根據(jù)速度與電源變動(dòng)的半導(dǎo)體元件。可提供一些或全部的這些特征的半導(dǎo)體元件包括絕緣層上覆硅(SOI)元件。然而,在SOI技術(shù)中的一個(gè)現(xiàn)有挑戰(zhàn)為形成具有顯著臨界電壓(Vth)控制能力的薄Si通道SOI I/O元件。舉例來說,在SOI I/O應(yīng)用中,由于SOI元件會(huì)比主體硅晶圓元件具有一個(gè)較大的汲極導(dǎo)致能障降低(DIBL)效應(yīng)(其是由浮體特性所造成),所以需要一個(gè)較高的Vth。此外,通常在I/O區(qū)中提供的較高電壓會(huì)增加有關(guān)漏電流的問題。當(dāng)SOI元件厚度縮小時(shí),為了改善執(zhí)行效能及降低浮體效應(yīng),解決這些缺點(diǎn)將會(huì)變的越來越重要。
幾種習(xí)知方法試圖經(jīng)由控制SOI晶體管的主體電位來控制Vth。第一種方法是,透過基材接觸窗將晶體管主體束縛在一固定電壓準(zhǔn)位。然而,盡管降低SOI元件中的浮體效應(yīng)(FBE),此主體束縛方法可能會(huì)遭遇到地區(qū)與速度損失。另外,由主體束縛方法獲得的好處可縮小SOI硅厚度使尺寸變小,這是因?yàn)樵黾拥闹黧w電阻將會(huì)使主體接觸無用。
另一種用于控制Vth的習(xí)知主體方法是通道區(qū)摻雜。盡管提高Vth,然而,通道植入可降低SOI元件的空乏能力,藉以由FBE而使執(zhí)行效能下降。
另一種用于FBE降低的一般使用方法是,使硅厚度變薄,全空乏(FD)SOI元件的通道區(qū)。FD SOI元件能夠使額外的撞擊離子化(I-I)誘導(dǎo)載子從通道清除出,藉以壓制FBE。晶體管通道區(qū)中FBE的實(shí)體壓制情形可明顯提高臨界電壓控制能力。
偏壓SOI晶體管的主體區(qū)是傳統(tǒng)上元件Vth控制的一個(gè)重要部分,而使硅主體厚度變薄已經(jīng)變成促成Vth控制的一個(gè)較佳方法。然而,對SOI技術(shù)來說,仍需要提供足夠的回閘偏壓的能力,以達(dá)到預(yù)期的Vth數(shù)值。
另一種用于達(dá)到預(yù)期Vth的習(xí)知及可接受的方法是,經(jīng)由變更閘極電極的材料成份來更改閘極電極運(yùn)作功能。圖1a與1b為習(xí)知元件100與102,其中可改變閘極電極104材料組成與對應(yīng)的閘極電極104運(yùn)作功能,以控制元件的臨界電壓。圖1a所示的CMOS結(jié)構(gòu)100為Polishchuk等人所提出,論文中的標(biāo)題為“Dual Work Function Metal Gate CMOS Transistors byNi-Ti Interdiffusion”,并揭露于IEEE Electron Device Letters,Vol.23,No.4,April 2002,并入此處做參考。圖1a顯示出閘極電極104包括鎳與鈦位于PMOS區(qū)106上,且包括鈦位于NMOS區(qū)108上。
圖1b所示的FD SOI晶體管102為H.Wakabayashi所提出,論文中的標(biāo)題為“A Novel W/TiNx Metal Gate CMOS Technology UsingNitrogen-Concentration-Controlled TiNx Film”,并揭露于IEEE IEDM,Dec 1999,并入此處做參考,其的閘極電極104材料組成包括鎢W、鈦Ti、第一濃度的氮N與第二濃度的氮Nx。材料組成改變會(huì)改變各閘極電極104的閘極運(yùn)作功能,藉以改變FD SOI晶體管102的臨界電壓。
圖1a與1b顯示在晶片的一小區(qū)域內(nèi)的閘極電極材料組成變化。然而,舉例來說,其很難在同晶片上對SOI核心應(yīng)用與I/O元件應(yīng)用提供不同的閘極運(yùn)作功能材料。在傳統(tǒng)的電路應(yīng)用中,對3.3eV I/O元件的臨界電壓為大約0.65eV,而對1.0eV核心元件的臨界電壓為大約0.2eV。目標(biāo)臨界電壓可經(jīng)由在主體基材中使用井區(qū)或袋區(qū)植入方式而達(dá)到。然而,對全空乏SOI元件來說,由于重基材濃度會(huì)將FD元件轉(zhuǎn)變成部分空乏元件及降低執(zhí)行效能,故臨界電壓無法經(jīng)由通道或袋區(qū)植入來調(diào)整。對全空乏SOI元件來說,要達(dá)到不同的臨界電壓的一個(gè)方法為改變閘極運(yùn)作功能。這可以下列的方程式來論證 舉例來說,假如我們維持Na(基材濃度)為常數(shù),我們可能需要另一個(gè)變量,藉以在不同應(yīng)用中控制臨界電壓至一預(yù)期數(shù)值。由于近來金屬閘極顯影已變成主流技術(shù),故閘極運(yùn)作功能(Φm)是用于Vth調(diào)整的一個(gè)好的候選者。這是因?yàn)樵诤透遦介電材料做整合時(shí),相較于多晶硅來說,金屬閘極不僅可改善閘極電阻,而且其具有較好的特性,如圖1C所示。
發(fā)明內(nèi)容
本發(fā)明的目的在于,克服現(xiàn)有的全缺乏SOI臨界電壓應(yīng)用存在的缺陷,而提供一種新型結(jié)構(gòu)的集成電路,其具有全缺乏SOI多臨界電壓元件與非SOI多臨界電壓元件,以解決或防止這些和其他問題及達(dá)到技術(shù)上的優(yōu)點(diǎn),從而更加適于實(shí)用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種全缺乏SOI多臨界電壓應(yīng)用,以解決或防止這些和其他問題及達(dá)到技術(shù)上的優(yōu)點(diǎn),在其他實(shí)施例中,本發(fā)明提出一種集成電路,其具有全缺乏SOI多臨界電壓元件與非SOI多臨界電壓元件。
依照本發(fā)明的一說明實(shí)施例,一種集成電路包括一基材與形成于該基材中的埋式介電層。埋式介電層具有一第一厚度于第一區(qū)、一第二埋式介電層厚度于第二區(qū),以及一階梯介于該第一與第二區(qū)之間。一半導(dǎo)體層位于該埋式介電層上。
依照本發(fā)明的另一說明實(shí)施例,一種半導(dǎo)體晶片(如習(xí)知晶粒)具有一第一區(qū)與一第二區(qū)。半導(dǎo)體晶片也包括一基材與位于基材上的一半導(dǎo)體層。半導(dǎo)體晶片更包括一埋式介電層,位于至少部分形成于該基材中的半導(dǎo)體層下。埋式介電層具有一第一厚度于該第一區(qū)及具有一第二厚度于該第二區(qū),兩者相隔一階梯。具有第一閘極電極的第一晶體管與具有第二閘極電極的第二晶體管形成于該第一區(qū)中。具有第三閘極電極的第三晶體管與具有第四閘極電極的第四晶體管極形成于該第二區(qū)中。
依照本發(fā)明的另一說明實(shí)施例,一種半導(dǎo)體晶片包括一基材?;陌ㄖ辽僖宦袷浇殡妼樱袷浇殡妼泳哂械谝宦袷浇殡妼雍穸扔诘谝籚th區(qū)及第二埋式介電層厚度于第二Vth區(qū),第一埋式介電層厚度大于第二埋式介電層厚度,其中第一Vth與第二Vth間的差距為大約0.15-0.45eV。特定范例中包括具有大約0.2eV(小于1.8)Vth的一核心區(qū)及具有大約0.65eV Vth的一I/O區(qū),其中核心區(qū)的埋式介電層厚度大于I/O區(qū)的埋式介電層厚度。在其他應(yīng)用中,I/O區(qū)的臨界電壓可以是大于1.8eV。
依照本發(fā)明的另一說明實(shí)施例,一種半導(dǎo)體晶片包括一基材。基材包括至少一埋式介電層,埋式介電層具有第一埋式介電層厚度于核心區(qū)及第二埋式介電層厚度于I/O區(qū),第一埋式介電層厚度大于第二埋式介電層厚度。此晶片也包括一第一全缺乏絕緣層上覆硅p通道金氧半(FD SOI PMOS)晶體管于核心區(qū),第一FD SOI PMOS晶體管具有第一閘極電極且位于第一閘極介電層上,第一閘極介電層具有第一運(yùn)作功能。半導(dǎo)體晶片更包括一第一FD SOI n通道金氧半(NMOS)晶體管于核心區(qū),第一FD SOI NMOS晶體管具有第二閘極電極且位于第二閘極介電層上,第二閘極介電層具有第二運(yùn)作功能。半導(dǎo)體晶片更包括一第二FD SOI PMOS晶體管于輸入/輸出(I/O)區(qū),第二FD SOI PMOS晶體管具有第三閘極電極且位于第三閘極介電層上,第三閘極介電層具有第三運(yùn)作功能。半導(dǎo)體晶片更包括一第二FD SOI NMOS晶體管于輸入/輸出區(qū),第二FD SOI NMOS晶體管具有第四閘極電極且位于第四閘極介電層上,第四閘極介電層具有第四運(yùn)作功能。第一、第二、第三與第四運(yùn)作功能實(shí)質(zhì)上是彼此不同的。
本發(fā)明的較佳實(shí)施例,提供一種有關(guān)控制半導(dǎo)體元件的臨界電壓的明顯優(yōu)點(diǎn),特別是有關(guān)于在一晶片上具不同電路應(yīng)用的全缺乏SOI元件。舉例來說,本發(fā)明可用于包括要求薄與極薄埋式氧化層于一單晶粒上的元件。舉例來說,應(yīng)用包括核心應(yīng)用、低電源應(yīng)用以及I/O應(yīng)用。在不同應(yīng)用中元件的臨界電壓的改良式控制方式,可在FD SOI元件的汲極導(dǎo)致阻障降低及增進(jìn)型元件與電路執(zhí)行效能中提供更好的控制能力。
借由上述技術(shù)方案,本發(fā)明全缺乏SOI多臨界電壓應(yīng)用至少具有下列優(yōu)點(diǎn)埋式介電層厚度可依照各種不同應(yīng)用而變化,而這些應(yīng)用的晶體管可具有不同的預(yù)期臨界電壓,例如核心應(yīng)用、低電源應(yīng)用及I/O應(yīng)用。另一個(gè)優(yōu)點(diǎn)為,可在同一晶圓中使用不同的埋式氧化層厚度,以提供實(shí)質(zhì)保留給要求Vth調(diào)整的FD SOI背閘偏壓元件的Vth調(diào)整能力,例如核心應(yīng)用、低電源應(yīng)用及I/O應(yīng)用。
綜上所述,本發(fā)明特殊結(jié)構(gòu)的集成電路,其具有全缺乏SOI多臨界電壓元件與非SOI多臨界電壓元件,以解決或防止這些和其他問題及達(dá)到技術(shù)上的優(yōu)點(diǎn)。其具有上述諸多的優(yōu)點(diǎn)及實(shí)用價(jià)值,并在同類產(chǎn)品中未見有類似的結(jié)構(gòu)設(shè)計(jì)公開發(fā)表或使用而確屬創(chuàng)新,其不論在產(chǎn)品結(jié)構(gòu)或功能上皆有較大的改進(jìn),在技術(shù)上有較大的進(jìn)步,并產(chǎn)生了好用及實(shí)用的效果,從而更加適于實(shí)用,而具有產(chǎn)業(yè)廣泛利用價(jià)值,誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。
上述說明僅是本發(fā)明技術(shù)方案的概述,為了能夠更清楚了解本發(fā)明的技術(shù)手段,而可依照說明書的內(nèi)容予以實(shí)施,并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂,以下特舉較佳實(shí)施例,并配合附圖,詳細(xì)說明如下。
圖1a與1b是習(xí)知雙運(yùn)作功能金屬閘極晶體管;以及第1c圖是臨界電壓與閘極運(yùn)作功能之間的相互關(guān)系。
圖2a-2c是依照本發(fā)明第一說明實(shí)施例的第一制造方法的操作步驟的剖面圖。
圖2d是埋式介電材料步驟的剖面圖。
圖2e是本發(fā)明的第一說明實(shí)施例。
圖2f是本發(fā)明的第二說明實(shí)施例。
圖3a-3h是依照本發(fā)明第三說明實(shí)施例的第二制造方法的操作步驟的剖面圖。
100CMOS結(jié)構(gòu)102,214,260,261,262,263FD SOI晶體管104,250,252,254,256閘極電極 106PMOS區(qū)
108NMOS區(qū) 200基材202核心區(qū) 204輸入/輸出區(qū)206罩幕208介電材料209,210埋式介電層 211虛線框212斜面?zhèn)冗?13井區(qū)215階梯220淺溝渠隔離結(jié)構(gòu)222半導(dǎo)體層223晶圓224閘極介電層 225厚度226臺階228多晶硅層230多晶硅表面 232光阻材料234n型摻雜多晶硅區(qū) 236n型摻質(zhì)摻雜238,240金屬層 270源極272汲極274閘極280,282接觸窗具體實(shí)施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效,以下結(jié)合附圖及較佳實(shí)施例,對依據(jù)本發(fā)明提出的全缺乏SOI多臨界電壓應(yīng)用其具體實(shí)施方式
、結(jié)構(gòu)、特征及其功效,詳細(xì)說明如后。
本發(fā)明將以較佳實(shí)施例說明于下,即一種全空乏SOI多臨界電壓應(yīng)用。然而,本發(fā)明也可用于其他半導(dǎo)體元件及具有在同基材上需要多臨界電壓的半導(dǎo)體應(yīng)用上。
如圖2a-f所示,基材200包括一半導(dǎo)體基材材料?;牟牧献詈檬蔷哂薪Y(jié)晶方向?yàn)?amp;lt;100>的p型摻雜實(shí)質(zhì)上結(jié)晶硅材料。當(dāng)然,舉例來說,基材200可以是n型摻雜,且具有如同p型摻雜基材的結(jié)晶方向,或其他結(jié)晶方向例如<111>與<110>?;?00可包括適合做為半導(dǎo)體基材的任何材料,例如砷化鎵、磷化銦、硅、鍺、碳,及其的結(jié)合,包括緩沖層,而緩沖層包括半導(dǎo)體材料的漸進(jìn)式部分例如一漸進(jìn)式硅鎵緩沖層。舉例來說,基材200也可以是一應(yīng)變型半導(dǎo)體,例如應(yīng)變硅或陶瓷晶圓。
基材200具有一核心區(qū)202與一輸入/輸出(I/O)區(qū)204。本發(fā)明的說明實(shí)施例包括具有任何數(shù)量區(qū)域的基材,而這些區(qū)域具有任何數(shù)量的臨界電壓要求。舉例來說,說明實(shí)施例包括具有指定用于低雜訊應(yīng)用的區(qū)域的基材。形成于半導(dǎo)體晶片的I/O區(qū)中的晶體管通常比同晶片的核心區(qū)中的晶體管具有一較高臨界電壓。
I/O元件的范例可包括例如三態(tài)緩沖器、輸入緩沖器及輸出緩沖器。I/O元件可包括靜電放電(ESD)電路,并且可提供一容差至復(fù)電壓。I/O區(qū)例如I/O區(qū)204一般是形成于晶片的郊區(qū)上,其和中心相隔一距離。核心區(qū)例如核心區(qū)202一般是設(shè)置于晶片的各區(qū)域中,其接近中心。然而,I/O與核心區(qū)也可以有其他配置方式。核心區(qū)202一般包括具有用于大型積體(LSI)電路(例如ULSI、VLSI)的高速度與低電源要求的晶體管,例如處理器、控制器與特殊集成電路應(yīng)用(ASICs)。
請參閱圖2b,沉積一罩幕206于基材200的I/O區(qū)204上,并暴露出基材200的核心區(qū)202。對基材200進(jìn)行一植入過程,植入介電材料208至硅基材200的暴露部分,以形成一埋式介電層210。植入過程最好是一氧植入過程,例如以氧氣植入分離(SIMOX)。而植入過程當(dāng)然可以是例如以氮?dú)庵踩敕蛛x(SIMNI)、以氧氣與氮?dú)庵踩敕蛛x或內(nèi)部熱氧化(ITOX)。SIMOX植入步驟最好是包括使用大于大約攝氏600度的基材溫度的氧離子植入過程(例如每平方公分1.8×1018)。
其他材料例如氮及氫的植入過程可以同時(shí)或隨后執(zhí)行。舉例來說,埋式介電層210可以是一氮化氧化層或混合氧化硅的氫化氧化層。植入氮化氧化層可用以防止雜質(zhì)摻質(zhì)擴(kuò)散至埋式氧化層,藉以防止元件執(zhí)行效能降低。舉例來說,雜質(zhì)摻質(zhì)擴(kuò)散現(xiàn)象可能在井形成制造步驟期間的雜質(zhì)摻質(zhì)植入過程中發(fā)生,例如n型井(n wells)。
請參閱圖2c,剝除罩幕206,然后再次植入介電材料208最好是氧至硅基材200的核心區(qū)202與I/O區(qū)204。第二氧植入步驟使埋式介電層210擴(kuò)大至硅基材200的I/O區(qū)204,并使核心區(qū)202中的埋式介電層210變厚。核心區(qū)202中埋式介電層210的厚度tcore最好是大約100埃。I/O區(qū)204中埋式介電層210的厚度tI/O最好是大約300埃。埋式介電層的厚度的范圍可以是介于大約50埃與大約2000埃之間。
在植入過程之后,SIMOX過程包括進(jìn)行基材的一高溫(例如大約攝氏1300度)回火步驟。在其他說明實(shí)施例中,可重復(fù)進(jìn)行多次罩幕與埋式介電層植入的步驟,藉以在晶圓上任何區(qū)域中形成任何厚度的埋式介電層。
埋式介電層210由晶圓基材200隔開半導(dǎo)體層222。晶圓223包括硅222位于絕緣層210上,而晶圓223傳統(tǒng)上是絕緣層上覆硅(SOI)晶圓。半導(dǎo)體層222通常具有大約200埃的一厚度225。然而,厚度225的范圍可以是介于大約50埃與大約500埃之間。
雖然虛線框211中的埋式介電層階梯215在圖式中顯示出具有右側(cè)角度,然,階梯211最好是具有一斜面?zhèn)冗?12,如圖2d所示。圖2d是虛線框211的放大圖。側(cè)邊212斜面是一厚度梯度,其是根據(jù)電路設(shè)計(jì)而定。舉例來說,傾斜區(qū)可以是主動(dòng)區(qū)的一禁止區(qū),但空置元件或被動(dòng)元件可以被形成于其中。這是因?yàn)閮A斜區(qū)可包含錯(cuò)亂與不一致的電容,其可能會(huì)在主動(dòng)元件造成不穩(wěn)定的電子執(zhí)行效能。在說明實(shí)施例中,在埋式氧化層中的階梯可具有不同的厚度梯度,然而,各厚度梯度(在垂直方向中)的范圍最好是介于大約50埃與大約200埃之間。在一些例子中,可能會(huì)期望小間距(小于大約0.3um)介于兩個(gè)主動(dòng)區(qū)之間,一個(gè)具有薄阻障介電層,另一個(gè)具有厚阻障介電層。在這些例子中,由于一封閉的主動(dòng)區(qū),所以階梯最好是不大于間距的大約1/10,以避免臨界電壓變動(dòng)。
后續(xù)的制造步驟形成如圖2e所示的第一說明實(shí)施例。淺溝渠隔離結(jié)構(gòu)220隔開FD SOI晶體管214。核心區(qū)202中位于埋式介電層210的較厚部分上面的晶體管214將會(huì)比I/O區(qū)204中位于埋式介電層210的較薄部分上面的晶體管214具有一個(gè)較低的臨界電壓。
在相同基材200的不同區(qū)域202與204中改變埋式介電層210的厚度,可實(shí)質(zhì)控制FD SOI元件214的臨界電壓。對各個(gè)晶體管214來說,下埋式介電層210是做為介于陽極與陰極間的電容介電層,陽極代表井區(qū)或主體區(qū)213,而陰極代表埋式介電層210下面的基材200。改變埋式介電層210厚度會(huì)改變井區(qū)213中晶體管通道區(qū)的電容,藉以依照區(qū)域202或204提供一不同臨界電壓至FD SOI元件214。
由于埋式介電層210厚度中的差異,I/O區(qū)204中的FD SOI元件214會(huì)比核心區(qū)202中的一實(shí)質(zhì)類似元件具有一較高可能的Vth。一般來說,較薄的埋式介電層將會(huì)提供一較大的Vth調(diào)整范圍,而較厚的埋式介電層將會(huì)提供一較小的Vth調(diào)整范圍。
在其他說明實(shí)施例中,埋式介電層厚度的變動(dòng)并不限制在經(jīng)區(qū)域的變動(dòng)??梢栽谝痪蛞痪A上改變埋式介電層厚度,以達(dá)到預(yù)期具任何尺寸的任何區(qū)域。雖然埋式介電層厚度較佳是依照FD SOI元件的臨界電壓要求而變化,但埋式介電層厚度也可依照有關(guān)半導(dǎo)體元件操作的其他應(yīng)用要求而改變,例如溫度(例如SOI自我加熱效應(yīng))、電流及干擾。
用以形成n型或p型井區(qū)213于埋式介電層210上的半導(dǎo)體材料222中的離子植入步驟可產(chǎn)生磷或硼摻雜氧化硅于埋式介電層210的頂部區(qū)域中。III-V型雜質(zhì)由上層井區(qū)213擴(kuò)散至埋式介電層210也可能會(huì)提供摻雜氧化硅于埋式介電層210的區(qū)域中。
第二說明實(shí)施例如圖2f所示,其顯示出使用超過兩種埋式介電層209厚度于相同晶圓基材200上的區(qū)域CORE、LP與I/O。依照埋式介電層209的上厚度,后續(xù)形成于埋式介電層209上的硅基材222中的FD SOI晶體管將會(huì)具有不同的Vth。最好的是,形成于埋式介電層209的最厚部分上的FDSOI晶體管將會(huì)比形成于LP區(qū)或I/O區(qū)中的FD SOI晶體管具有一較低的Vth。形成于LP區(qū)中的FD SOI晶體管將會(huì)比形成于CORE區(qū)中的晶體管具有一較高的Vth。形成于I/O區(qū)中的FD SOI晶體管將會(huì)比形成于LP區(qū)與CORE區(qū)中的晶體管具有一較高的Vth。
依照第三說明實(shí)施例的第二方法,如圖3a-3h所示,包括第一說明實(shí)施例的埋式介電層210。在圖3a中,淺溝渠隔離結(jié)構(gòu)220是形成于埋式介電層210上的硅區(qū)222中。當(dāng)然,其他種隔離結(jié)構(gòu)(例如臺地隔離與LOCOS隔離結(jié)構(gòu))也可以使用。位于埋式介電層210上的硅區(qū)222為大約200埃厚。
閘極介電層224包括沉積氧化硅。閘極介電層224的厚度為大約100埃,且其范圍可以是介于大約20埃與大約100埃之間。閘極介電層可以是由具有一高介電常數(shù)的一高k介電材料所形成,而此高介電常數(shù)大于大約4.0。高k介電材料可以是一金屬介電材料,包括金屬氧化物例如Al2O3,Ta2O5,ZrO2與HfO2或HfSi。各式不同種類的處理方式可用于高k介電材料上,例如習(xí)知的NH3回火、O+回火、NO回火與N2O回火方式。
以一罩幕材料例如光阻(未顯示)覆蓋I/O區(qū)204中的閘極介電層224,然后移除核心區(qū)202中的一部分暴露出的閘極介電層224,如圖3b所示。核心區(qū)202中的閘極介電層224的最后厚度為大約8埃,且其范圍可以是介于大約8埃與大約20埃之間。重點(diǎn)是,在核心區(qū)202與I/O區(qū)204間形成的臺階226如圖所示為一較大規(guī)模。
閘極介電層224的較厚部分將可使FD SOI元件具有一較高臨界電壓,其將會(huì)在后續(xù)形成于I/O區(qū)204中。相對地,形成于核心區(qū)202中的FD SOI元件將會(huì)具有一較薄的閘極介電層224及一對應(yīng)較低的臨界電壓。
沉積多晶硅層228于閘極介電層224上,如圖3c所示。雖然,多晶硅臺階(未顯示)可形成于多晶硅表面230中的閘極介電層臺階226上,但多晶硅臺階是一相對微小的表面特征結(jié)構(gòu),以及圖3c所示的多晶硅表面230經(jīng)實(shí)質(zhì)平坦過程則是用作說明的用。
圖3d為形成光阻材料232于多晶硅228上之后續(xù)步驟。使用n型摻質(zhì)摻雜236于多晶硅228的未遮蔽部分234,以形成n型摻雜多晶硅區(qū)234。摻質(zhì)最好是以習(xí)知植入方法來進(jìn)行植入,例如浸入式電漿離子植入(PIII)或浸入式金屬電漿離子植入(MePIII)。摻質(zhì)最好是磷,也可以是砷、硼、梅斯卡靈(BF2)、氫、氮、氧、氬,或其的結(jié)合者。
如圖3e所示,連續(xù)沉積第一金屬層238與第二金屬層240于閘極介電層224上。第一金屬層238的厚度為大約50埃,而第二金屬層240的厚度為大約200埃。金屬層238與240的沉積方式是使用習(xí)知的沉積方法,例如蒸鍍、濺鍍或各種形式的化學(xué)氣相沉積方法例如電漿增進(jìn)型化學(xué)氣相沉積法。第一金屬層238最好包括鈦,而第二金屬層240最好包括鉑。然而,第一238與第二240金屬層也可包括例如鎳、鈀、鉑、銥、釕、銠、鉬、鉿、鋁、鈷、鎢,或其的結(jié)合。而結(jié)合者可包括金屬合金例如雙金屬合金、金屬硅化物、金屬氮化硅、摻雜型金屬合金及摻雜型金屬硅化物合金。
進(jìn)行后續(xù)微影步驟,將I/O區(qū)204中第二金屬層240的一部分罩住,然后移除核心區(qū)202中第二金屬層240的暴露部分,如圖3f所示??墒褂脻袷轿g刻或反應(yīng)性離子蝕刻以移除部分的第二金屬層240。
以大約攝氏500度進(jìn)行熱回火過程大約10分鐘,使得金屬238與240擴(kuò)散至多晶硅的未摻雜228與摻雜234區(qū),如圖3g所示?;鼗疬^程用以產(chǎn)生一硅鈦合金閘極電極250與一n型摻雜硅鈦合金閘極電極252于核心區(qū)202中?;鼗疬^程也會(huì)產(chǎn)生一鈦、鉑與硅合金254及一n型摻雜鈦、鉑與硅合金256于I/O區(qū)204中。在說明實(shí)施例中,僅說明一單閘極電極摻雜步驟。然而,如熟習(xí)此項(xiàng)技藝者所知,閘極電極可具有不同的摻雜濃度和不同的摻雜雜質(zhì)。此過程可在閘極多晶硅層228的沉積期間,經(jīng)由例如數(shù)個(gè)摻雜步驟及經(jīng)由現(xiàn)場摻雜步驟來完成。最好的是,閘極電極間的摻雜濃度的比率為105或更低。
圖3h為在另外處理過程以產(chǎn)生FD SOI PMOS晶體管260,261與FD SOINMOS晶體管262,263后的圖3g的結(jié)構(gòu)圖。改變材料組成,藉以使閘極電極250,252,254與256的運(yùn)作功能可在FD SOI元件260,261,262與263之間提供一對應(yīng)的臨界電壓差。圖3h中FD SOI晶體管260,261,262與263的臨界電壓部分是由閘極電極250,252,254與256的運(yùn)作功能控制。閘極電極250的運(yùn)作功能的范圍是介于大約4.7eV與大約5.0eV之間。閘極電極254的運(yùn)作功能的范圍是介于大約4.4eV與大約4.7eV之間。閘極電極252的運(yùn)作功能的范圍是介于大約4.2eV與大約4.5eV之間。閘極電極256的運(yùn)作功能的范圍是介于大約4.5eV與大約4.8eV之間。
結(jié)合埋式介電層210厚度變化、閘極介電層224厚度變化,以及閘極電極250,252,254與256運(yùn)作功能的變化,可在同一晶片晶粒200或同一晶圓上的FD SOI晶體管260,261,262與263的臨界電壓變化提供高度的控制能力。
用于此處所述說明實(shí)施例中的FD SOI晶體管260,261,262與263是用于說明缺乏型基材元件。本發(fā)明也可應(yīng)用在部分缺乏型元件,例如部分缺乏型絕緣層上覆硅(PD SOI)晶體管。本發(fā)明說明實(shí)施例中的其他元件包括場效晶體管(FET)例如金氧半FETs(MOSFETs)、金屬半導(dǎo)體FETs(MEFETs)、薄膜晶體管(TFTs)、應(yīng)變式通道晶體管及雙閘極MOSFETs。雖然本發(fā)明可適用于任何技術(shù)節(jié)點(diǎn),然本發(fā)明最好是用于65nm節(jié)點(diǎn)及較小的技術(shù)節(jié)點(diǎn)。
接觸窗280例如耦接晶體管263的源極270、汲極272與閘極274區(qū)的接觸窗280,可改變或用其他方式藉以在晶體管中形成新的運(yùn)作功能。舉例來說,形成于FD SOI NMOS 263的源極區(qū)270中的金屬硅化物可在源極區(qū)中提供一第五運(yùn)作功能,使得接觸窗280中的鎢材料與源極區(qū)270頂部中的摻雜多晶硅產(chǎn)生擴(kuò)散作用。另一個(gè)閘極運(yùn)作功能是由接觸窗282中的鎢材料與閘極電極274頂部中閘極電極256的n型摻多晶硅與鈦的擴(kuò)散作用所提供。
本發(fā)明的較佳實(shí)施例,提供一種有關(guān)控制半導(dǎo)體元件的臨界電壓的明顯優(yōu)點(diǎn),特別是有關(guān)于在一晶片上具不同電路應(yīng)用的全缺乏SOI元件。舉例來說,本發(fā)明可用于包括要求薄與極薄埋式氧化層于一單晶粒上的元件。舉例來說,應(yīng)用包括核心應(yīng)用、低電源應(yīng)用以及I/O應(yīng)用。在不同應(yīng)用中元件的臨界電壓的改良式控制方式,可在FD SOI元件的汲極導(dǎo)致阻障降低及增進(jìn)型元件與電路執(zhí)行效能中提供更好的控制能力。
本發(fā)明較佳實(shí)施例的一個(gè)優(yōu)點(diǎn)為,埋式介電層厚度可依照各種不同應(yīng)用而變化,而這些應(yīng)用的晶體管可具有不同的預(yù)期臨界電壓,例如核心應(yīng)用、低電源應(yīng)用及I/O應(yīng)用。另一個(gè)優(yōu)點(diǎn)為,可在同一晶圓中使用不同的埋式氧化層厚度,以提供實(shí)質(zhì)保留給要求Vth調(diào)整的FD SOI背閘偏壓元件的Vth調(diào)整能力,例如核心應(yīng)用、低電源應(yīng)用及I/O應(yīng)用。
雖然本發(fā)明的較佳實(shí)施例及其優(yōu)點(diǎn)已詳細(xì)揭露于上,必須了解的是,在不脫離本發(fā)明的精神和范圍內(nèi),當(dāng)可作各種的改變、更動(dòng)與潤飾,因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。舉例來說,任何熟習(xí)此技藝者將可輕易得知,全缺乏SOI多臨界電壓應(yīng)用可以有各種變化,且其都包含在本發(fā)明的范圍內(nèi)。
此外,本發(fā)明應(yīng)用范圍并不限制在說明書中所描述的過程、機(jī)器、制造、要件組成、裝置、方法與步驟的特殊實(shí)施例中。依照本發(fā)明,任何熟習(xí)此技藝者將可由此揭露書、過程、機(jī)器、制造、要件組成、裝置、方法或步驟、現(xiàn)有或往后技藝中輕易得知,可利用此處所述的對應(yīng)實(shí)施例,執(zhí)行實(shí)質(zhì)上相同功能或達(dá)成實(shí)質(zhì)上相同結(jié)果。因此,本發(fā)明的保護(hù)范圍包括這些過程、機(jī)器、制造、要件組成、裝置、方法或步驟。
以上所述,僅是本發(fā)明的較佳實(shí)施例而已,并非對本發(fā)明作任何形式上的限制,雖然本發(fā)明已以較佳實(shí)施例揭露如上,然而并非用以限定本發(fā)明,任何熟悉本專業(yè)的技術(shù)人員,在不脫離本發(fā)明技術(shù)方案范圍內(nèi),當(dāng)可利用上述揭示的結(jié)構(gòu)及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例,但是凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容,依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾,均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種集成電路,包括一基材;一埋式介電層,形成于該基材中,該埋式介電層具有一第一厚度于一第一區(qū)及具有一第二厚度于一第二區(qū);以及一半導(dǎo)體層,位于該埋式介電層上。
2.根據(jù)權(quán)利要求1所述的集成電路,其中該基材的一實(shí)體部分包括結(jié)晶硅。
3.根據(jù)權(quán)利要求1所述的集成電路,其中位于該埋式介電層上的該半導(dǎo)體層包括應(yīng)變硅或半導(dǎo)體材料的一鍺。
4.根據(jù)權(quán)利要求1所述的集成電路,更包括一階梯介于該第一與第二區(qū)之間,其中該階梯為大約200埃或更小。
5.根據(jù)權(quán)利要求1所述的集成電路,更包括一全缺乏絕緣層上覆硅(SOI)晶體管形成于該半導(dǎo)體層中。
6.根據(jù)權(quán)利要求1所述的集成電路,其中該埋式介電層包括氧化硅、氮化氧化層、氫化氧化層、AlxOy,其中x是大約2而y是大約3或碳化硅。
7.根據(jù)權(quán)利要求1所述的集成電路,其中該第一區(qū)是用于要求一第一臨界電壓的一第一應(yīng)用,以及其中該第二區(qū)是用于要求一第二臨界電壓的一第二應(yīng)用。
8.根據(jù)權(quán)利要求7所述的集成電路,其中該第一應(yīng)用是具有一第一臨界電壓的一核心應(yīng)用,而該第二應(yīng)用是具有一第二臨界電壓的一輸入/輸出應(yīng)用,其中該第一臨界電壓與該第二臨界電壓間的差距為大約0.45eV或更小。
9.一種半導(dǎo)體晶片,具有一第一區(qū)與一第二區(qū),包括一基材;一半導(dǎo)體層,位于該基材上;一埋式介電層,形成于該半導(dǎo)體層下,該埋式介電層具有一第一厚度于該第一區(qū)及具有一第二厚度于該第二區(qū);具有一第一閘極電極的一第一晶體管與具有一第二閘極電極的一第二晶體管形成于該第一區(qū)中;以及具有一第三閘極電極的一第三晶體管與具有一第四閘極電極的一第四晶體管極形成于該第二區(qū)中。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體晶片,其中該第一閘極電極是由一第一材料形成,且于其中具有一第一濃度的一第一雜質(zhì),而該第二閘極電極是由一第二材料形成,且于其中具有一第二濃度的一第二雜質(zhì);以及該第三閘極電極是由一第三材料形成,且于其中具有一第三濃度的一第三雜質(zhì),而該第四閘極電極是由一第四材料形成,且于其中具有一第四濃度的一第四雜質(zhì)。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體晶片,其中該第一與第三閘極電極包括一金屬硅化物與一第一金屬,以及其中該第二與第四閘極電極包括一金屬硅化物與一第二金屬。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體晶片,更包括一閘極介電層,具有一第一閘極介電層厚度,且位于該第一與第二閘極電極的下面;以及一閘極介電層,具有一第二閘極介電層厚度,且位于該第三與第四閘極電極的下面,其中該第二厚度會(huì)依照該第一厚度而以一預(yù)定量變化。
13.根據(jù)權(quán)利要求10所述的半導(dǎo)體晶片,其中該第一晶體管具有一閘極介電層厚度,該閘極介電層厚度比該第二晶體管的閘極介電層厚度還薄。
14.根據(jù)權(quán)利要求10所述的半導(dǎo)體晶片,其中該第一與第三閘極電極包括鈦。
15.一種制造一多臨界應(yīng)用的方法,該方法包括形成一絕緣層上覆半導(dǎo)體基材,包括下列步驟形成一第一罩幕于一半導(dǎo)體基材的一第一區(qū)上;植入一第一材料至該半導(dǎo)體基材的一第二區(qū),該植入步驟形成一埋式介電材料于該半導(dǎo)體基材中,該埋式介電材料具有一第二厚度于該第二區(qū)中,藉以使該半導(dǎo)體基材被轉(zhuǎn)換到一絕緣層上覆半導(dǎo)體基材;移除該第一罩幕;以及對該絕緣層上覆半導(dǎo)體基材進(jìn)行回火過程。
16.根據(jù)權(quán)利要求15所述的方法,更包括下列步驟植入一第二材料至該半導(dǎo)體基材的該第一與該第二區(qū),該植入步驟形成一埋式介電材料于該半導(dǎo)體基材中,該埋式介電材料具有一第一厚度于該第一區(qū)中。
17.根據(jù)權(quán)利要求15所述的方法,更包括步驟用以形成一閘極介電材料于該絕緣層上覆半導(dǎo)體基材的該第一與第二區(qū)上。
18.根據(jù)權(quán)利要求17所述的方法,更包括下列步驟沉積一多晶硅材料于該閘極介電材料上;實(shí)質(zhì)平坦化該多晶硅材料的頂部表面;植入一第一材料至該第一區(qū)的一第一部分中的該多晶硅材料中,以及植入一第二材料至該第二區(qū)的一第一部分中;沉積一第一金屬于該多晶硅材料上;沉積一第二金屬于該第一金屬上;實(shí)質(zhì)移除該第二區(qū)中的該第二金屬;以及對該絕緣層上覆半導(dǎo)體基材執(zhí)行一熱回火過程。
19.根據(jù)權(quán)利要求17所述的方法,更包括下列步驟移除該第二區(qū)中該閘極介電材料的一部分,藉以使該閘極介電材料具有一第三厚度于該第一區(qū)及具有一第四厚度于該第二區(qū)。
20.根據(jù)權(quán)利要求18所述的方法,其中該熱回火過程的執(zhí)行是以大約攝氏500度的溫度于一熔爐中進(jìn)行大約10分鐘,藉以形成一第一多晶硅金屬合金于該第一區(qū)的該第一部份中、一第二多晶硅金屬合金于該第一區(qū)的一第二部份中、一第三多晶硅金屬合金于該第二區(qū)的該第一部份中,以及一第四多晶硅金屬合金于該第二區(qū)的一第二部份中。
全文摘要
本發(fā)明是有關(guān)于一種全缺乏SOI多臨界電壓應(yīng)用。一種集成電路,包括一基材與形成于基材中的一埋式介電層。埋式介電層具有第一厚度于第一區(qū)中、具有第二埋式介電層厚度于第二區(qū)中,以及具有一階梯介于第一與第二區(qū)之間。一半導(dǎo)體層位于埋式介電層上。埋式介電層厚度可依照各種不同應(yīng)用而變化,而這些應(yīng)用的晶體管可具有不同的預(yù)期臨界電壓,例如核心應(yīng)用、低電源應(yīng)用及I/O應(yīng)用。另外,可在同一晶圓中使用不同的埋式氧化層厚度,以提供實(shí)質(zhì)保留給要求V
文檔編號H01L21/84GK1716618SQ20051006791
公開日2006年1月4日 申請日期2005年4月28日 優(yōu)先權(quán)日2004年4月28日
發(fā)明者陳豪育, 張長昀, 李迪弘, 楊富量 申請人:臺灣積體電路制造股份有限公司