專利名稱：可自我測(cè)試的芯片及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種測(cè)試芯片及其方法，且特別是有關(guān)一種自我測(cè)試的芯片及其方法。
背景技術(shù)：
在設(shè)計(jì)芯片時(shí)，其較以前的電路板系統(tǒng)在重量、體積、性能及價(jià)格皆具有優(yōu)勢(shì)。然而若在設(shè)計(jì)芯片前忽略測(cè)試問題，則待產(chǎn)品大量產(chǎn)生時(shí)甚至?xí)霈F(xiàn)測(cè)試代價(jià)超過制造代價(jià)的問題。因此，于設(shè)計(jì)芯片時(shí)，測(cè)試方面為一重要課題。
請(qǐng)參照?qǐng)D1，其是傳統(tǒng)測(cè)試芯片的架構(gòu)圖，在此以應(yīng)用于計(jì)算機(jī)系統(tǒng)的芯片為例。計(jì)算機(jī)系統(tǒng)100包括處理器110、芯片120及內(nèi)存130。當(dāng)芯片120于測(cè)試狀態(tài)時(shí)，處理器110是以控制信號(hào)CO1控制芯片120的動(dòng)作。芯片120在此是以整合式芯片為例，包括北橋(North Bridge)121及繪圖電路122。因芯片120主要的輸出及輸入是通過北橋121，繪圖電路122的輸出及輸入亦需通過北橋121。于測(cè)試?yán)L圖電路122時(shí)，繪圖電路122借由北橋121接收存儲(chǔ)器130輸出的測(cè)試樣本P12，并借由北橋121接收處理器110輸出的控制指令CO1，據(jù)以處理后，通過北橋121輸出測(cè)試結(jié)果P14至存儲(chǔ)器130。
然而，處理器110與芯片120溝通的外部總線(Front Side Bus，F(xiàn)SB)的時(shí)脈有400MHz或800MHz不等，而存儲(chǔ)器130的運(yùn)作時(shí)脈有266MHz或333MHz不等，繪圖電路122的工作時(shí)脈有266MHz或333MHz不等。為了支持多種時(shí)脈頻率的組合，而使測(cè)試過程復(fù)雜化且較難以除錯(cuò)(debug)，則會(huì)使測(cè)試的效率下降。對(duì)于測(cè)試者而言，此些時(shí)脈頻率不允許被更動(dòng)，而使測(cè)試時(shí)有所限制。
另一方面，一般測(cè)試樣本是輸入人眼可辦視的樣本，例如輸入三點(diǎn)的坐標(biāo)樣本，經(jīng)繪圖電路運(yùn)算后輸出結(jié)果為一三角型的圖形以驗(yàn)證其正確性。然而，測(cè)試樣本建立不易，且繪圖電路產(chǎn)生的測(cè)試結(jié)果的數(shù)據(jù)量也很大，會(huì)延長(zhǎng)測(cè)試時(shí)間。
芯片120于測(cè)試時(shí)也可通過自動(dòng)測(cè)試設(shè)備(Auto Test Equivalent，ATE)驗(yàn)證芯片的正確性。但是自動(dòng)測(cè)試設(shè)備價(jià)格相當(dāng)昂貴，動(dòng)輒上百萬美元。且芯片電路日趨復(fù)雜，漸漸超出目前自動(dòng)測(cè)試設(shè)備的速度與儲(chǔ)存能力，因此會(huì)降低錯(cuò)誤覆蓋率(fault coverage)而降低產(chǎn)品整體品質(zhì)及增長(zhǎng)測(cè)試時(shí)間而間接增加成本。
為了方便的驗(yàn)證芯片，芯片的內(nèi)建式自我測(cè)試技術(shù)(Built-in Self Test，BIST)技術(shù)開始受到注目。BIST的應(yīng)用，在走向單芯片系統(tǒng)(System on Chip，SoC)的今天，愈是大型設(shè)計(jì)的芯片愈依賴此技術(shù)。然而，一般內(nèi)建式自我測(cè)試的芯片，其需進(jìn)行驗(yàn)證的電路需重新設(shè)計(jì)，如刊載于IEEE TRANSACTIONS ON COMPUTER-AIDEDDESIGN ON INTEGRATED CIRCUIT AND SYSTEM.VOL.20.NO.4.APRIL 2001中，Touba等人所提出的″Bit-Fixing in Pseudorandom Sequences for Scan BIST″，其待測(cè)電路需因應(yīng)自我測(cè)試的需求而改變?cè)O(shè)計(jì)，增添研發(fā)的復(fù)雜度。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的是提供一種內(nèi)建自我測(cè)試的芯片及其測(cè)試方法，可使驗(yàn)證過程簡(jiǎn)化，節(jié)約測(cè)試所需的時(shí)間以緊跟市場(chǎng)的腳步。
根據(jù)本發(fā)明一方面提出一種可自我測(cè)試的芯片，該芯片包括一樣本產(chǎn)生器產(chǎn)生一測(cè)試樣本，一待測(cè)電路接收該測(cè)試樣本，并根據(jù)該測(cè)試樣本輸出一測(cè)試結(jié)果以及一結(jié)果產(chǎn)生器，依據(jù)該測(cè)試結(jié)果而產(chǎn)生一簽章結(jié)果，借由輸出該簽章結(jié)果以驗(yàn)證該芯片。
根據(jù)本發(fā)明的另一方面提出一種內(nèi)建自我測(cè)試的芯片，與一處理器電性連接，芯片是依一測(cè)試模式以自我測(cè)試，芯片包括第一電路、樣本產(chǎn)生器、待測(cè)電路及結(jié)果產(chǎn)生器。第一電路與處理器電性連接。樣本產(chǎn)生器以偽隨機(jī)數(shù)方式產(chǎn)生一測(cè)試樣本。待測(cè)電路接收經(jīng)由第一電路接收處理器輸出的一命令，并依據(jù)測(cè)試樣本而執(zhí)行命令以輸出一測(cè)試結(jié)果。結(jié)果產(chǎn)生器，依據(jù)測(cè)試結(jié)果而產(chǎn)生一簽章結(jié)果。之后，是根據(jù)簽章結(jié)果以驗(yàn)證芯片。
根據(jù)本發(fā)明又一方面提出一種自我測(cè)試的方法，用于一芯片。芯片是與一處理器電性連接并具有一測(cè)試模式。自我測(cè)試的方法是于測(cè)試模式下執(zhí)行。首先，以偽隨機(jī)數(shù)方式產(chǎn)生一測(cè)試樣本。接著，依據(jù)測(cè)試樣本而執(zhí)行處理器出的一命令以輸出一測(cè)試結(jié)果。而后，依據(jù)測(cè)試結(jié)果而產(chǎn)生一簽章結(jié)果。最后，依據(jù)簽章結(jié)果以驗(yàn)證芯片。
為讓本發(fā)明的上述目的、特點(diǎn)和優(yōu)點(diǎn)能更明顯易懂，下文特舉數(shù)個(gè)較佳實(shí)施例，并配合附圖進(jìn)行詳細(xì)說明。


圖1是傳統(tǒng)測(cè)試芯片的架構(gòu)圖。
圖2是依照本發(fā)明一實(shí)施例的測(cè)試芯片的架構(gòu)圖。
圖3是依本發(fā)明一較佳實(shí)施例的芯片自我測(cè)試的方法的流程圖。
圖4是依照本發(fā)明另一實(shí)施例的整合式芯片的架構(gòu)圖。
具體實(shí)施例方式
請(qǐng)參照?qǐng)D2，其是依照本發(fā)明一實(shí)施例的整合式芯片的架構(gòu)圖，應(yīng)用于計(jì)算機(jī)系統(tǒng)。計(jì)算機(jī)系統(tǒng)200包括整合式的芯片220及處理器210。整合式芯片220是與處理器210電性連接，本實(shí)施例中所提的處理器210是中央處理器(Center Process Unit，CPU)。芯片220是于一測(cè)試模式下進(jìn)行自我測(cè)試。整合式芯片220包括北橋221、測(cè)試電路223及繪圖電路222。北橋221與處理器210電性連接并接收處理器輸出的命令CO2以輸出命令CO2’至繪圖電路222。測(cè)試電路223包括樣本產(chǎn)生器224及結(jié)果產(chǎn)生器225。樣本產(chǎn)生器224以偽隨機(jī)數(shù)(pseudo-random)方式產(chǎn)生一測(cè)試樣本(test pattern)P21。繪圖電路222接收命令CO2’，并依據(jù)測(cè)試樣本P21而執(zhí)行命令CO2’以輸出測(cè)試結(jié)果P22。結(jié)果產(chǎn)生器225依據(jù)測(cè)試結(jié)果P22而產(chǎn)生簽章(signature)結(jié)果P23。最后，是根據(jù)簽章結(jié)果P23以驗(yàn)證芯片220。
樣本產(chǎn)生器224于本實(shí)施例中為線性反饋移位寄存器(Linear FeedbackShift Register，LFSR)。結(jié)果產(chǎn)生器225于本實(shí)施例中為多輸入記號(hào)寄存器(Multiple-Input Signature Register，MISR)。結(jié)果產(chǎn)生器225依據(jù)測(cè)試結(jié)果P22而產(chǎn)生簽章結(jié)果P23，結(jié)果產(chǎn)生器225是于其過程加入數(shù)據(jù)量壓縮的動(dòng)作使簽章結(jié)果P23的數(shù)據(jù)量減小而減少測(cè)試時(shí)間。
結(jié)果產(chǎn)生器225產(chǎn)生簽章結(jié)果P23的方法如下。其一為結(jié)果產(chǎn)生器225將測(cè)試結(jié)果P22以核對(duì)和(checksum)的方式產(chǎn)生簽章結(jié)果P23。例如繪圖電路222輸出的測(cè)試結(jié)果P22是包括多個(gè)子測(cè)試結(jié)果，結(jié)果產(chǎn)生器225是根據(jù)此些子測(cè)試結(jié)果產(chǎn)生多個(gè)子簽章結(jié)果并相加后得到簽章結(jié)果P23。另一為結(jié)果產(chǎn)生器225將測(cè)試結(jié)果P22依一多項(xiàng)式的運(yùn)算產(chǎn)生簽章結(jié)果P23。
而于本實(shí)施例中，因待測(cè)的芯片220中已內(nèi)建BIST的技術(shù)，不需自存儲(chǔ)器中讀取測(cè)試樣本。因而于測(cè)試階段，輸入的測(cè)試樣本的值并不需具有實(shí)質(zhì)意義，僅需輸入數(shù)值使繪圖電路222運(yùn)算，最后以測(cè)試結(jié)果P22計(jì)算出簽章結(jié)果P43驗(yàn)證芯片220的正確性。故由內(nèi)部的樣本產(chǎn)生器224以偽隨機(jī)數(shù)的方式產(chǎn)生測(cè)試樣本P21，使繪圖電路222于測(cè)試狀態(tài)下執(zhí)行，且亦不用受限于存儲(chǔ)器的工作時(shí)脈，使工作環(huán)境的因素簡(jiǎn)化。且此種于芯片內(nèi)自我測(cè)試的做法，可配合芯片的時(shí)脈而達(dá)全速測(cè)試(at-speed)的效用。
雖然本實(shí)施例是于北橋及繪圖電路整合的芯片中提出BIST架構(gòu)，但其以LFSR以偽隨機(jī)數(shù)的方式產(chǎn)生的測(cè)試樣本及MISR產(chǎn)生簽章結(jié)果的方式，并不限于此實(shí)施例。凡以此概念提出的概念，皆于本發(fā)明的范疇內(nèi)。
請(qǐng)參照?qǐng)D3，其是依本發(fā)明提出一實(shí)施例的芯片自我測(cè)試的方法流程圖。首先，以偽隨機(jī)數(shù)方式產(chǎn)生測(cè)試樣本P21，如步驟31所示。接著，依據(jù)測(cè)試樣本P21而執(zhí)行命令CO2’以輸出測(cè)試結(jié)果P22，如步驟32所示。之后，依據(jù)測(cè)試結(jié)果P22而產(chǎn)生一簽章結(jié)果P23，如步驟33所示。最后，依據(jù)簽章結(jié)果P23以驗(yàn)證芯片220，如步驟34所示。而其驗(yàn)證方式，是以簽章結(jié)果P23與模擬(simulation)的結(jié)果比對(duì)繪圖電路222的運(yùn)作正確性。
請(qǐng)參照?qǐng)D4，其是依照本發(fā)明另一實(shí)施例的整合式芯片的架構(gòu)圖。整合式芯片420是于一測(cè)試模式下進(jìn)行自我測(cè)試。整合式芯片420包括測(cè)試電路423及待測(cè)電路422，其中待測(cè)電路422可以是提供網(wǎng)絡(luò)物理層作用的電路，亦可以是負(fù)責(zé)USB傳輸功能的電路，也可以是一種橋接電路。而測(cè)試電路423包括樣本產(chǎn)生器424及結(jié)果產(chǎn)生器425。樣本產(chǎn)生器424以偽隨機(jī)數(shù)方式產(chǎn)生一測(cè)試樣本P41。待測(cè)電路422接收測(cè)試樣本P41，并執(zhí)行測(cè)試樣本P41以輸出測(cè)試結(jié)果P42。結(jié)果產(chǎn)生器425依據(jù)測(cè)試結(jié)果P42而產(chǎn)生簽章結(jié)果P43，其簽章結(jié)果P43用以驗(yàn)證芯片420。
樣本產(chǎn)生器424于本實(shí)施例中為線性反饋移位寄存器。結(jié)果產(chǎn)生器425于本實(shí)施例中為多輸入記號(hào)寄存器。結(jié)果產(chǎn)生器425依據(jù)測(cè)試結(jié)果P42而產(chǎn)生簽章結(jié)果P43，結(jié)果產(chǎn)生器425是于其過程加入數(shù)據(jù)量壓縮的動(dòng)作使簽章結(jié)果P43的數(shù)據(jù)量減小而減少測(cè)試時(shí)間。
結(jié)果產(chǎn)生器425產(chǎn)生簽章結(jié)果P43的方法如下。其一為結(jié)果產(chǎn)生器425將測(cè)試結(jié)果P42以核對(duì)和的方式產(chǎn)生簽章結(jié)果P43。例如待測(cè)電路422輸出的測(cè)試結(jié)果P42包括多個(gè)子測(cè)試結(jié)果，結(jié)果產(chǎn)生器425是根據(jù)此些子測(cè)試結(jié)果產(chǎn)生多個(gè)子簽章結(jié)果并相加后得到簽章結(jié)果P43。另一為結(jié)果產(chǎn)生器425將測(cè)試結(jié)果P42依一多項(xiàng)式的運(yùn)算產(chǎn)生簽章結(jié)果P43。
而于本實(shí)施例中，因待測(cè)的芯片420中已內(nèi)建BIST的技術(shù)，不需自存儲(chǔ)器中讀取測(cè)試樣本。因而于測(cè)試階段，輸入的測(cè)試樣本P41的值并不需具有實(shí)質(zhì)意義，僅需輸入數(shù)值使待測(cè)電路422運(yùn)算，最后以測(cè)試結(jié)果P42計(jì)算出簽章結(jié)果P43用以驗(yàn)證芯片420的正確性。由內(nèi)部的樣本產(chǎn)生器424以偽隨機(jī)數(shù)的方式產(chǎn)生測(cè)試樣本P41，使待測(cè)電路422于測(cè)試狀態(tài)下執(zhí)行，且亦不用受限于存儲(chǔ)器的工作時(shí)脈，使工作環(huán)境的因素簡(jiǎn)化。且此種于芯片內(nèi)自我測(cè)試的做法，可配合芯片的時(shí)脈而達(dá)全速測(cè)試(at-speed)的效用。
本發(fā)明上述實(shí)施例所揭示的可自我測(cè)試的芯片及其測(cè)試方法，因避免自存儲(chǔ)器讀取測(cè)試樣本而造成工作時(shí)脈頻率的復(fù)雜化。且于結(jié)果產(chǎn)生器的端將測(cè)試結(jié)果壓縮，而使驗(yàn)證過程簡(jiǎn)化。相較于芯片內(nèi)部數(shù)百萬個(gè)的電路，BIST技術(shù)僅于芯片內(nèi)部增加稍許的電路，并未增加過多成本，且又相對(duì)節(jié)約測(cè)試所需的時(shí)間。而且省略了人為輸入測(cè)試樣本的動(dòng)作，以偽隨機(jī)數(shù)的方式產(chǎn)生測(cè)試樣本，亦節(jié)省測(cè)試的時(shí)間以跟進(jìn)市場(chǎng)的腳步。
綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭示如上，然而其并非用以限定本發(fā)明，任何熟悉本技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的等效的改變或替換，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的本申請(qǐng)權(quán)利要求范圍所界定的為準(zhǔn)。
權(quán)利要求
1.一種自我測(cè)試芯片的方法，用于一芯片，該芯片是與一處理器電性連接并具有一測(cè)試模式，該方法是于該測(cè)試模式下執(zhí)行，該方法包括由該芯片內(nèi)部產(chǎn)生一測(cè)試樣本；依據(jù)該測(cè)試樣本而執(zhí)行該處理器出的命令以產(chǎn)生一測(cè)試結(jié)果；依據(jù)該測(cè)試結(jié)果而產(chǎn)生一簽章結(jié)果；以及依據(jù)該簽章結(jié)果以驗(yàn)證該芯片。
2.如權(quán)利要求1所述的方法，其特征在于于產(chǎn)生一測(cè)試樣本的步驟，該測(cè)試樣本是由一線性反饋移位寄存器所產(chǎn)生。
3.如權(quán)利要求1所述的方法，其特征在于于產(chǎn)生一簽章結(jié)果的步驟，該簽章結(jié)果是由一多輸入記號(hào)寄存器所產(chǎn)生。
4.如權(quán)利要求1所述的方法，其特征在于于產(chǎn)生一簽章結(jié)果的步驟中，是將該測(cè)試結(jié)果依核對(duì)和的方式產(chǎn)生該簽章結(jié)果。
5.如權(quán)利要求1所述的方法，其特征在于于產(chǎn)生一簽章結(jié)果的步驟中，是將該測(cè)試結(jié)果依一多項(xiàng)式的運(yùn)算產(chǎn)生該簽章結(jié)果。
6.如權(quán)利要求1所述的方法，其特征在于該測(cè)試樣本是以偽隨機(jī)數(shù)方式產(chǎn)生。
7.一種可自我測(cè)試的芯片，該芯片包括一測(cè)試電路，產(chǎn)生一測(cè)試樣本；以及一待測(cè)電路，接收該測(cè)試樣本以產(chǎn)生一測(cè)試結(jié)果；其中，該測(cè)試結(jié)果回傳至該測(cè)試電路，使該測(cè)試電路依據(jù)該測(cè)試結(jié)果而產(chǎn)生一簽章結(jié)果，并借由輸出該簽章結(jié)果以驗(yàn)證該芯片。
8.如權(quán)利要求7所述的芯片，其特征在于還包含一第一電路與一處理器電性連接，該第一電路用以接收該處理器輸出的命令并傳遞命令至該待測(cè)電路以供該待測(cè)電路配合該測(cè)試樣本執(zhí)行，使該待測(cè)電路產(chǎn)生該測(cè)試結(jié)果。
9.如權(quán)利要求7所述的芯片，其特征在于該測(cè)試電路包括一樣本產(chǎn)生器，以偽隨機(jī)數(shù)方式產(chǎn)生該測(cè)試樣本；及一結(jié)果產(chǎn)生器，接收由該測(cè)試電路所產(chǎn)生的測(cè)試結(jié)果，并且依據(jù)該測(cè)試結(jié)果產(chǎn)生該簽章結(jié)果。
10.如權(quán)利要求9所述的芯片，其特征在于該樣本產(chǎn)生器為線性反饋移位寄存器。
11.如權(quán)利要求9所述的芯片，其特征在于該結(jié)果產(chǎn)生器為多輸入記號(hào)寄存器。
12.如權(quán)利要求7所述的芯片，其特征在于該測(cè)試電路是將該測(cè)試結(jié)果依核對(duì)和的方式產(chǎn)生該簽章結(jié)果。
13.如權(quán)利要求7所述的芯片，其特征在于該測(cè)試電路是將該測(cè)試結(jié)果依一多項(xiàng)式的運(yùn)算產(chǎn)生該簽章結(jié)果。
全文摘要
可自我測(cè)試的芯片及其測(cè)試方法。可自我測(cè)試的芯片是與一處理器電性連接。芯片是依一測(cè)試模式以自我測(cè)試。芯片包括第一電路、樣本產(chǎn)生器、待測(cè)電路及結(jié)果產(chǎn)生器。第一電路與處理器電性連接。樣本產(chǎn)生器以偽隨機(jī)數(shù)方式產(chǎn)生一測(cè)試樣本。待測(cè)電路接收經(jīng)由第一電路接收處理器輸出的一命令，并依據(jù)測(cè)試樣本而執(zhí)行命令以輸出一測(cè)試結(jié)果。結(jié)果產(chǎn)生器依據(jù)測(cè)試結(jié)果而產(chǎn)生一簽章結(jié)果。之后，根據(jù)簽章結(jié)果以驗(yàn)證芯片。
文檔編號(hào)H01L21/66GK1688021SQ20051007462
公開日2005年10月26日 申請(qǐng)日期2005年5月25日 優(yōu)先權(quán)日2005年5月25日
發(fā)明者黃建中, 賈維國(guó), 莫?jiǎng)P圳 申請(qǐng)人:威盛電子股份有限公司