專利名稱：半導體裝置及其制造方法
技術領域：
本發(fā)明涉及半導體存儲裝置，特別涉及具有SRAM(Static RandomAccess Memory)的半導體存儲裝置及其制造方法。
背景技術：
近幾年，隨著芯片尺寸的縮小，SRAM單元內(nèi)的PN元件分隔幅度也在縮小。結果，寄生雙極晶體管的能力提高，在存儲單元內(nèi)容易進入鎖定狀態(tài)。由于進入鎖定，就需要觸發(fā)電流，但隨著存儲單元的細微化，就成為由于SER(Soft Error Rate)抗性的惡化而容易生成電荷的狀態(tài)。一般而言，作為該對策，對每數(shù)個至數(shù)十個存儲單元配設形成輔助接點(コンタクト)和阱接點，把P阱固定為VSS電位，把N阱固定為VDD電位，不過，需要在存儲單元的區(qū)域之外確保配設輔助接點和阱接點的區(qū)域。
對這樣的問題，在構成SRAM存儲單元的N型MOS晶體管的源極·漏極的N+擴散層，或是構成P型MOS晶體管的源極·漏極的P+擴散層的一部分中，注入和阱同導電型的P+雜質(zhì)離子或N+雜質(zhì)離子，形成所謂對接(Butted)擴散層，通過該對接擴散層，把阱固定為規(guī)定電位。例如，如圖16所示，在硅基板200上形成P阱201和元件分隔絕緣膜(STI)203，在其上形成柵極絕緣膜204和柵極電極205，在P阱201中形成由N-擴散層211和N+擴散層212構成的N型源極·漏極區(qū)域210的N型MOS晶體管中，構成對P阱201提供VSS電位，此處為GND電位的GND接點230的場合，在N+擴散層212的一部分中高濃度地注入P型雜質(zhì)，形成作為對接擴散層的P+擴散層231，通過該P+擴散層231對P阱201供電。另外，206是側壁，207是硅化物層，208是層間膜。該構造能從向存儲單元提供本來必要的GND電位的金屬布線，通過接點孔和對接擴散層，把P阱固定為GND電位，還能從向存儲單元提供本來必要的GND電位的金屬布線，通過接點孔和對接擴散層，把N阱區(qū)域固定為VDD電位，因而不會主動增加存儲單元間阱接點區(qū)域，不會引起存儲單元內(nèi)的布線增加、連接孔增加所導致的存儲單元面積增大，能防止鎖定抗性劣化。
但是，為形成該對接擴散層，需要像上述那樣，在高濃度的N+擴散層或P+擴散層中通過高濃度的離子注入來中和反導電型的P+擴散層或N+擴散層，工序變得困難。另外，在這樣通過在N+擴散層的一部分中注入與阱同導電型的P型雜質(zhì)離子來形成對接擴散層的場合，如圖17中工序模擬的結果所示，通過高摻雜的P型雜質(zhì)離子注入來中和存在于基板表面近旁的例如具有1E18/cm2以上的濃度的N+擴散層，是困難的。
相比之下，專利文獻1的技術中，如圖18所示，僅用N-擴散層211很淺地預先形成N型源極·漏極區(qū)域210的一部分，使在構成該N型源極·漏極區(qū)域210的N-擴散層211或N+擴散層212之上形成的硅化物層207的至少一部分達到P阱201而很深地形成，通過該硅化物層207把P阱固定為GND電位。在該專利文獻1的技術中，不需要通過離子注入把高濃度的擴散層向反導電型中和，制造接點變得容易了，這一點很有利。
專利文獻1特開2004-47933號公報發(fā)明內(nèi)容發(fā)明打算解決的問題但是，專利文獻1的技術中，為深于N-擴散層211而形成硅化物層207，需要高溫下長時間進行硅化物反應，硅化物層變?yōu)槌^了所需的厚度，特別是除了柵極電極及源極·漏極區(qū)域以外的區(qū)域的硅化物層變厚，對元件的細微化帶來了影響，引起元件熱損壞。還有，因為硅化物層直接與阱連接，所以在阱和硅化物層的連接部的電阻很大，難以使阱固定為規(guī)定的電位。再有，僅使硅化物層的一部分很深地形成，因而需要特殊的制造工序，制造變得困難。
本發(fā)明的目的在于提供一種通過接點把阱固定為希望的電位，不會引起存儲單元面積的增大，能夠提高鎖定抗性，并能夠容易地制造的半導體裝置及其制造方法。
用于解決課題的裝置本發(fā)明的半導體裝置，在具有在設在半導體基板上的一導電型的阱內(nèi)形成了反導電型的雜質(zhì)區(qū)域的元件，具有用于對該阱提供規(guī)定的電位的接點的半導體裝置中，其特征在于，先蝕刻除去了上述雜質(zhì)區(qū)域的一部分，在該蝕刻除去了的區(qū)域的半導體基板上形成了一導電型的供電用的雜質(zhì)區(qū)域，通過該供電用的雜質(zhì)區(qū)域進行對阱的供電。
本發(fā)明的制造方法，是在半導體基板上形成一導電型的阱，在該阱中形成具有反導電型的雜質(zhì)區(qū)域的元件的半導體裝置的制造方法，其特征在于包括把上述雜質(zhì)區(qū)域的一部分蝕刻除去，直至達到阱的工序；在蝕刻除去了的區(qū)域的半導體基板上注入反導電型的雜質(zhì)，形成供電用的雜質(zhì)區(qū)域的工序；以及形成與供電用的雜質(zhì)區(qū)域電連接的供電用的接點的工序。
發(fā)明的效果按照本發(fā)明，在各存儲單元單位中能把阱固定為規(guī)定的電位，因而不需要存儲器單元間阱接點或使其個數(shù)減少，不會引起芯片尺寸的擴大，能夠提高元件，特別是晶體管的鎖定抗性。還有，在通過蝕刻除去了一導電型的雜質(zhì)區(qū)域之后，形成了反導電型的供電用的雜質(zhì)區(qū)域，因而能夠容易地形成供電用的雜質(zhì)區(qū)域，用于對阱進行供電的接點構造的制造變得容易了。還有，也不必形成比雜質(zhì)區(qū)域厚的硅化物層，該接點構造的制造變得更容易了。


圖1是本發(fā)明的SRAM存儲單元的電路圖。
圖2是實施例1的布局圖。
圖3是圖1的A-A′線剖面圖。
圖4是實施例1的制造工序剖面圖之1。
圖5是實施例1的制造工序剖面圖之2。
圖6是實施例1的制造工序剖面圖之3。
圖7是用于說明雜質(zhì)區(qū)域的濃度分布的圖。
圖8是實施例2的布局圖。
圖9是圖8的B-B′線剖面圖。
圖10是實施例2的制造工序剖面圖之1。
圖11是實施例2的制造工序剖面圖之2。
圖12是實施例2的制造工序剖面圖之3。
圖13是實施例3的布局圖。
圖14是圖13的C-C′線剖面圖。
圖15是實施例3的制造工序剖面圖。
圖16是以前例1的剖面圖。
圖17是用于說明以前例1的雜質(zhì)區(qū)域的濃度分布的圖。
圖18是專利文獻1的剖面圖。
具體實施例方式
作為本發(fā)明的半導體裝置，可以構成為，雜質(zhì)區(qū)域是LDD構造的MOS晶體管的源極·漏極區(qū)域，把構成該源極·漏極區(qū)域的一部分的低濃度擴散層蝕刻除去，形成了供電用的雜質(zhì)區(qū)域。或者可以構成為，雜質(zhì)區(qū)域是構成MOS晶體管的源極·漏極區(qū)域的高濃度擴散層，把該高濃度擴散層的一部分蝕刻除去，形成了供電用的雜質(zhì)區(qū)域。
例如構成為，在半導體基板上形成P阱和N阱，在P阱中形成N型MOS晶體管，在N阱中形成P型MOS晶體管的半導體裝置中，蝕刻除去N型MOS晶體管的源極·漏極區(qū)域的一部分，形成P型雜質(zhì)區(qū)域，蝕刻除去P型MOS晶體管的源極·漏極區(qū)域的一部分，形成N型雜質(zhì)區(qū)域，通過P型雜質(zhì)區(qū)域和N型雜質(zhì)區(qū)域，對P阱和N阱分別提供規(guī)定的電位。
還有，在本發(fā)明中，優(yōu)選的是構成為，在雜質(zhì)區(qū)域的表面形成硅化物層，通過該硅化物層，進行對雜質(zhì)區(qū)域至阱的供電。本發(fā)明優(yōu)選的是構成為，用元件構成存儲單元，在各個在半導體基板上形成的多個存儲單元中設有供電用的雜質(zhì)區(qū)域。
在本發(fā)明的半導體裝置的制造方法中，元件的形成工序包括在半導體基板上形成柵極電極，采用利用了該柵極電極的自我調(diào)整法來形成低濃度的雜質(zhì)區(qū)域的工序和在柵極電極的側面形成側壁之后，采用自我調(diào)整法形成高濃度的雜質(zhì)區(qū)域的工序，蝕刻工序包括蝕刻側壁及其正下方的低濃度的雜質(zhì)區(qū)域的工序，形成供電用的雜質(zhì)區(qū)域的工序包括在通過蝕刻而除去了的低濃度的雜質(zhì)區(qū)域此前存在的區(qū)域形成該供電用的雜質(zhì)區(qū)域的工序。
或者，元件的形成工序包括在半導體基板上形成柵極電極，采用利用了該柵極電極的自我調(diào)整法而形成高濃度的雜質(zhì)區(qū)域的工序，蝕刻工序包括把高濃度的雜質(zhì)區(qū)域的一部分蝕刻得比該雜質(zhì)區(qū)域深的工序，形成供電用的雜質(zhì)區(qū)域的工序包括在通過蝕刻而除去了的高濃度的雜質(zhì)區(qū)域此前存在的區(qū)域形成該供電用的雜質(zhì)區(qū)域的工序。
實施例1其次，參照

本發(fā)明的實施例。圖1是本發(fā)明的SRAM存儲單元M-CELL的電路圖，由以下部分構成由柵極交叉連接的一對N型MOS晶體管構成的驅(qū)動晶體管Q1、Q2；由與上述驅(qū)動晶體管Q1、Q2的節(jié)點分別連接的P型MOS晶體管構成的負載晶體管Q3、Q4；以及由連接在上述驅(qū)動晶體管Q1、Q2的各節(jié)點和位線B1、B2之間，柵極與字線W連接的一對N型MOS晶體管構成的傳送晶體管Q5、Q6。上述負載晶體管Q3、Q4與VDD連接，驅(qū)動晶體管Q1、Q2與VSS(GND)連接。
圖2是上述SRAM存儲單元M-CELL的平面布局，同圖中用虛線表示的區(qū)域表示1個存儲單元區(qū)域。在硅基板100上形成P阱101和N阱102，再形成元件分隔區(qū)域(STI)103。在上述硅基板100上按所要的圖形形成多硅層，形成上述各MOS晶體管的柵極電極1 05。一部分柵極電極105構成為圖1所示的字線W。并且，根據(jù)使用了上述柵極電極105的自我調(diào)整法，在P阱101中形成N型源極·漏極區(qū)域110，在N阱102中形成P型源極·漏極區(qū)域120。并且，在該實施例1中，在上述N型源極·漏極區(qū)域110的一部分中，形成了用于向P阱101提供VSS電位(此處為GND電位)的GND接點130。
圖3是沿著包括上述GND接點130的圖2的A-A′線的剖面圖。在硅基板100上形成了STI103和P阱101。N阱102未呈現(xiàn)在圖上。在上述硅基板100之上形成了柵極絕緣膜104和由多硅層構成的柵極電極(字線)105，在柵極電極105的側面形成了由硅氧化膜等構成的側壁106。在上述柵極電極105的兩側的上述P阱101中形成了上述N型源極·漏極區(qū)域110，與柵極電極105構成了N型MOS晶體管Q1、Q2、Q5、Q6，而上述N型源極·漏極區(qū)域110通過后述的制造工序的說明就會明白，由在上述側壁106正下方形成的低濃度的N-擴散層111和在側壁106正下方以外的區(qū)域形成的高濃度的N+擴散層112構成，構成為所謂LDD構造的MOS晶體管。另外，P型MOS晶體管Q3、Q4也根據(jù)同樣的原理而構成，P型源極·漏極區(qū)域120由側壁106正下方的低濃度的P-擴散層及其以外的區(qū)域的高濃度的P+擴散層構成。
對于上述GND接點130，在與形成了上述各N型MOS晶體管Q1、Q2、Q3、Q4的區(qū)域不同的區(qū)域的P阱101之上，蝕刻上述側壁106的一部分，再在上述硅基板100的表面的一部分區(qū)域中蝕刻到達到上述N-擴散層111的深度的深度，在該蝕刻了的區(qū)域，與上述N+擴散層112鄰接而形成了P+擴散層131(即在N+擴散層112和STI103之間延伸)。并且，在上述柵極電極105的上面和源極·漏極區(qū)域110的表面上，形成了采用高熔點金屬的硅化物層107。再在全面上形成層間膜108，由在該層間膜108上開口的接點孔中埋設的導電材料進行對上述硅化物層107的電連接，形成上述GND接點130。
圖4～圖6是表示包括圖2和圖3的存儲單元M-CELL的半導體裝置的制造工序的與圖3同樣的剖面圖。首先，如圖4(a)所示，在硅基板100的所要區(qū)域形成淺槽，在該槽內(nèi)埋設硅氧化膜等絕緣材料，形成STI103。其次，在硅基板100上選擇性地擴散P型雜質(zhì)，形成P阱101。還有，這些圖中未表示，在硅基板100的其它區(qū)域，擴散N型雜質(zhì)，形成N阱102。
接著，如圖4(b)所示，在硅基板100之上(具體在STI之上)用硅氧化膜等形成柵極絕緣膜104，再在其上形成多硅層，按所要的圖形形成多硅層而形成柵極電極105。并且，在形成N型MOS晶體管的區(qū)域，低濃度地注入N型雜質(zhì)，形成N-型擴散層111。還有，圖中未表示，在形成P型MOS晶體管的區(qū)域，低濃度地注入P型雜質(zhì)，形成P-擴散層。
接著，如圖5(a)所示，在全面上使硅氧化膜增長，對其進行各向異性蝕刻，在柵極電極的側面形成側壁106。并且，在形成N型MOS晶體管的區(qū)域高濃度地注入N型雜質(zhì)，形成N+擴散層112。由此形成N型源極·漏極區(qū)域110，形成LDD構造的N型MOS晶體管Q1、Q2、Q5、Q6。還有，圖中未表示，在形成P型MOS晶體管的區(qū)域高濃度地注入P型雜質(zhì)，形成P+擴散層，形成LDD構造的P型MOS晶體管。
接著，如圖5(b)所示，對除形成GND接點130的區(qū)域以外的區(qū)域用光致抗蝕劑PR進行掩蔽，蝕刻側壁106，并把硅基板100蝕刻到至少達到上述N-擴散層111的深度。由此在該GND接點130的區(qū)域蝕刻除去N-擴散層111和與其鄰接的N+擴散層112一部分區(qū)域。
接著，如圖6(a)所示，在把上述光致抗蝕劑PR用作掩膜而蝕刻了的區(qū)域?qū)隤型雜質(zhì)。由此在除去了N-擴散層111的區(qū)域形成用于對P阱101供電的P+擴散層131。另外，即使導入了P型雜質(zhì)，N+擴散層112的區(qū)域由于N型雜質(zhì)的濃度這一方高，所以雖然N型雜質(zhì)濃度有所降低，但N+擴散層112照樣保留。
接著，如圖6(b)所示，除去了上述光致抗蝕劑PR之后，在硅基板100的全面上形成鈷等高熔點金屬膜，通過加熱處理，在包括偽柵極105D的柵極電極105的上面和各擴散層112、131和柵極電極105的表面上形成硅化物層107。除去了未硅化的鈷之后，如圖3所示，形成層間膜108，在包括上述P+擴散層131的區(qū)域開接點孔，埋設鎢等金屬，與GND電位連接的GND接點130就告完成。
這樣，對于實施例1的SRAM存儲單元，在各存儲單元中，通過GND接點130把P阱101固定為GND電位，因而能防止鎖定抗性(ラツチアップ耐性)劣化。這樣把P阱101固定為GND電位，因而不需要在存儲單元的區(qū)域之外確保配設輔助接點及阱接點的區(qū)域，能夠縮小芯片尺寸。還有，同時在GND接點130的形成之際，在通過蝕刻除去了N-擴散層111的一部分區(qū)域之后，在該蝕刻除去了的區(qū)域形成了P+擴散層131，因而不需要由高濃度的P型雜質(zhì)對N+擴散層112進行中和(為變換導電型而進行追加摻雜)而形成P+擴散層131，容易進行制造?；蚴?，不需要像專利文獻1那樣，使硅化物層的一部分形成得比N+擴散層深，從這一點來看也容易進行制造。
另外，如圖7中表示的雜質(zhì)分布的模擬一樣，形成了N-擴散層111時的N型雜質(zhì)的濃度分布如圖7(a)所示，不過，在進行了蝕刻時除去了N型雜質(zhì)，因而此后注入了P型雜質(zhì)時就能夠容易地獲得圖7(b)所示的P+擴散層131的濃度分布。
實施例2圖8是本發(fā)明的實施例2的平面布局圖，圖9是B-B′線剖面圖。實施例2是對P阱101設置了GND接點130，并對N阱102設置了VDD接點140的例子。SRAM存儲單元M-CELL同圖1所示的電路結構，不過，柵極電極和各MOS晶體管的源極·漏極區(qū)域的圖形形狀不同。此處，基本構成與實施例1相同，因而對與實施例1等價的部分付以相同符號，省略其詳細的說明。此處，實施例2中為形成GND接點130和VDD接點140，形成了偽柵極105D，在與該偽柵極105D鄰接的區(qū)域形成了上述GND接點130和VDD接點140。
即，如圖8所示，偽柵極105D以配置在N型源極·漏極區(qū)域110和P型源極·漏極區(qū)域120之間的狀態(tài)而形成，形成為與各MOS晶體管的柵極電極相同的層構成。并且，如圖9所示，對在偽柵極105D的兩側形成了的側壁106的一部分進行蝕刻，再把其正下方的硅基板100蝕刻到所要的深度，在該蝕刻了的區(qū)域形成P+擴散層131、N+擴散層141，并在其上形成了硅化物層107。并且，在設在層間膜108上的接點孔中埋設導電材料，分別通過硅化物層107而與P+擴散層131、N+擴散層141電連接，由此構成GND接點130和VDD接點140。
圖10～圖12是表示實施例2的制造工序的一部分的與圖8相同的剖面圖。首先，如圖10(a)所示，與實施例1相同，在硅基板100上形成P阱101、N阱102、STI103，在硅基板之上形成柵極絕緣膜104、柵極電極105。此時同時形成偽柵極105D。并且，采用使用了柵極電極105和偽柵極105D的自我調(diào)整法，在P阱101中形成N-擴散層111，在N阱中形成P-擴散層121。接著，在柵極電極105和偽柵極105D的側面采用與實施例1相同的方法，形成側壁106，采用利用了該側壁106的自我調(diào)整法，在P阱101中形成N+擴散層112，在N阱102中形成P+擴散層122。由此就形成了LDD構造的N型和P型的各MOS晶體管Q1～Q6的源極·漏極區(qū)域110、120。
接著，如圖10(b)所示，對除形成VDD接點140的區(qū)域的區(qū)域用光致抗蝕劑PR進行掩蔽，把側壁106的一部分和硅基板100蝕刻到至少達到上述P-擴散層121的深度。由此在該VDD接點140的區(qū)域蝕刻除去P-擴散層121和與其鄰接的P+擴散層122的一部分區(qū)域。
接著，如圖11(a)所示，在把上述光致抗蝕劑PR用作掩膜而蝕刻了的區(qū)域?qū)隢型雜質(zhì)。由此在除去了P-擴散層121的區(qū)域形成N+擴散層141。P+擴散層122的區(qū)域由于P型雜質(zhì)的濃度這一方高，所以雖然P型雜質(zhì)濃度有所降低，但P+擴散層122照樣保留。
接著，如圖11(b)所示，對除形成GND接點130的區(qū)域的區(qū)域用光致抗蝕劑PR進行掩蔽，把側壁106的一部分和硅基板100蝕刻到至少達到上述N-擴散層111的深度。由此在該GND接點130的區(qū)域蝕刻除去N-擴散層111和與其鄰接的N+擴散層112的一部分區(qū)域。
接著，如圖12(a)所示，在把上述光致抗蝕劑PR用作掩膜而蝕刻了的區(qū)域?qū)隤型雜質(zhì)，由此在除去了N-擴散層111的區(qū)域形成P+擴散層131。N+擴散層112的區(qū)域由于N型雜質(zhì)的濃度這一方高，所以雖然N型雜質(zhì)濃度有所降低，但N+擴散層112照樣保留。
接著，如圖12(b)所示，除去了上述光致抗蝕劑PR之后，在硅基板100的全面上形成鈷等高熔點金屬膜，通過加熱處理，在包括偽柵極電極105D的柵極電極105的上面和各源極·漏極區(qū)域110、120的表面上形成硅化物層107。除去了未硅化的鈷之后，如圖9所示，形成層間膜108，在包括上述P+擴散層131和N+擴散層141的區(qū)域開接點孔，埋設鎢等金屬，與GND電位連接的GND接點130和與VDD電位連接的VDD接點140就告完成。
這樣，對于實施例2的SRAM存儲單元，在各存儲單元中，能夠通過GND接點130對P阱101提供GND電位，能夠通過VDD接點140對N阱102提供VDD電位，把P阱101固定為GND電位，并把N阱102固定為VDD電位，使兩者強化固定，因而能防止鎖定抗性劣化，并且，與實施例1相同，不需要在存儲單元的區(qū)域之外確保配設輔助接點及阱接點的區(qū)域，能夠縮小芯片尺寸。還有，同時在GND接點130的形成之際，在通過蝕刻除去了N型源極·漏極區(qū)域110的N-擴散層111的一部分區(qū)域之后，在該蝕刻除去了的區(qū)域形成了作為供電用的擴散層的P+擴散層131，因而不需要由高濃度的P型雜質(zhì)對N+擴散層112進行中和而形成P+擴散層131，同樣，在VDD接點140形成之際，在通過蝕刻除去了P型源極·漏極區(qū)域120的P-擴散層121之后，形成了作為供電用的擴散層的N+擴散層141，因而不需要由高濃度的N型雜質(zhì)對P+擴散層122進行中和而形成N+擴散層141，容易進行各接點的制造。或是，不需要像專利文獻1那樣，使硅化物層的一部分形成得比N+擴散層及P+擴散層深，從這一點來看也容易進行制造。
實施例3圖13是本發(fā)明的實施例3的SRAM存儲單元的布局圖，圖14是C-C′線剖面圖，是實施例1的變形例。對與圖2和圖3等價的部分付以相同符號，省略其詳細的說明。實施例3中，對構成N型MOS晶體管的源極·漏極區(qū)域110的N+擴散層112的一部分進行蝕刻，在這里形成了GND接點130。即，不像實施例1那樣蝕刻N-擴散層111，而是把N+擴散層112的一部分蝕刻得比該N+擴散層112的深度還深，在該蝕刻了的區(qū)域形成P+擴散層131，形成GND接點130。
圖15是表示制造工序的與圖3相同的剖面圖。首先，如圖15(a)所示，與實施例1相同，在硅基板100上形成P阱101、同圖未表示的N阱102、以及STI103，形成柵極絕緣膜104和柵極電極105之后，形成LDD構造的N型源極·漏極區(qū)域110的N-擴散層111。接著，在柵極電極105的側面形成側壁106之后，形成N型源極·漏極區(qū)域110的N+擴散層112。另外，圖中未表示，對于P型源極·漏極區(qū)域120也相同。接著，以光致抗蝕劑PR為掩膜，把N+擴散層112的一部分蝕刻得比該N+擴散層112深些。接著，在把上述光致抗蝕劑PR用作掩膜而蝕刻了的區(qū)域?qū)隤型雜質(zhì)。由此在除去了N+擴散層112的區(qū)域形成P+擴散層131。
接著，如圖15(b)所示，除去了上述光致抗蝕劑PR之后，在硅基板100的全面上形成鈷等高熔點金屬膜，通過加熱處理，在柵極電極105的上面和各擴散層112、131的表面上形成硅化物層107。除去了未硅化的鈷之后，形成層間膜108，在上述P+擴散層131的區(qū)域開接點孔，埋設鎢等金屬，與GND電位連接的GND接點130就告完成。
對于實施例3的SRAM存儲單元，與實施例1相同，在各存儲單元中，通過GND接點130把P阱101固定為GND電位，因而能防止鎖定抗性劣化。這樣把P阱101固定為GND電位，因而不需要在存儲單元的區(qū)域之外確保配設輔助接點及阱接點的區(qū)域，能夠縮小芯片尺寸。還有，同時在GND接點130的形成之際，在通過蝕刻除去了N型源極·漏極區(qū)域110的N+擴散層112的一部分區(qū)域之后，形成了供電用的P+擴散層131，因而不需要由高濃度的P型雜質(zhì)對N+擴散層112進行中和而形成P+擴散層131，容易進行制造。或是，不需要像專利文獻1那樣，使硅化物層的一部分形成得比N-擴散層及P-擴散層深，從這一點來看也容易進行制造。另外，在實施例3中，未蝕刻側壁106，因而能夠按側壁106的水平方向的厚度尺寸來擴大蝕刻工序、P型雜質(zhì)的注入工序以及接點的形成工序中的配合偏差的余量，使得制造更加容易。
還有，對于該實施例3，圖示省略了，不過，在夾隔柵極電極，不對稱地形成了雜質(zhì)擴散層，使得一方為高濃度擴散層(N+擴散層)，另一方為低濃度擴散層(N-擴散層)的場合，也可以通過蝕刻除去阱的反電導型的擴散層，在該蝕刻了的區(qū)域進行阱的同電導型的雜質(zhì)注入而形成。
還有，實施例3中，作為實施例1的變形例，說明了對P阱101的GND接點130，不過不言而喻，作為實施例2的變形例，對N型源極·漏極區(qū)域110的N+擴散層112和P型源極·漏極區(qū)域120的P+擴散層122的各自的一部分進行蝕刻，在該蝕刻了的區(qū)域形成P阱101的供電用的P+擴散層131和N阱102的供電用的N+擴散層141，分別作為GND接點130、VDD接點140而形成，也是可以的。
還有，以上的說明是在構成SRAM存儲單元的半導體裝置中適用了本發(fā)明，不過，對于用晶體管構成存儲單元的半導體裝置，如果是對雜質(zhì)區(qū)域提供所要的電位的構造，同樣可以適用本發(fā)明。
權利要求
1.一種半導體裝置，具有在設在半導體基板上的一導電型的阱內(nèi)形成了反導電型的雜質(zhì)區(qū)域的元件，具有用于對所述阱提供規(guī)定的電位的接點，其特征在于，先蝕刻除去了所述雜質(zhì)區(qū)域的一部分，在該蝕刻除去了的區(qū)域的所述半導體基板上形成了一導電型的供電用的雜質(zhì)區(qū)域，通過該供電用的雜質(zhì)區(qū)域進行對所述阱的供電。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述雜質(zhì)區(qū)域是LDD構造的MOS晶體管的源極·漏極區(qū)域，把構成該源極·漏極區(qū)域的一部分的低濃度擴散層蝕刻除去，形成了所述供電用的雜質(zhì)區(qū)域。
3.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述雜質(zhì)區(qū)域是構成MOS晶體管的源極·漏極區(qū)域的高濃度擴散層，把該高濃度擴散層的一部分蝕刻除去，形成了所述供電用的雜質(zhì)區(qū)域。
4.一種半導體裝置，在半導體基板上形成P阱和N阱，在所述P阱中形成N型MOS晶體管，在所述N阱中形成P型MOS晶體管，其特征在于，蝕刻除去所述N型MOS晶體管的源極·漏極區(qū)域的一部分，形成P型雜質(zhì)區(qū)域，蝕刻除去所述P型MOS晶體管的源極·漏極區(qū)域的一部分，形成N型雜質(zhì)區(qū)域，通過所述P型雜質(zhì)區(qū)域和N型雜質(zhì)區(qū)域，對所述P阱和N阱分別提供規(guī)定的電位。
5.根據(jù)權利要求1至4中任意一項所述的半導體裝置，其特征在于，在所述雜質(zhì)區(qū)域的表面形成硅化物層，通過該硅化物層，進行對所述雜質(zhì)區(qū)域至阱的供電。
6.根據(jù)權利要求5所述的半導體裝置，其特征在于，用所述元件構成存儲單元，在各個在所述半導體基板上形成的多個存儲單元中設有所述供電用的雜質(zhì)區(qū)域。
7.一種半導體裝置的制造方法，是在半導體基板上形成一導電型的阱，在該阱中形成具有反導電型的雜質(zhì)區(qū)域的元件的半導體裝置的制造方法，其特征在于包括把所述雜質(zhì)區(qū)域的一部分蝕刻除去，直至達到阱的工序；在蝕刻除去了的區(qū)域的所述半導體基板上注入反導電型的雜質(zhì)，形成供電用的雜質(zhì)區(qū)域的工序；以及形成與所述供電用的雜質(zhì)區(qū)域電連接的供電用的接點的工序。
8.根據(jù)權利要求7所述的半導體裝置的制造方法，其特征在于，所述元件的形成工序包括在半導體基板上形成柵極電極，采用利用了該柵極電極的自我調(diào)整法來形成低濃度的雜質(zhì)區(qū)域的工序和在所述柵極電極的側面形成側壁之后，采用自我調(diào)整法形成高濃度的雜質(zhì)區(qū)域的工序，所述蝕刻工序包括蝕刻所述側壁的至少一方及其正下方的低濃度的雜質(zhì)區(qū)域的工序，所述形成供電用的雜質(zhì)區(qū)域的工序包括在通過蝕刻而除去了的低濃度的雜質(zhì)區(qū)域此前存在的區(qū)域形成該供電用的雜質(zhì)區(qū)域的工序。
9.根據(jù)權利要求7所述的半導體裝置的制造方法，其特征在于，所述元件的形成工序包括在半導體基板上形成柵極電極，采用利用了該柵極電極的自我調(diào)整法而形成高濃度的雜質(zhì)區(qū)域的工序，所述蝕刻工序包括把所述高濃度的雜質(zhì)區(qū)域的一部分蝕刻得比該雜質(zhì)區(qū)域深的工序，所述形成供電用的雜質(zhì)區(qū)域的工序包括在通過蝕刻而除去了的高濃度的雜質(zhì)區(qū)域此前存在的區(qū)域形成該供電用的雜質(zhì)區(qū)域的工序。
全文摘要
本發(fā)明提供一種在存儲單元中通過接點把阱固定為希望的電位，不會引起存儲單元面積的增大，能夠提高鎖定抗性，并能夠容易地制造的半導體裝置及其制造方法。其構成為，在具有在設在硅基板(100)上的P阱(101)內(nèi)形成了N型雜質(zhì)區(qū)域(110)的MOS晶體管，具有用于對該P阱(101)提供GND電位的GND接點(130)的半導體裝置中，預先蝕刻除去了雜質(zhì)區(qū)域(110)的一部分，在該蝕刻除去了的區(qū)域的硅基板(100)上形成了P型的供電用的擴散層(131)，通過與該供電用的擴散層(131)連接的GND接點(130)進行對P阱(101)的供電。
文檔編號H01L21/00GK1705130SQ20051007544
公開日2005年12月7日 申請日期2005年6月1日 優(yōu)先權日2004年6月1日
發(fā)明者富澤友博 申請人:恩益禧電子股份有限公司