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      半導(dǎo)體器件的制作方法

      文檔序號:6851970閱讀:267來源:國知局
      專利名稱:半導(dǎo)體器件的制作方法
      技術(shù)領(lǐng)域
      本發(fā)明涉及一種半導(dǎo)體器件,特別是涉及具有SOI(絕緣體上硅)構(gòu)造的MISFET(金屬/絕緣體/半導(dǎo)體場效應(yīng)晶體管)。
      背景技術(shù)
      近些年來,隨著LSI的高集成化、高性能化,MISFST不斷向微細化發(fā)展,柵極長度也按比例縮小,由此,閾值電壓Vth降低的短溝道效應(yīng)的問題就變得顯著起來。該短溝道效應(yīng),是由于隨著溝道長度的微細化,MISFET的源極和漏極部分的耗盡層的擴展影響到溝道部而造成的。為了防止該影響,人們考慮提高溝道部的雜質(zhì)濃度,抑制源極和漏極部分的耗盡層的擴展。但是,若提高溝道部的雜質(zhì)濃度,則會出現(xiàn)這樣的問題驅(qū)動電流因隨雜質(zhì)散射的增加而變化的載流子遷移率而劣化。此外,若提高雜質(zhì)濃度,則襯底與源極、漏極間的寄生電容就會增大,從而阻礙MISFET的高速動作。
      此外,以往這些MISFET的閾值電壓Vth受溝道區(qū)域的雜質(zhì)濃度控制。運用離子注入技術(shù)和短時間熱處理技術(shù),到100nm節(jié)點左右的設(shè)計規(guī)則的LSI為止,都可比較良好地進行溝道的雜質(zhì)濃度的控制。
      但是,在100nm節(jié)點或其以后的更微細的設(shè)計規(guī)則的MISFET中,對于利用溝道的雜質(zhì)量控制閾值電壓Vth的方法,隨著溝道長度的變短,對每一個MISFET的閾值電壓Vth作出貢獻的雜質(zhì)的絕對數(shù)量減少,因此不能無視由統(tǒng)計上的波動導(dǎo)致的閾值電壓Vth的差異,從而變得不能控制閾值電壓Vth(例如,參看非專利文獻1)。
      為了解決這樣的問題,近些年來,人們一直在關(guān)注SOI構(gòu)造。對于該構(gòu)造,由于利用絕緣膜(例如,氧化硅膜)進行完全的元件間隔離,故軟錯誤或閂鎖(latch)受到抑制,不僅是在集成度高的LSI中可以得到高的可靠性,由于擴散層的結(jié)電容被減小,故伴隨著開關(guān)動作的充放電減少,有利于高速化、低功耗化。
      該SOI型MISFET,大致分為2個動作模式。1個是完全耗盡型(Full Deleption)SOI,在柵極電極正下方的體區(qū)域感應(yīng)的耗盡層一直到達體區(qū)域的底面,即,到達與填入氧化膜之間的界面。另外一個是部分耗盡型(Partial Deleption)SOI,耗盡層留有中性區(qū)域,而不到達體區(qū)域的底面。
      對于完全耗盡型SOI-MISFET,由于柵極正下方的耗盡層的厚度受填入氧化膜限制,故耗盡電荷量與部分耗盡型SOI-MISFET相比,大幅度地減少,換句話說,對漏極電流做出貢獻的可動電荷增加。其結(jié)果是具有可以得到陡峻的亞閾值(sub-threshold)特性(S特性)的優(yōu)點。
      即,如果得到陡峻的S特性,則可以在抑制截止漏電流的同時還可以降低閾值電壓Vth。其結(jié)果是即便是低的動作電壓也可以確保漏極電流,從而可以制作在例如1V以下動作(閾值電壓Vth在0.3V以下,在本說明書中,以0.1V為目標)的功耗極小的MISFET。
      此外,對于通常的在半導(dǎo)體硅襯底上制作的MISFET,雖然有上述的短溝道效應(yīng)的問題,但是,對于完全耗盡型SOI-MISFST,由于襯底與元件被氧化膜分離開,耗盡層不會擴展,故對于完全耗盡型SOI-MISFET,可以降低襯底濃度。因此,由于可以抑制伴隨雜質(zhì)散射的增加而來的載流子遷移率的降低,故可以謀求高驅(qū)動電流化。再有,與利用雜質(zhì)濃度控制閾值電壓Vth的方法相比,可以減小由對1個MISFET的雜質(zhì)個數(shù)的統(tǒng)計上的波動導(dǎo)致的閾值電壓Vth的差異。
      另一方面,對于完全耗盡型SOI-MISFET,由于單晶SOI層薄到數(shù)十納米左右,故由雜質(zhì)濃度控制閾值電壓Vth在原理上存在極限。此外,當(dāng)使溝道部的雜質(zhì)濃度為大于或等于例如1×1018cm-3的高濃度時,載流子的遷移率隨著雜質(zhì)散射的增加而降低,故除了電流驅(qū)動能力降低之外,也不能忽視閾值電壓Vth對SOI層的膜厚依賴性的增加因此,作為應(yīng)對微細MISFET的工藝,人們迫切希望,除了溝道部的雜質(zhì)濃度控制之外,也可以用柵極電極材料(除了以往使用的n型的半導(dǎo)體膜柵極電極材料和p型的半導(dǎo)體膜電極材料之外,還有金屬電極材料)的功函數(shù)控制MISFET的Vth。
      例如,有關(guān)于這樣的情況的報告在n溝道MISFET中使用n型的多晶硅柵極電極材料,在p溝道MISFET中使用p型的多晶硅柵極電極材料制作完全耗盡型SOI-MISFET(例如,參看非專利文獻2)。
      此外,也有關(guān)于這樣的情況的報告在n溝道MISFET中使用p型的多晶硅柵極電極材料,在p溝道MISFET中使用n型的多晶硅柵極電極材料制作完全耗盡型SOI-MISFET(例如,參看非專利文獻3)。
      此外,還有這樣的報告用金屬材料形成柵極電極,利用金屬材料的功函數(shù),控制完全耗盡型SOI-MISFET的閾值電壓Vth(例如,參看非專利文獻4、5)。
      再有,人們還知道作為金屬氧化物柵極絕緣膜,使用高介電常數(shù)(high-K)材料的氧化鋁(Al2O3),在硅襯底與金屬氧化物柵極絕緣膜界面上設(shè)置硅氧化膜(SiO2)或硅氧氮化膜(SiON)來控制漏電流的結(jié)構(gòu)(例如,參看專利文獻1)。
      再有,人們還知道為了得到具有n型多晶硅柵極的增強型薄膜SOI器件,可以把n溝道MOSFET的柵極氧化膜浸到含有1000ppm的Al的Al水溶液內(nèi),由此在柵極氧化膜中形成由Al產(chǎn)生的負的固定電荷(例如,參看專利文獻2)。
      日本特開2003-069011號公報[專利文獻2]日本特開平04-037168號公報[非專利文獻1]T.Mizuno et al.,“Performance Fluctuations of0.10μm MOSFETs-Limitation of 0.10μm ULSIs”,Symposium onVLSI Technology Digest of Technical Papers,pp.13-14,1994[非專利文獻2]B.Doris et al.,“Extreme Scaling with Ultra-ThinSi Channel MOSFETs”IEDM Tech.,pp.267-270,2002[非專利文獻3]T.Tanigawa et al.,“Enhancement of DataRetention Time for Giga-bit DRAMs Using SIMOX Technology”Symp.On VLSI Technology,pp.37-38,1994[非專利文獻4]J-M.Hwang et al.,“Novel Polysilicon/TiNStacked-Gate Structure for Fully-Depleted SOI/CMOS”IEDM Tech.Digest,pp.345-348,1992[非專利文獻5]H.Shimada et al.,“Threshold Voltage Adjustmentin SOI MISFETs by Employing Tantalum for Gate Material”,IEDM Tech.Digest,pp.881-884,1995發(fā)明內(nèi)容但是,除了以往使用的n型的多晶硅柵極電極材料和p型的多晶硅柵極電極材料之外,對于金屬電極材料的功函數(shù)控制,也存在不能同時實現(xiàn)n溝道MISFET和p溝道MISFET的閾值電壓Vth這樣的問題。
      以下,詳細地進行說明。另外,作為MISFET的柵極絕緣膜,雖然以使用氧化膜的MOSFET的情況為例進行說明,但是,理所當(dāng)然,并不僅限于MOSFET。
      圖3A(相當(dāng)于非專利文獻2的圖6),是在n溝道MISFET中把氧化膜用做柵極絕緣膜、把n型的多晶硅用作柵極電極材料制作完全耗盡型SOI-n溝道MOSFET(以下,稱為“nMOS”)的情況下的漏極-源極間電流(以下,簡稱為“漏極電流”)Ids對柵極-源極間電壓(以下,簡稱為“柵極電壓”)Vgs的靜態(tài)特性(以下,稱為Ids-Vgs特性)。在這里,示出了施加在漏極-源極間的電壓Vds(以下,簡稱為“漏極電壓”)為1.2V和0.05V時的特性。橫軸是柵極電壓Vgs(V),縱軸是漏極電流Ids。圖中用a表示的箭頭,雖然示出的是在例如漏極電壓Vds為1.2V時流過1nA漏極電流Ids時的作為目標的柵極電壓(閾值電壓),但是,得不到具有0.1V閾值電壓的增強型MOSFET,而是如箭頭b所示,變成為閾值電壓為耗盡型的nMOS。
      圖3B(相當(dāng)于非專利文獻2的圖2)是在p溝道MOSFET(以下,叫做“pMOS”)中使用多晶硅柵極電極材料制作完全耗盡型SOI-pMOS的情況下的Ids-Vgs特性。與nMOS同樣,得不到圖中用a表示的具有作為目標的-0.1V的閾值電壓的增強型pMOS的閾值電壓,而是如箭頭b所示,變成為耗盡型。
      因此,從圖3A和圖3B可知,在使用多晶硅柵極電極材料的情況下,nMOS、pMOS都變成為耗盡型,變成為比通常電路所需要的期望閾值電壓Vth小的值。其結(jié)果是會產(chǎn)生截止漏電流大幅度地增大這樣的問題。
      其次,在圖4A和圖4B中示出了在nMOS中使用p型的多晶硅柵極電極材料、在pMOS中使用n型的多晶硅柵極電極材料嘗試進行完全耗盡型SOI-MOSFST的閾值電壓控制的例子(參看非專利文獻3)。在圖4A和圖4B中是制作出的MOSFET的Id-Vgs特性,此時,由于可以高閾值電壓化,故nMOS和pMOS都可以制作成增強型的MOSFET。
      在這里,對于n型的多晶硅柵極電極材料和p型的多晶硅柵極電極材料,存在約1.1V的功函數(shù)差。即,例如在nMOS的情況下,由于使用p型的多晶硅柵極電極材料,故與使用n型的多晶硅柵極電極材料的情況相比,閾值電壓Vth高出約1.1V,向高閾值電壓Vth一側(cè)漂移。因此,變成比在通常電路中所需要的期望閾值電壓Vth大的值,結(jié)果產(chǎn)生驅(qū)動電流降低這樣的問題。
      另一方面,還進行了各種各樣的嘗試,用金屬材料形成柵極電極,要利用金屬材料的功函數(shù)控制完全耗盡型SOI-MOSFET的閾值電壓Vth,例如,在非專利文獻4中,公開了把TiN用做金屬柵極電極材料的SOI-CMOS。圖5表示在非專利文獻4的圖2中所示的使用TiN的完全耗盡型SOI-MOSFET的漏極電流Ids-柵極電壓Vgs特性??芍?,在Ids=1nA時nMOS的閾值電壓為0.4V、pMOS的閾值電壓為-0.5V,在該情況下,nMOS和pMOS也不能同時實現(xiàn)作為目標的絕對值為0.1V的閾值電壓Vth。
      這是因為這樣的本質(zhì)的問題當(dāng)柵極電極材料確定后,MOSFET的閾值電壓Vth必然由MOSFET的器件構(gòu)造(溝道雜質(zhì)濃度、柵極絕緣膜的膜厚等)決定,所以在僅僅用金屬形成柵極電極的情況下,不能制作具有1種閾值電壓Vth的MOSFET。
      因此,在要把nMOS和pMOS同時設(shè)定為目標的閾值電壓的情況下,需要nMOS和pMOS分別應(yīng)用具有不同的功函數(shù)的金屬材料,存在工藝復(fù)雜這樣的難點。此外,由于把金屬材料用做柵極電極,故還存在缺乏與現(xiàn)有工藝之間的匹配性這樣的根本性的問題。
      如上所述,對于完全耗盡型SOI-MISFET,同時控制n溝道MISFET和p溝道MISFET的閾值電壓Vth是困難的。
      本發(fā)明就是鑒于上述現(xiàn)有課題而完成的,目的在于提供可以同時控制n溝道MISFET和p溝道MISFET的閾值電壓Vth的半導(dǎo)體器件。
      本發(fā)明人在使用包括Al2O3或HfO2在內(nèi)的金屬氧化物膜形成MISFET的柵極絕緣膜時產(chǎn)生下述新的現(xiàn)象,本發(fā)明就是以發(fā)現(xiàn)的結(jié)果為基礎(chǔ)。以下對其進行說明。
      圖6A和圖6B示出了使用Al2O3作為金屬氧化物柵極絕緣膜制作的MISFET的、電容(C)-電壓(V)的測量結(jié)果(以下,稱為“C-V曲線”)。在這里,如專利文獻1所述那樣,在硅襯底與金屬氧化物柵極絕緣膜的界面上,形成氧氮化膜,由此形成抑制了遷移率的劣化的柵極電極構(gòu)造。此外,作為柵極電極材料,在n溝道MISFET(以下,稱為“nMISFET”)中使用了n型的多晶硅,在p溝道MISFET(以下,稱為“pMISFET”)中使用了p型的多晶硅。
      由圖6A和圖6B可知,pMISFET和nMISFET的實測的C-V曲線(圓圈),如箭頭s1和s2所示,都偏離用計算結(jié)果所預(yù)測的C-V曲線(實線),產(chǎn)生了大的漂移,pMISFET和nMISFE都發(fā)生了平帶電壓漂移。
      把Al2O3/SiO2用做柵極絕緣膜時的平帶電壓VFB的漂移量的測量結(jié)果是nMISFET為+0.44V,pMISFET為-0.22V。即,若把Al2O3用做柵極絕緣膜,則nMISFET的平帶電壓,如圖7A所示,向正的方向(負充電)漂移,在pMISFET的情況下,則如圖7B所示,向負的方向(正充電)漂移,分別向不同的方向漂移。另外,在圖7A和圖7B中,黑圓點表示以SiO2為柵極絕緣膜時的閾值電壓Vth。
      例如,如專利文獻2所公開的那樣,通過把柵極氧化膜浸在鋁(Al)的溶液中,可以在膜中形成由Al產(chǎn)生的負的固定電荷-Qss(負充電)。即,可以使nMISFET的閾值電壓Vth向正的方向(增強方向)漂移。但是,在把在膜中由Al產(chǎn)生的負的固定電荷-Qss(負充電)應(yīng)用于pMISFET的情況下,pMISFET的閾值電壓Vth,因負充電而向正的方向,即,向耗盡方向漂移,截止漏電流增大。這是與上述的本實驗結(jié)果的pMISFET向負的方向漂移的舉動相反的舉動。
      在這里,即便是改變作為金屬氧化物柵極絕緣膜的Al2O3膜厚和作為界面的氧氮化膜的膜厚,平帶電壓的漂移量也不會變化,這已由實驗結(jié)果得到了確認。
      根據(jù)以上的結(jié)果,可以認為產(chǎn)生平帶電壓漂移的固定電荷,并不存在于金屬氧化物中或氧氮化膜中,而是在金屬氧化膜和存在于其上部的柵極電極之間的界面上產(chǎn)生的。此外,在該界面上產(chǎn)生的固定電荷,使nMISFET的平帶電壓向正的方向(負充電)漂移,在pMISFET的情況下向負的方向(正充電)漂移,分別向不同的方向漂移。因此,nMISFET和pMISFET的閾值電壓Vth可以向同一增強方向漂移,從而可以同時控制nMISFET和pMISFET的閾值電壓Vth。本發(fā)明就是根據(jù)本發(fā)明人所得到的實際知識完成的。
      下面,說明實現(xiàn)上述的本發(fā)明的目的的有代表性的方案的一個例子。即,本發(fā)明的半導(dǎo)體器件具有場效應(yīng)晶體管,該場效應(yīng)晶體管包括半導(dǎo)體襯底、在上述半導(dǎo)體襯底上中間隔著絕緣膜形成的半導(dǎo)體層、在上述半導(dǎo)體層上形成的源極區(qū)域和漏極區(qū)域、在上述源極區(qū)域與漏極區(qū)域之間形成的溝道區(qū)域、在上述溝道區(qū)域上部形成的柵極絕緣膜、以及中間隔著柵極絕緣膜形成的柵極電極;上述柵極絕緣膜是用具有比硅氧化膜高的介電常數(shù)的金屬氧化物形成的柵極絕緣膜,上述柵極電極具有依次重疊了導(dǎo)電類型與上述源極區(qū)域和漏極區(qū)域相同的半導(dǎo)體膜以及高熔點金屬膜的構(gòu)造。
      在此,也可以使用高熔點金屬硅化物膜來取代上述高介電金屬膜。
      此外,上述半導(dǎo)體膜優(yōu)選多晶硅膜。
      根據(jù)本發(fā)明,對于完全耗盡型的SOI-MISFET,利用在多晶硅柵極電極與金屬氧化物之間產(chǎn)生的平帶電壓的漂移,可以在nMISFET和pMISFET這兩者中,同時實現(xiàn)所期望的閾值電壓Vth,可以同時實現(xiàn)半導(dǎo)體器件的低功率化和高速化。


      圖1是表示本發(fā)明的半導(dǎo)體器件的實施例1的MISFET的剖面圖。
      圖2A是說明實施例1的MISFET的制造工序的剖面圖。
      圖2B是說明接著圖2A的制造工序的MISFET的剖面圖。
      圖2C是說明接著圖2B的制造工序的MISFET的剖面圖。
      圖3A是表示現(xiàn)有的nMOS的漏極電流與柵極電壓的關(guān)系的特性曲線圖。
      圖3B是表示現(xiàn)有的pMOS的漏極電流與柵極電壓的關(guān)系的特性曲線圖。
      圖4A是表示現(xiàn)有的另一nMOS的漏極電流與柵極電壓的關(guān)系的特性曲線圖。
      圖4B是表示現(xiàn)有的另一pMOS的漏極電流與柵極電壓的關(guān)系的特性曲線圖。
      圖5時表示現(xiàn)有的再一個nMOS的漏極電流與柵極電壓的關(guān)系的特性曲線圖。
      圖6A是用金屬氧化物柵極絕緣膜制成的pMISFET的C-V曲線。
      圖6B是用金屬氧化物柵極絕緣膜制成的nMISFET的C-V曲線。
      圖7A表示用金屬氧化物柵極絕緣膜制成的nMISFET的閾值電壓和平帶電壓漂移量。
      圖7B表示用金屬氧化物柵極絕緣膜制成的pMISFET的閾值電壓和平帶電壓漂移量。
      圖8是表示氧化膜換算膜厚與柵極漏電流的關(guān)系。
      圖9是表示本發(fā)明的半導(dǎo)體器件的實施例2的MISFET的剖面圖。
      圖10是表示本發(fā)明的半導(dǎo)體器件的實施例3的互補型MISFET的剖面圖。
      圖11是表示本發(fā)明的半導(dǎo)體器件的實施例4的互補型MISFET的剖面圖。
      具體實施例方式
      以下,參看附圖詳細地對本發(fā)明的半導(dǎo)體器件的優(yōu)選的幾個實施例進行說明。另外,在各個剖面圖中,主要部分與其它部分相比,進行了放大表示。不言而喻,各個部分的材質(zhì)、導(dǎo)電類型和制造條件等,并不限定于本實施例的記載,可進行各種的設(shè)計變更。
      圖1是表示本發(fā)明的MISFET的實施例1的完成剖面圖,圖2A~圖2C是表示其制造工序的剖面圖。本實施例的特征在于為了使薄膜SOI襯底的nMISFET的閾值電壓Vth為增強型,使用作為高介電常數(shù)材料的金屬氧化物柵極絕緣膜和n型多晶硅柵極電極來形成。
      以下,用圖2A~圖2C說明本實施例的MISFET的制造方法。如圖2A所示,使用在半導(dǎo)體襯底1上形成由絕緣性的SiO2構(gòu)成的BOX(填入氧化物)層8,再在BOX層8上使用具有由薄的單晶Si層構(gòu)成的SOI層13的襯底。另外,在后述的其它實施例中,雖然未對具有SOI層的襯底賦予參考符號來進行特別圖示,但是,其構(gòu)造是與本實施例的圖2A所示的具有SOI層13的襯底是同樣的。
      為了使SOI-MISFET以完全耗盡型動作,需要把SOI層13的膜厚設(shè)定成柵極長度的1/3~1/4。因此,對于100nm節(jié)點以后的器件,理想的是使SOI層的膜厚小于或等于25nm。
      作為在襯底1上使用了硅氧化膜的元件隔離區(qū)域,形成STI(淺溝隔離)2。接著,在氧氣氣氛中利用1000℃的熱處理形成0.6nm的SiO2膜3。然后,以三甲基鋁[Al(CH3)3]為原料氣體,利用把H2O用做氧化氣體的原子層淀積CVD法(ALCVD法),在350℃下淀積1.0nm的Al2O3膜4。
      通過以上的工序,可以形成由0.6nm的SiO2膜3和1.0nm的高電介質(zhì)膜絕緣膜(在這里是金屬氧化物Al2O3)4構(gòu)成的柵極絕緣膜。接著,為了修復(fù)Al2O3膜中的缺陷,理想的是在1000℃的減壓氧氣氣氛中進行30秒的退火處理。另外,也可以在形成了上述0.6nm的SiO2膜3之后,在Al2O3膜4的形成之前,在NO氣氛中,進行例如900℃、10秒左右的熱處理,把SiO2膜3置換成硅氧氮化膜(SiON)。
      在這里,作為金屬氧化物4,可以使用Al、Zr、Hf、Y、La等稀土類氧化物膜或稀土類硅酸鹽膜,或者Al氧化膜和在Al氧化膜上形成的Zr、Hf、Y、La等稀土類氧化物膜或稀土類硅酸鹽膜的層疊膜等,其膜厚也可以適當(dāng)?shù)刈兏?br> 接著,淀積多晶硅,然后再高濃度離子注入例如磷,接著,在例如900℃的氮氣氣氛中進行2分鐘的熱處理。在熱處理后,對柵極電極構(gòu)造進行加工,形成n型的低電阻多晶硅柵極電極5(參看圖2A)。n型的低電阻多晶硅柵極電極5,即使不是如上所述進行高濃度離子注入來形成,而是使用單硅烷(SiH4)和磷化氫(PH3)在630℃的溫度下進行淀積而形成的、不經(jīng)處理的(In-Situ)摻磷多晶硅膜也不會有什么問題。
      在形成了柵極電極5后,以該柵極電極5為掩膜,在例如加速能量為3keV、注入量為l×1015cm-2的條件下離子注入As離子,在源極和漏極區(qū)域的位置上形成n型雜質(zhì)擴散層區(qū)域6(參看圖2B)。
      其次,利用CVD(化學(xué)氣相淀積)法等淀積例如硅氧化膜,并對該絕緣膜進行回蝕(etch back)形成側(cè)壁7。
      接著,利用退火進行雜質(zhì)的激活處理。該處理,雖然在例如1000℃下進行1秒左右,但是,理想的是盡可能地縮短處理時間、縮短熱履歷,由此抑制雜質(zhì)的擴散。在退火處理后,在擴散層區(qū)域6和柵極電極5的表層上形成金屬硅化物層9(參看圖2C)。該硅化物層,例如,可以使用鈦硅化物、鈷硅化物、鎳硅化物等金屬硅化物。在形成了金屬硅化物后,按照所要的電路方式形成層間絕緣膜10,再形成包括漏極和源極電極的布線用電極11,由此,得到圖1所示的構(gòu)造的nMISFET。
      在本實施例中,作為形成MISFET的襯底使用SOI襯底,像完全耗盡型MISFET那樣,使溝道區(qū)域12為小于或等于1018cm-3的低濃度,并利用因柵極電極5與金屬氧化膜4的導(dǎo)入而產(chǎn)生的平帶電壓的漂移來控制閾值電壓Vth。
      由于使溝道區(qū)域12的雜質(zhì)濃度保持為低濃度,因此可以抑制伴隨雜質(zhì)散射的增加而來的載流子遷移率的降低,故可以期待高驅(qū)動電流。此外,與利用溝道區(qū)域的雜質(zhì)濃度控制MISFET的閾值電壓Vth的情況相比,可以減小由對1個MISFET的雜質(zhì)個數(shù)的統(tǒng)計上的波動導(dǎo)致的閾值電壓Vth的差異,從而可以把閾值電壓Vth、電源電壓都設(shè)定得較低。
      此外,作為柵極絕緣膜使用作為高電介質(zhì)絕緣膜的Al2O3,而且,由于在與溝道區(qū)域12之間的界面上設(shè)置有氧化膜或氧氮化膜,故由圖8的特性圖可知,與僅僅是氧化膜的情況相比,也可以降低柵極漏電流ILK。為此,可以謀求半導(dǎo)體器件的低功率化、高速化。另外,在圖8中,橫軸TOX是氧化膜換算膜厚(EOT),縱軸是施加了柵極電壓VG=1V時的單位面積的柵極漏電流。
      此外,本實施例的MISFET的構(gòu)造,也可以用于把在薄膜SOI襯底上形成的pMISFET的閾值電壓Vth做成為增強型。此時,通過使用作為高介電常數(shù)材料的金屬氧化物柵極絕緣膜和p型多晶硅柵極電極來形成,如圖7B所示,可以進行pMISFET的閾值電壓控制。
      因此,在pMISFET中,也可以與本實施例的nMISFET同樣地,使溝道區(qū)域的雜質(zhì)濃度保持為低濃度,可以抑制伴隨雜質(zhì)散射的增加而來的載流子遷移率的降低,故可以期待高驅(qū)動電流。此外,與利用溝道區(qū)域的雜質(zhì)濃度控制MISFET的閾值電壓Vth的情況相比,可以減小由對1個MISFET的雜質(zhì)個數(shù)的統(tǒng)計上的波動導(dǎo)致的閾值電壓Vth的差異,從而可以把閾值電壓Vth和電源電壓都設(shè)定得較低。此外,由于在高電介質(zhì)絕緣膜與溝道區(qū)域之間的界面上設(shè)置有氧化膜或SiON膜,故也可以減少柵極漏電流。因此,可以謀求半導(dǎo)體元件的低功率化、高速化。
      圖9是表示本發(fā)明的MISFET的實施例2的剖面圖。另外,在圖9中,對于與實施例1的圖1所示的結(jié)構(gòu)要素相同的部分都賦予同一符號,省略其重復(fù)的說明。即,本實施例的構(gòu)造與實施例1相比,在柵極電極5的側(cè)壁上增加了偏置間隔物14,這一點與實施例1不同。
      為了增加該構(gòu)造,可以在形成了在實施例1中所說明的制造工序中的多晶硅柵極電極5后,利用CVD法淀積10nm左右的例如氧化硅膜或氮化硅、氧化鈦膜等,并對該絕緣膜進行回蝕,由此,在柵極電極5的側(cè)壁上形成偏置間隔物14。
      接著,從該狀態(tài)開始,以偏置間隔物14為掩膜,在例如加速能量為3keV、注入量為1×1015cm-2的條件下離子注入砷(As)離子,在源極和漏極區(qū)域的位置上形成n型雜質(zhì)擴散層區(qū)域6。上述偏置間隔物14的淀積膜厚,可適當(dāng)?shù)刈兏?br> 從之后的側(cè)壁7的形成工序開始,執(zhí)行與實施例1完全同樣的工序,由此,完成圖9所示的構(gòu)造。
      本實施例的nMISFET,由于以偏置間隔物14為掩膜,形成成為源極和漏極區(qū)域的雜質(zhì)擴散區(qū)6,故可以抑制擴散層區(qū)域向溝道區(qū)域12的橫向擴展,可以減小柵極電極5與雜質(zhì)擴散層區(qū)域6之間的重疊區(qū)域,確保大的實效溝道長度。為此,與實施例1相比,可以使MISFET進一步微細化,并且可以保持小的柵極電極與雜質(zhì)擴散層區(qū)域6之間的重疊電容,故可以減小寄生電容,與實施例1相比,能進一步實現(xiàn)MISFET的高速化。
      本實施例的MISFET構(gòu)造,當(dāng)然也可以應(yīng)用于pMISFET,除了上述優(yōu)點外,不言而喻,也同樣具有實施例1所述的作用、效果。
      圖10是表示本發(fā)明的MISFET的實施例3的剖面圖,是在同一襯底上形成具有低閾值電壓(絕對值小于或等于0.3V,目標Vth=0.1V)的增強型nMISFET和pMISFET這兩者的情況的實施例。
      如圖10所示,在半導(dǎo)體襯底1上形成由絕緣性的SiO2構(gòu)成的BOX層8,再使用在BOX層8上具有由薄的Si層構(gòu)成的SOI層的襯底。這時,為了使SOI-MISFET以完全耗盡型動作,需要把SOI層13的膜厚設(shè)定成柵極長度的1/3~1/4。因此,在100nm節(jié)點以后的器件中,理想的是使SOI層的膜厚小于或等于25nm。
      作為在襯底1上使用了硅氧化膜的元件隔離區(qū)域,形成STI2。接著,在氧氣氣氛中利用1000℃的熱處理形成0.6nm的SiO2膜3。然后,以三甲基鋁[Al(CH3)3]為原料氣體,利用把H2O用做氧化氣體的原子層淀積CVD法(ALCVD法),在350℃下淀積1.0nm的Al2O3膜4。
      通過以上的工序,可以形成由0.6nm的SiO2膜3和1.0nm的高電介質(zhì)膜絕緣膜(在這里是作為金屬氧化物的Al2O3)4構(gòu)成的柵極絕緣膜。接著,為了修復(fù)Al2O3膜中的缺陷,理想的是在1000℃的減壓氧氣氣氛中進行30秒的退火處理。另外,也可以在形成了上述0.6nm的SiO2膜3之后,在Al2O3膜4的形成之前,在NO氣氛中,進行例如900℃、10秒左右的熱處理,把SiO2膜3置換成硅氧氮化膜(SiON)。
      在這里,作為金屬氧化物4,可以使用Al、Zr、Hf、Y、La等稀土類氧化物膜或稀土類硅酸鹽膜,或者Al氧化膜和在Al氧化膜上形成的Zr、Hf、Y、La等稀土類氧化物膜或稀土類硅酸鹽膜的層疊膜等,其膜厚也可以適當(dāng)?shù)刈兏?br> 其次,淀積多晶硅,向成為nMISFET的區(qū)域高濃度離子注入例如磷,向成為pMISFET的區(qū)域高濃度離子注入例如硼,接著,在例如900℃的氮氣氣氛中進行2分鐘的熱處理。在熱處理后,對熱處理后的柵極電極構(gòu)造進行加工,形成n型的低電阻多晶硅柵極電極23和p型的低電阻多晶硅柵極電極24。
      在形成了柵極電極23、24后,從該狀態(tài)開始,對于nMISFET,以柵極電極23為掩膜,在加速能量為3keV、注入量為1×1015cm-2的條件下離子注入例如As離子,在源極和漏極區(qū)域的位置上形成n型雜質(zhì)擴散層區(qū)域25。另外,在注入As離子時,預(yù)先用例如光致抗蝕劑覆蓋在pMISFET區(qū)域上,使得不會注入As離子。
      其次,對于pMISFET,以柵極電極24為掩膜,在加速能量為3keV、注入量為1×1015cm-2的條件下離子注入例如BF2離子,在源極和漏極區(qū)域的位置上形成p型雜質(zhì)擴散層區(qū)域26。其次,在利用CVD法等淀積了例如硅氧化膜后,對該絕緣膜進行回蝕形成側(cè)壁29、30。另外,在注入BF2離子時,除去在As離子注入時設(shè)置的pMISFET區(qū)域上的光致抗蝕劑,這一次,預(yù)先用例如光致抗蝕劑覆蓋在nMISFET區(qū)域上,使得不會注入BF2離子。
      接著,利用退火進行雜質(zhì)的激活處理。該處理,雖然在例如1000℃下進行1秒左右,但是,理想的是盡可能地縮短處理時間、縮短熱履歷,由此抑制雜質(zhì)的擴散。在退火處理后,在擴散層區(qū)域25、26和柵極電極23、24的表層形成金屬硅化物層34。該硅化物層,例如,可以使用鈦硅化物、鈷硅化物、鎳硅化物等金屬硅化物。在形成了金屬硅化物后,按照所要的電路方式,形成層間絕緣膜35,再形成包括漏極和源極電極的布線用電極36,由此,在同一SOI襯底上得到圖10所示的構(gòu)造的互補型MISFET。
      在本實施例中,作為構(gòu)成MISFET的襯底使用SOI襯底,像完全耗盡型MISFET那樣,使溝道區(qū)域37、38為小于或等于1018cm-3的低濃度,并利用因柵極電極23和金屬氧化膜4、以及n型多晶硅柵極電極24和金屬氧化膜4的導(dǎo)入而產(chǎn)生的平帶電壓的漂移,在n溝道MISFET和p溝道MISFET這兩者中,控制所期望的閾值電壓Vth。
      如果象這樣利用平帶電壓的漂移,則不使用金屬材料,而用以往一直廣為使用的n型和p型多晶硅柵極電極,可以同時控制nMISFET和pMISFET這兩者的閾值電壓。
      為此,可以消除以下這樣的問題。即,在用金屬材料形成柵極電極,利用金屬材料的功函數(shù),控制完全耗盡型SOI-MISFET的閾值電壓Vth的情況下,當(dāng)柵極電極的材料確定后,MISFET的閾值電壓Vth必然由MISFET的器件構(gòu)造(溝道雜質(zhì)濃度、柵極絕緣膜的膜厚等)決定,故如果僅僅用金屬形成柵極電極,只能制作具有1種閾值電壓Vth的MISFET這樣的問題。
      此外,在要把nMISFET和pMISFET同時設(shè)定成目標的閾值電壓的情況下,由于需要在nMISFET和pMISFET中分別使用具有不同的功函數(shù)的金屬材料,因此存在工藝復(fù)雜化這樣的問題。
      再有,在應(yīng)用金屬材料的情況下,存在缺乏與現(xiàn)有工藝之間的匹配性的問題。
      根據(jù)本實施例,由于已使溝道區(qū)域37、38的雜質(zhì)濃度保持為低濃度,因此可以抑制伴隨雜質(zhì)散射的增加而來的載流子遷移率的降低,故可以期待互補型MISFET的高驅(qū)動電流化。
      再有,與利用雜質(zhì)濃度控制MISFET的閾值電壓Vth的情況相比,可以減小由對1個MISFET的雜質(zhì)個數(shù)的統(tǒng)計上的波動導(dǎo)致的閾值電壓Vth的差異,從而可以把閾值電壓Vth和電源電壓都設(shè)定得較低。
      此外,由于把高電介質(zhì)絕緣膜4用做柵極絕緣膜,在該高電介質(zhì)絕緣膜與溝道區(qū)域之間的界面上設(shè)置有氧化膜或SiON膜,故也可以減少柵極漏電流。因此,可以謀求半導(dǎo)體元件的低功率化、高速化。
      圖11是表示本發(fā)明的MISFET的實施例4的剖面圖,是在同一襯底上形成具有低閾值電壓(絕對值小于或等于0.3V,目標Vth=0.1V)的增強型nMISFET和pMISFET這兩者的情況下的實施例。另外,在圖11中,對于與實施例3的圖10所示的結(jié)構(gòu)要素相同的部分都賦予同一符號,省略其重復(fù)的說明。即,本實施例的構(gòu)造與實施例3相比,在nMISFET的柵極電極23的側(cè)壁增加了偏置間隔物27,在pMISFET的柵極電極24的側(cè)壁增加了偏置間隔物28,這一點與實施例3不同。
      為了增加該構(gòu)造,可以在形成在實施例3中所說明的制造工序中的多晶硅柵極電極23、24后,利用CVD法淀積10nm左右的例如氧化硅膜或氮化硅、氧化鈦膜等,并對該絕緣膜進行回蝕,在柵極電極23、24的側(cè)壁上分別形成偏置間隔物27、28。
      接著,從該狀態(tài)開始,對于nMISFET,以柵極電極23和偏置間隔物27為掩膜,在加速能量為3keV、注入量為1×1015cm-2的條件下離子注入例如As離子,在源極和漏極區(qū)域的位置上形成n型雜質(zhì)擴散層區(qū)域25。另外,在注入As離子時,預(yù)先用例如光致抗蝕劑覆蓋在pMISFET區(qū)域上,使得不會注入As離子。
      其次,對于pMISFET,以柵極電極24和偏置間隔物28為掩膜,在加速能量為3keV、注入量為1×1015cm-2的條件下離子注入例如BF2離子,在源極和漏極區(qū)域的位置上形成p型雜質(zhì)擴散層區(qū)域26。另外,在注入BF2離子時,除去在As離子注入時設(shè)置的pMISFET區(qū)域上的光致抗蝕劑,這一次,預(yù)先用例如光致抗蝕劑覆蓋在nMISFET區(qū)域上,使得不會注入BF2離子。
      其次,在利用CVD法等淀積了例如硅氧化膜之后,從對該絕緣膜進行回蝕,形成側(cè)壁29、30的工序開始,執(zhí)行與實施例3完全同樣的工序,由此,完成圖11所示的構(gòu)造。
      在本實施例中,也與實施例3同樣地,使用SOI襯底作為構(gòu)成MISFET的襯底,像完全耗盡型MISFET那樣,使溝道區(qū)域37、38為小于或等于1018cm-3的低濃度,并利用因柵極電極23和金屬氧化膜4、以及n型多晶硅柵極電極24和金屬氧化膜4的導(dǎo)入而產(chǎn)生的平帶電壓的漂移,在n溝道MISFET和p溝道MISFET這兩者中,控制所期望的閾值電壓Vth。
      如果象這樣利用平帶電壓的漂移,則不使用金屬材料而利用以往一直廣為使用的n型和p型多晶硅柵極電極,可以同時控制nMISFET和pMISFET這兩者的閾值電壓。
      為此,在實施例3中所述的問題也同樣地可以消除,并且,在本實施例中,還會得到如下的效果。即,由于以偏置間隔物27、28為掩膜,形成n型的雜質(zhì)擴散層區(qū)域25和p型的雜質(zhì)擴散層區(qū)域26,故可以抑制擴散層區(qū)域向溝道區(qū)域37和38進行的橫向擴展。為此,可以減小n型多晶硅柵極電極23與n型的雜質(zhì)擴散層區(qū)域25之間、以及p型多晶硅柵極電極24與p型的雜質(zhì)擴散層區(qū)域26之間的重疊區(qū)域,確保大的實效溝道長度。因此,與實施例1相比,可以使MISFET進一步微細化。
      此外,由于可以保持小的n型多晶硅柵極電極23與n型的雜質(zhì)擴散層區(qū)域25之間、以及p型多晶硅柵極電極24與p型的雜質(zhì)擴散層區(qū)域26之間的重疊電容,故可以減小寄生電容,與實施例3相比,能進一步實現(xiàn)MISFET的高速化。
      而且,由于將溝道區(qū)域37和38的雜質(zhì)濃度像完全耗盡型MISFET那樣,保持為小于或等于1018cm-3的低濃度,因此可以抑制伴隨雜質(zhì)散射的增加而來的載流子遷移率的降低,故可以期待高驅(qū)動電流化。此外,與利用溝道區(qū)域的雜質(zhì)濃度控制MISFET的閾值電壓Vth的情況相比,可以減少由對1個MISFET的雜質(zhì)個數(shù)的統(tǒng)計上的波動導(dǎo)致的閾值電壓Vth的差異,從而可以把閾值電壓Vth、電源電壓都設(shè)定得較低。此外,由于應(yīng)用高電介質(zhì)絕緣膜4,在高電介質(zhì)膜4與溝道區(qū)域之間的界面上設(shè)置有SiO2膜或SiON膜,故也會減少柵極漏電流。因此,可以謀求半導(dǎo)體元件的低功率化、高速化。
      以上,雖然對本發(fā)明的優(yōu)選實施例進行了說明,但是,本發(fā)明并不限于上述實施例,在不偏離本發(fā)明的精神的范圍內(nèi),不言而喻,可以進行各種設(shè)計變更。
      權(quán)利要求
      1.一種半導(dǎo)體器件,具有場效應(yīng)晶體管,該場效應(yīng)晶體管包括半導(dǎo)體襯底、在上述半導(dǎo)體襯底上中間隔著絕緣膜形成的半導(dǎo)體層、在上述半導(dǎo)體層上形成的源極區(qū)域和漏極區(qū)域、在上述源極區(qū)域與漏極區(qū)域之間形成的溝道區(qū)域、在上述溝道區(qū)域上部形成的柵極絕緣膜、以及中間隔著上述柵極絕緣膜形成的柵極電極,該半導(dǎo)體器件的特征在于上述柵極絕緣膜是使用具有比硅氧化膜高的介電常數(shù)的金屬氧化物形成的柵極絕緣膜,上述柵極電極,包括具有與上述源極區(qū)域和漏極區(qū)域相同的導(dǎo)電類型的半導(dǎo)體膜、或者依次重疊了上述半導(dǎo)體膜和高熔點金屬膜的層疊構(gòu)造、或者依次重疊了上述半導(dǎo)體膜和高熔點金屬硅化物膜的層疊構(gòu)造中的任意一種。
      2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其特征在于上述金屬氧化物是從Al、Zr、Hf、Y、La等稀土類氧化物膜或者稀土類硅酸鹽膜中選擇的任意一種膜。
      3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其特征在于上述金屬氧化物是Al氧化膜和從在該Al氧化膜上形成的Zr、Hf、Y、La等稀土類氧化物膜或稀土類硅酸鹽膜中選擇的任意一種膜的層疊膜。
      4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其特征在于在上述半導(dǎo)體層與上述柵極絕緣膜之間,具有至少0.5nm厚的硅氧化膜或硅氮化膜。
      5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其特征在于構(gòu)成上述溝道區(qū)域的半導(dǎo)體層的厚度,最厚為25nm。
      6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其特征在于上述溝道區(qū)域的雜質(zhì)濃度小于或等于1×1018cm-3。
      7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其特征在于在上述柵極電極的側(cè)壁上,具有由絕緣膜構(gòu)成的偏置間隔物和中間隔著上述偏置間隔物設(shè)置的由絕緣膜構(gòu)成的側(cè)壁。
      8.一種半導(dǎo)體器件,包括半導(dǎo)體襯底、在上述半導(dǎo)體襯底上中間隔著絕緣膜形成的半導(dǎo)體層、在上述半導(dǎo)體層上選擇性地形成的第1源極區(qū)域和漏極區(qū)域、在上述半導(dǎo)體層上選擇性地形成的第2源極區(qū)域和漏極區(qū)域、在上述第1源極區(qū)域與漏極區(qū)域之間形成的第1溝道區(qū)域、在上述第2源極區(qū)域與漏極區(qū)域之間形成的第2溝道區(qū)域、在上述第1溝道區(qū)域和第2溝道區(qū)域上形成的柵極絕緣膜、在上述第1溝道區(qū)域上部中間隔著上述柵極絕緣膜形成的第1柵極電極、以及在上述第2溝道區(qū)域上部中間隔著上述柵極絕緣膜形成的第2柵極電極,其特征在于上述柵極絕緣膜是使用具有比硅氧化膜高的介電常數(shù)的金屬氧化物形成的柵極絕緣膜,上述第1柵極電極是與上述第1源極區(qū)域和漏極區(qū)域相同的第1導(dǎo)電類型的半導(dǎo)體膜、或者依次重疊了上述第1導(dǎo)電類型的半導(dǎo)體膜和高熔點金屬膜的層疊構(gòu)造、或者依次重疊了上述第1導(dǎo)電類型的半導(dǎo)體膜和高熔點金屬硅化物膜的層疊構(gòu)造中的任意一種,上述第2柵極電極是與上述第2源極區(qū)域和漏極區(qū)域相同的第2導(dǎo)電類型的半導(dǎo)體膜、或者依次重疊了上述第2導(dǎo)電類型的半導(dǎo)體膜和高熔點金屬膜的層疊構(gòu)造、或者依次重疊了上述第2導(dǎo)電類型的半導(dǎo)體膜和高熔點金屬硅化物膜的層疊構(gòu)造中的任意一種。
      9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件,其特征在于上述金屬氧化物是從Al、Zr、Hf、Y、La等稀土類氧化物膜或者稀土類硅酸鹽膜中選擇的任意一種膜。
      10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件,其特征在于上述金屬氧化物是Al氧化膜和從在上述Al氧化膜上形成的Zr、Hf、Y、La等稀土類氧化物膜或稀土類硅酸鹽膜中選擇的任意一種膜的層疊膜。
      11.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件,其特征在于在上述半導(dǎo)體層與上述柵極絕緣膜之間,具有至少0.5nm厚的硅氧化膜或硅氮化膜。
      12.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件,其特征在于構(gòu)成上述第1溝道區(qū)域和第2溝道區(qū)域的半導(dǎo)體層的厚度,最厚為25nm。
      13.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件,其特征在于上述第1溝道區(qū)域和第2溝道區(qū)域的雜質(zhì)濃度,小于或等于1×1018cm-3。
      14.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件,其特征在于在上述第1柵極電極和第2柵極電極的側(cè)壁上,具有由絕緣膜構(gòu)成的偏置間隔物、以及中間隔著上述偏置間隔物設(shè)置的由絕緣膜構(gòu)成的側(cè)壁。
      全文摘要
      本發(fā)明提供一種半導(dǎo)體器件。以往,在完全耗盡型MISFET中,當(dāng)單晶SOI層薄到數(shù)十納米左右時,用雜質(zhì)濃度進行的閾值電壓Vth的控制在原理上存在極限,難以在互補型MISFET中同時實現(xiàn)p型和n型這兩者所期望的Vth。為此,本發(fā)明使MISFET的柵極絕緣膜為金屬氧化物(4)與氧氮化膜(3)的疊層,柵極電極(5)用導(dǎo)電類型與源極和漏極(6)相同的多晶硅半導(dǎo)體膜形成。利用在柵極絕緣膜和半導(dǎo)體膜的柵極電極上產(chǎn)生的平帶電壓的漂移,可以同時實現(xiàn)增強型的所期望的Vth。與利用雜質(zhì)濃度控制Vth的情況相比,由于可以減小由對1個MISFET的雜質(zhì)個數(shù)的統(tǒng)計上的波動導(dǎo)致的閾值電壓Vth的差異,故可以把Vth、電源電壓都設(shè)定得較低。
      文檔編號H01L21/84GK1713399SQ20051007732
      公開日2005年12月28日 申請日期2005年6月20日 優(yōu)先權(quán)日2004年6月21日
      發(fā)明者土屋龍?zhí)? 齋藤慎一, 堀內(nèi)勝忠 申請人:株式會社瑞薩科技
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