專利名稱：非易失性半導(dǎo)體存儲器件的制造方法及半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性半導(dǎo)體存儲器件及其制造技術(shù)，并且更特別地涉及一種可有效應(yīng)用于制造具有MONOS(金屬氧化氮化氧化物半導(dǎo)體)型晶體管的非易失性半導(dǎo)體存儲器件的技術(shù)。
背景技術(shù)：
已知使用MONOS(金屬氧化氮化氧化物半導(dǎo)體)膜的分裂柵(split gate)型存儲單元結(jié)構(gòu)，是電可擦除可編程只讀存儲器(非易失性存儲器)中的一種。
由于MONOS型非易失性存儲器通過將電荷積累到存儲單元中的氮化硅膜來進(jìn)行寫入，與將電荷積累到其中包括多晶硅膜的浮柵的閃速存儲器相比，其具有下列優(yōu)點(diǎn)(1)由于電荷是分散地積累，所以其具有出色的數(shù)據(jù)保持的可靠性，以及(2)由于能降低其間置有氮化硅膜的兩層氧化硅膜的厚度，所以能在低電壓下進(jìn)行寫入操作和擦除操作。
MONOS型非易失性存儲器的擦除方法包括兩種類型，即，BTBT(帶到帶隧穿)熱空穴注入方法和隧穿方法，前者例如在專利文獻(xiàn)1(USP5,969,383)中進(jìn)行了描述，而后者在專利文獻(xiàn)2(日本未審專利公開No.2001-102466)中進(jìn)行了描述。
在BTBT熱空穴注入方法中，通過將由BTBT產(chǎn)生的空穴注入到氮化硅膜中，在源區(qū)和柵電極之間施加高電壓，由此進(jìn)行擦除。另一方面，在經(jīng)隧穿進(jìn)行擦除的方法中，通過將注入到氮化硅膜中的電子抽取到襯底或柵電極來進(jìn)行擦除。
USP No.5,969,383[專利文獻(xiàn)2]日本未審專利公開No.2001-102466(對應(yīng)于USP 6,255,166)發(fā)明內(nèi)容在本發(fā)明人所研發(fā)的MONOS型非易失性存儲器中，存儲單元用控制晶體管和存儲晶體管構(gòu)成。存儲單元包括控制柵，經(jīng)由柵絕緣膜形成在半導(dǎo)體襯底的主表面中的p型阱上方；電荷積累層，其一部分形成到控制柵的側(cè)壁之一，而其另一部分形成在第一p型阱上方；存儲柵，形成到控制柵的側(cè)壁之一，經(jīng)由電荷積累層的一部分與控制柵電隔離，并且經(jīng)由電荷積累層的另一部分與第一p型阱電隔離；形成到第一p型阱表面的第二導(dǎo)電類型的漏區(qū)，其一端布置在控制柵附近；和形成到第一p型阱表面的第二導(dǎo)電類型的源區(qū)，其一端布置在存儲柵附近。電荷積累層用兩層氧化硅膜和置于其間的氮化硅膜構(gòu)成。
MONOS型非易失性存儲器采用BTBT熱空穴注入方法作為數(shù)據(jù)擦除方法。即，通過注入熱電子到電荷積累層中進(jìn)行寫入操作，該熱電子產(chǎn)生于控制柵和存儲柵之間的中間部分附近的溝道區(qū)中；以及通過注入熱空穴到電荷積累層中進(jìn)行擦除操作，該熱空穴產(chǎn)生于在源區(qū)末端處的溝道區(qū)中。
另外，由于注入到電荷積累層中的電子或空穴由氮化硅膜中的陷阱俘獲，并且不能自由地在氮化硅膜中移動，在其中用于產(chǎn)生熱電子的位置和用于產(chǎn)生熱空穴的位置被隔開的情況下，用于電子注入到電荷積累層的位置和用于空穴注入到電荷積累層的位置也被隔開，結(jié)果，降低了通過空穴的電子擦除效率，導(dǎo)致諸如擦除時(shí)間的延遲、重寫電阻惡化和數(shù)據(jù)保持特性惡化等的問題。
此外，在數(shù)據(jù)的讀出中，向選擇的存儲單元的控制柵施加正電壓以導(dǎo)通控制晶體管，并且將施加到存儲柵的電壓設(shè)定在存儲晶體管在寫入狀態(tài)下的閾值電壓與存儲晶體管在擦除狀態(tài)下的閾值電壓之間，以區(qū)分寫入狀態(tài)和擦除狀態(tài)。
因此，為了高速地進(jìn)行讀出操作，必需在選擇的存儲單元和未選擇的存儲單元之間高速地對控制晶體管進(jìn)行導(dǎo)通/截止。在這種情況下，考慮到阻抗，在存儲柵中產(chǎn)生開關(guān)噪聲的同時(shí)，在存儲柵的電阻較高的情況下，噪聲增加，引起讀出錯(cuò)誤。
本發(fā)明可以提供一種技術(shù)，該技術(shù)能夠增強(qiáng)具有MONOS型晶體管的非易失性半導(dǎo)體存儲器件的高性能。
本發(fā)明還可以提供一種技術(shù)，該技術(shù)能夠簡化用于具有MONOS型晶體管的非易失性半導(dǎo)體存儲器件的制造步驟。
通過結(jié)合附圖閱讀說明書的描述，本發(fā)明的前述和其他目的以及新穎特征將變得顯而易見。
對在本申請中公開的發(fā)明的典型性發(fā)明的概要將簡述如下。
本發(fā)明提供一種非易失性半導(dǎo)體存儲器件的制造方法，該器件具有存儲單元，該存儲單元包括控制柵，通過柵絕緣膜形成在半導(dǎo)體襯底的主表面中的p型阱上方；電荷積累層，具有形成在控制柵側(cè)壁之一上的第一部分和形成在第一p型阱上方的第二部分；存儲柵，形成在控制柵的側(cè)壁之一上，通過電荷積累層的第一部分與控制柵電隔離，并且通過電荷積累層的第二部分與第一p型阱電隔離；形成在第一p型阱中的第二導(dǎo)電類型的漏區(qū)，其一端布置在控制柵附近；和形成在第一p型阱中的第二導(dǎo)電類型的源區(qū)，其一端布置在存儲柵附近。電荷積累層由兩層氧化硅膜和形成在其間的氮化硅膜構(gòu)成。該方法包括以下步驟(a)在第一p型阱的表面上方形成第一柵絕緣膜，并且然后在第一柵絕緣膜上方形成未摻雜硅膜，
(b)在未摻雜硅膜中離子植入雜質(zhì)，用于將未摻雜硅膜轉(zhuǎn)化成n型第一硅膜，(c)構(gòu)圖n型硅膜和第一柵絕緣膜，由此形成包括n型第一硅膜的控制柵，同時(shí)留下控制柵之下的第一柵絕緣膜，(d)形成第一絕緣膜，使得覆蓋第一p型阱的表面以及控制柵的側(cè)壁和上表面，(e)在第一絕緣膜上方形成n型第二硅膜，并且然后構(gòu)圖n型第二硅膜，由此將包括n型第二硅膜的存儲柵形成到控制柵的側(cè)壁之一，(f)去除在不與存儲柵接觸的區(qū)域中的第一絕緣膜，由此形成包括第一絕緣膜的電荷積累層，該電荷積累層的第一部分布置到控制柵的側(cè)壁之一，并且其第二部分布置在第一p型阱上方，以及(g)在第一p型阱中離子植入雜質(zhì)，由此形成其一端布置在控制柵附近的第二導(dǎo)電類型的漏區(qū)，和其一端布置在存儲柵附近的第二導(dǎo)電類型的源區(qū)。
以下將簡單描述通過在本申請中公開的發(fā)明的典型性發(fā)明獲得的有益效果。
能高速地進(jìn)行具有MONOS型晶體管的非易失性半導(dǎo)體存儲器件的讀操作。
此外，能簡化具有MONOS型晶體管的非易失性半導(dǎo)體存儲器件的制造步驟。


圖1是對半導(dǎo)體襯底主要部分的橫截面圖，示出了作為根據(jù)本發(fā)明的優(yōu)選實(shí)施例的一種MONOS型非易失性存儲器；圖2是對圖1中所示的MONOS型非易失性存儲器的等效電路圖；圖3是對主要部分的橫截面圖，示出了作為本發(fā)明優(yōu)選實(shí)施例的MONOS型非易失性存儲器的制造方法；圖4是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖3的MONOS型非易失性存儲器的制造方法；圖5是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖4的MONOS型非易失性存儲器的制造方法；圖6是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖5的MONOS型非易失性存儲器的制造方法；圖7是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖6的MONOS型非易失性存儲器的制造方法；圖8是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖7的MONOS型非易失性存儲器的制造方法；圖9是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖8的MONOS型非易失性存儲器的制造方法；圖10是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖9的MONOS型非易失性存儲器的制造方法；圖11是說明性視圖，示出了在淀積未摻雜硅膜之后，通過離子植入雜質(zhì)形成存儲柵的情況下的問題；圖12是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖10的MONOS型非易失性存儲器的制造方法；圖13是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖12的MONOS型非易失性存儲器的制造方法；圖14是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖13的MONOS型非易失性存儲器的制造方法；圖15是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖14的MONOS型非易失性存儲器的制造方法；圖16是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖15的MONOS型非易失性存儲器的制造方法；圖17是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖16的MONOS型非易失性存儲器的制造方法；圖18是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖17的MONOS型非易失性存儲器的制造方法；
圖19是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖18的MONOS型非易失性存儲器的制造方法；圖20是用于說明在襯底方向上植入到存儲柵的雜質(zhì)的擴(kuò)散距離和存儲柵的膜厚度之間的關(guān)系的視圖；圖21是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖19的MONOS型非易失性存儲器的制造方法；以及圖22是對半導(dǎo)體襯底主要部分的橫截面圖，示出了接著圖21的MONOS型非易失性存儲器的制造方法。
具體實(shí)施例方式
參照附圖，將具體描述本發(fā)明的優(yōu)選實(shí)施例。在用于說明優(yōu)選實(shí)施例的全部附圖中，相同部件原則上使用同一參考標(biāo)號，并且將省略其重復(fù)描述。
圖1是對主要部分的橫截面圖，示出了該實(shí)施例中的MONOS型非易失性存儲器，以及圖2是對圖1中所示的MONOS型非易失性存儲器的等效電路。圖1和圖2示出了彼此相鄰布置的兩個(gè)存儲單元(MC1和MC2)。
MONOS型非易失性存儲器的存儲單元(MC1)形成到包括p型單晶硅的半導(dǎo)體襯底1(此后簡稱為襯底)的p型阱2。p型阱2經(jīng)由用于阱隔離的n型掩埋層4而與襯底1電隔離，對該襯底1施加了所需的電壓。
存儲單元(MC1)包括控制晶體管(C1)和存儲晶體管(M1)?？刂凭w管(C1)的柵電極(控制柵8)包括，例如作為導(dǎo)電膜的n型多晶硅膜，其形成在包括氧化硅膜的柵絕緣膜6上方。此外，存儲晶體管(M1)的柵電極(存儲柵9)包括，例如作為導(dǎo)電膜的n型多晶硅膜，其布置到控制柵8的側(cè)壁之一。存儲柵9經(jīng)由電荷積累層16而與控制柵8和p型阱2電隔離，該電荷積累層16的一部分形成到控制柵8的側(cè)壁之一，而其另一部分形成在p型阱2上方。電荷積累層16包括兩層氧化硅膜和在其間形成的氮化硅膜。在數(shù)據(jù)寫入時(shí)，在溝道區(qū)產(chǎn)生的熱電子注入到電荷積累層16，并由氮化硅膜中的陷阱(trap)俘獲。
用作存儲單元(MC1)漏區(qū)的n+型半導(dǎo)體區(qū)域10d形成到控制柵8附近的p型阱2。此外，用作存儲單元(MC1)源區(qū)的n+型半導(dǎo)體區(qū)域10s形成到控制柵9附近的p型阱2。
雜質(zhì)濃度低于n+型半導(dǎo)體區(qū)域10d的n-型半導(dǎo)體區(qū)域11d，形成到在與n+型半導(dǎo)體區(qū)域(漏區(qū))10d相鄰的區(qū)域中的p型阱2。n-型半導(dǎo)體區(qū)域11d是用于緩和(moderate)在n+型半導(dǎo)體區(qū)域(漏區(qū))10d末端處的高電場的擴(kuò)展區(qū)域，用于將控制晶體管(C1)形成為LDD(輕摻雜漏極)結(jié)構(gòu)。此外，雜質(zhì)濃度低于n+型半導(dǎo)體區(qū)域10s的n-型半導(dǎo)體區(qū)域11s，形成到在與n+型半導(dǎo)體區(qū)域(源區(qū))10s相鄰的區(qū)域中的p型阱2。n-型半導(dǎo)體區(qū)域11s是用于緩和在n+型半導(dǎo)體區(qū)域10s(源區(qū))末端處的高電場的擴(kuò)展區(qū)域，用于將控制晶體管(M1)形成為LDD結(jié)構(gòu)。
包括氧化硅膜的側(cè)壁間隔層12分別形成到控制柵8的另一個(gè)側(cè)壁和存儲柵9的側(cè)壁之一。利用側(cè)壁間隔層12來形成n+型半導(dǎo)體區(qū)域(漏區(qū))10d和n+型半導(dǎo)體區(qū)域(源區(qū))10s。
經(jīng)由氮化硅膜20和氧化硅膜21，將數(shù)據(jù)線(DL)形成在如上所述構(gòu)成的存儲單元(MC1)上方。數(shù)據(jù)線(DL)經(jīng)由在接觸孔22中的插頭(plug)23而與n+型半導(dǎo)體區(qū)域(漏區(qū))10d電連接，該插頭23形成在n+型半導(dǎo)體區(qū)域(漏區(qū))10d上方。數(shù)據(jù)線(DL)包括主要由鋁合金組成的金屬膜，而插頭23包括主要由鎢組成的金屬膜。
如圖2中所示，控制晶體管C1的控制柵8與控制柵線(CGL0)連接，并且存儲晶體管(M1)的存儲柵9和存儲柵線(MGL0)連接。此外，源區(qū)10s與源線(SL)連接，并且通過未示出的電源線對p型阱2施加所需的電壓。
與存儲單元MC1相鄰的存儲單元MC2具有與存儲單元(MC1)相同的結(jié)構(gòu)，并且漏區(qū)10d與存儲單元(MC1)的漏區(qū)10d共用。如上所述，漏區(qū)10d與數(shù)據(jù)線(DL)連接。兩個(gè)存儲單元(MC1和MC2)設(shè)置成關(guān)于公共漏區(qū)10d對稱?？刂凭w管(C2)的控制柵8與控制柵線(CGL1)連接，存儲晶體管(M2)的存儲柵9與存儲柵線(MGL1)連接。此外，源區(qū)10s與源線(SL)連接。
然后，將描述在存儲單元(MC1)為選擇的存儲單元的情況下的寫入、擦除和讀出操作的每一個(gè)。此處分別將注入電子到電荷積累層16定義為“寫入”，以及將注入空穴到電荷積累層16定義為“擦除”。
對于寫入，采用了熱電子寫入方法，即所謂的源極側(cè)注入方法。在寫入時(shí)，分別向控制柵8施加0.7V的電壓，向存儲柵9施加10V的電壓，向源區(qū)10s施加6V的電壓，向漏區(qū)施加0V的電壓，以及向p型阱2施加0V的電壓。然后，在源區(qū)10s和漏區(qū)10d之間形成的溝道區(qū)中、控制柵8和存儲柵9之間的中間部分附近的區(qū)域中產(chǎn)生熱電子，該熱電子注入到電荷積累層16。所注入的電子在氮化硅膜中的陷阱處被俘獲，并且存儲晶體管(M1)的閾值電壓增加。
對于擦除，采用了利用溝道電流的熱空穴注入擦除方法。在擦除時(shí)，分別向控制柵8施加0.7V的電壓，向存儲柵9施加-8V的電壓，向源區(qū)10s施加7V的電壓，向漏區(qū)施加0V的電壓，以及向p型阱2施加0V的電壓。然后，溝道區(qū)形成到在控制柵8之下的p型阱2。此外，由于向源區(qū)10s施加了高電壓(7V)，所以從源區(qū)10s延伸的耗盡層接近控制晶體管(C1)的溝道區(qū)。結(jié)果，流過溝道區(qū)的電子由溝道區(qū)末端和源區(qū)10s之間的高電場加速，以引起碰撞電離，并形成電子-空穴對。然后，由施加到存儲柵9的反向電壓(-8V)加速空穴，以形成熱空穴，該熱空穴注入到電荷積累層16。所注入的空穴在氮化硅膜中的陷阱處被俘獲，以降低存儲晶體管(M1)的閾值電壓。
在讀出時(shí)，分別向控制柵8施加1.5V的電壓，向存儲柵9施加1.5V的電壓，向源區(qū)10s施加0V的電壓，向漏區(qū)施加1.5V的電壓，以及向p型阱2施加0V的電壓。即，將施加到存儲柵9的電壓設(shè)定在存儲晶體管(M1)在寫入狀態(tài)中的閾值電壓和存儲晶體管(M1)在擦除狀態(tài)中的閾值電壓之間，以區(qū)分寫入狀態(tài)和擦除狀態(tài)。
如上所述，在MONOS型非易失性存儲器中，在以下的狀態(tài)下進(jìn)行讀出，即向選擇的存儲單元的控制柵8施加電壓以導(dǎo)通控制晶體管(C1)，并向存儲柵9施加電壓。因此，為了高速地進(jìn)行讀出操作，必需在選擇的存儲單元和未選擇的存儲單元之間高速地導(dǎo)通/截止控制晶體管。在這種情況下，當(dāng)考慮到阻抗，對于存儲柵9產(chǎn)生開關(guān)噪聲時(shí)，以及在其中存儲柵9的阻抗很高的情況下，噪聲增加，導(dǎo)致讀出錯(cuò)誤。如以后將描述，由于在本實(shí)施例的MONOS型非易失性存儲器中，構(gòu)成存儲柵9的n型多晶硅膜的電阻很低，所以能抑制這種噪聲的增加，以高速地進(jìn)行讀出操作。
然后，將參照圖3至圖20，按照步驟的次序，描述MONOS型非易失性存儲器的制造方法。
首先，如圖3中所示，在通過使用公知的制造方法將器件隔離槽5形成到襯底1的主表面以后，將n型掩埋層4和p型阱2形成到存儲器陣列形成區(qū)中的襯底1的主表面，并且將p型阱2和n型阱3形成到外圍電路形成區(qū)中的襯底1的主表面。MONOS型非易失性存儲器的外圍電路包括，例如，用諸如讀出放大器、列譯碼器和行譯碼器的耐低壓MISFET構(gòu)成的電路，以及用諸如升壓(voltage step-up)電路的耐高壓MISFET構(gòu)成的電路。因此，附圖示出了存儲器陣列形成區(qū)、低壓MISFET形成區(qū)、耐高壓MISFET形成區(qū)。
然后，通過熱氧化襯底1，將包括氧化硅的柵絕緣膜6，7分別形成到p型阱2和n型阱3的相應(yīng)表面。柵絕緣膜6形成到存儲器陣列形成區(qū)和耐低壓MISFET形成區(qū)，并且柵絕緣膜7形成到耐高壓MISFET形成區(qū)。形成柵絕緣膜7的厚度(約7-8nm)大于柵絕緣膜6的厚度(約3-4nm)，以便保證耐壓。即，存儲器陣列形成區(qū)中的柵絕緣膜6和耐低壓MISFET形成區(qū)中的柵絕緣膜6是通過相同步驟形成的相同膜。如以后將描述，存儲器陣列形成區(qū)的柵絕緣膜6構(gòu)成控制柵8的柵絕緣膜。從而，通過用耐低壓MISFET的柵絕緣膜6而不用耐高壓MISFET的柵絕緣膜7來構(gòu)成控制柵8的柵絕緣膜，能高速地操作存儲單元。
然后，如圖4中所示，在通過CVD法在襯底1上方淀積約250nm厚的未摻雜硅膜8A后，通過CVD法在硅膜8A上淀積薄氧化硅膜13以便保護(hù)未摻雜硅膜8A的表面。
然后，如圖5中所示，用光刻膠膜30覆蓋外圍電路形成區(qū)中的p溝道型MI SFET形成區(qū)(n型阱3)的未摻雜硅膜8A，并且將雜質(zhì)(含磷或含砷)離子植入到n溝道型MISFET形成區(qū)和存儲器陣列形成區(qū)中的未摻雜硅膜8A，由此將區(qū)域中的未摻雜硅膜8A轉(zhuǎn)化成n型硅膜8n。在其中雜質(zhì)是含磷的情況下，摻雜劑量約為6×1015atoms/cm2。然后，可選擇地，也可以將p溝道型MISFET形成區(qū)中的未摻雜硅膜8A轉(zhuǎn)化成p型硅膜。在這種情況下，用光刻膠膜覆蓋n溝道型MISFET形成區(qū)(p型阱2)中的未摻雜硅膜8A，并且將雜質(zhì)(硼或氟化硼)離子植入到p溝道型MISFET形成區(qū)中的未摻雜硅膜8A，由此將區(qū)域中的未摻雜硅膜8A轉(zhuǎn)化成p型硅膜。
然后，如圖6中所示，使用光刻膠膜13作為掩膜，干法刻蝕氧化硅膜13、未摻雜硅膜8A和n型硅膜8n。通過這個(gè)工序，將包括n型硅膜8n的控制柵8形成在存儲器陣列形成區(qū)中，并且將包括n型硅膜8n的柵電極14形成在外圍電路區(qū)域的n溝道型MISFET形成區(qū)(p型阱2)中。此外，將包括未摻雜硅膜8A的柵電極15形成在外圍電路區(qū)域的p溝道型MISFET形成區(qū)(n型阱3)中。在隨后的步驟中通過雜質(zhì)(硼)離子植入，將包括未摻雜硅膜8A的柵電極15轉(zhuǎn)化成p型硅膜。如上所述，通過局部地改變植入到未摻雜硅膜8A的雜質(zhì)類型，由于能通過使用未摻雜硅膜8A同時(shí)形成存儲單元的控制柵8和外圍電路形成區(qū)的柵電極14、15，所以能簡化柵形成步驟。
形成在存儲器陣列形成區(qū)中的控制柵8的柵長度約為180nm。在其中控制柵8的柵長度縮短到約180nm的情況下，控制柵8的縱橫比(柵高相對于柵長的比例)大于1。由于當(dāng)要在形成存儲柵9后形成這種高縱橫比的控制柵8時(shí)，對控制柵8的制作變得困難，所以在此實(shí)施例中，存儲柵9在控制柵8形成后形成。此外，這使得能夠?qū)⒕哂袞砰L度比控制柵8的柵長度更小的存儲柵9形成到控制柵8的側(cè)壁。
然后，如圖7中所示，將電荷積累層16形成在襯底1上方。電荷積累層16由氧化硅膜、氮化硅膜和氧化硅膜的三層膜構(gòu)成。在該三層膜當(dāng)中，下面的氧化硅膜通過熱氧化法或CVD法形成?？蛇x擇地，其可以通過使用在熱氧化設(shè)備的腔室中直接引入氫氣和氧氣并在加熱晶片上進(jìn)行自由基氧化反應(yīng)的ISSG(在位蒸汽生成)法形成。氮化硅膜通過CVD法或ALD(原子層淀積)法形成，并且上面的氧化硅層通過CVD法或ISSG氧化法形成。而且，在形成下面的氧化硅膜后且在形成氮化硅膜前，通過使氧化硅膜在包含諸如N2O的氧化硅的高溫氣氛中經(jīng)受氮化處理，可以對氧化硅膜和襯底1(p型阱2，n型阱3)之間的邊界實(shí)行氮隔離。通過氮化處理，由于改善了構(gòu)成存儲單元的控制晶體管和存儲晶體管的熱載流子電阻，存儲單元的特性(例如重寫特性)得到改善。
此外，在形成控制晶體管8之后且在形成電荷積累層16的步驟之前，可以將用于控制該控制晶體管的閾值電壓的雜質(zhì)和用于控制存儲晶體管的閾值電壓的雜質(zhì)離子植入到存儲器陣列形成區(qū)的p型阱2。這能使控制晶體管和存儲晶體管的閾值最佳化。
然后，將存儲柵9形成在控制柵8的側(cè)壁之一上。為了形成存儲柵9，如圖8中所示，首先通過CVD法將n型多晶硅膜9n淀積在襯底1上方。
然后，如圖9中所示，各向異性刻蝕n型多晶硅膜9n，以分別留下在控制柵8的兩個(gè)側(cè)壁和外圍電路的柵電極14，15的兩個(gè)側(cè)壁上的n型多晶硅膜9n。n型多晶硅膜9n的雜質(zhì)(含磷或含砷)濃度約為1×1020atoms/cm3至6×1020atoms/cm3。
然后，如圖10所示，使用光刻膠膜32作為掩膜來覆蓋存儲柵形成區(qū)，刻蝕n型多晶硅膜9n。因此，將包括n型多晶硅9n的存儲柵9n形成到控制柵8的側(cè)壁之一。
形成在控制柵8側(cè)壁上的存儲柵9的柵長度約為80nm，并且其縱橫比(柵高相對于柵長的比)大于1。在該實(shí)施例中，由于存儲柵9在控制柵8形成后形成，所以能容易地形成具有柵長度比控制柵8的柵長度更小的高縱橫比的存儲柵9。
如上所述，在本實(shí)施例的MONOS型非易失性存儲器中，通過將熱電子注入到電荷積累層16中進(jìn)行寫入，該熱電子產(chǎn)生在控制柵8和存儲柵9之間的中間部分附近的溝道區(qū)中；以及通過將熱空穴注入到電荷積累層16中進(jìn)行擦除，該熱空穴產(chǎn)生在源區(qū)10s一側(cè)末端處的溝道區(qū)中。
另外，由于注入到電荷積累層16中的電子和空穴由氮化硅膜中的陷阱俘獲，并且不能自由地在氮化硅膜中移動，在其中用于產(chǎn)生熱電子的位置和用于產(chǎn)生熱空穴的位置被隔開的情況下，用于電子注入到電荷積累層16的位置和用于空穴注入到電荷積累層16的位置也被隔開，結(jié)果，通過空穴的電子擦除效率降低，以導(dǎo)致諸如擦除時(shí)間延遲、重寫電阻惡化和上述數(shù)據(jù)保持特性惡化的問題。相反，在根據(jù)本實(shí)施例的MONOS型非易失性存儲器中，由于存儲柵9的柵長度極小，并且因此用于產(chǎn)生熱電子的位置和用于產(chǎn)生熱空穴的位置彼此接近，通過空穴能有效地擦除電子。
此外，在本實(shí)施例中，在通過離子植入雜質(zhì)到未摻雜硅膜8A中形成控制柵8的同時(shí)，通過使用n型多晶硅膜9n形成存儲柵9。由于與在膜形成后離子植入雜質(zhì)的情況相比，通過在膜形成時(shí)引入雜質(zhì)形成的所謂的摻雜多晶硅膜(n型多晶硅膜9n)的電阻能降低，所以由n型多晶硅膜9n形成的存儲柵9的薄層電阻(約80Ω□)比控制柵8的薄層電阻(約120Ω□)低。此外，由于能減少在離子植入時(shí)的掩膜，所以能簡化制作步驟。
此外，如果使用向未摻雜硅膜離子植入的方法，則存在下列問題。如圖11中所示，在通過雜質(zhì)植入到未摻雜硅膜中而形成的低阻硅膜中，由于雜質(zhì)沒有充分地到達(dá)膜底部，形成了沒有離子植入的區(qū)域或是一個(gè)與其他區(qū)域相比雜質(zhì)濃度較低的區(qū)域(圖中箭頭所示區(qū)域)。這增加了膜底部處的電阻。因此，在上述通過使用硅膜形成存儲柵9的情況下，由于在向存儲柵9施加電壓時(shí)，在與形成在存儲柵9之下的電荷積累層16的邊界附近，往往形成耗盡層，所以存儲晶體管(M1)的驅(qū)動性能降低。
根據(jù)本實(shí)施例，通過使用摻雜多晶硅膜(n型多晶硅膜9n)形成存儲柵9，由于能降低存儲柵9的電阻，即使當(dāng)控制晶體管在如上所述讀出中高速地導(dǎo)通/截止時(shí)，也沒有大的開關(guān)噪聲形成在存儲柵9中。
然后，如圖12中所示，通過使用氫氟酸和磷酸，刻蝕構(gòu)成電荷積累層16的三層絕緣膜。由此去除形成在不需要區(qū)域中的電荷積累層16，并且只留下在控制柵8一個(gè)側(cè)壁上和存儲柵9之下的電荷積累層16。
然后，如圖13中所示，使用光刻膠膜33作為掩膜，將雜質(zhì)(含磷或含砷)離子植入到耐低壓n溝道型MISFET形成區(qū)，以形成n-型半導(dǎo)體區(qū)域17。在這種情況下，也將雜質(zhì)(含磷或含砷)離子植入到存儲器陣列形成區(qū)的部分，由此形成了n-型半導(dǎo)體區(qū)域11d。
n-型半導(dǎo)體區(qū)域17是用于將耐低壓n溝道型MISFET形成為LDD結(jié)構(gòu)的擴(kuò)展區(qū)域，并且n-型半導(dǎo)體區(qū)域11d是用于將存儲單元的控制晶體管形成為LDD結(jié)構(gòu)的擴(kuò)展區(qū)域。
在想要分別使n-型半導(dǎo)體區(qū)域11d的雜質(zhì)濃度和n-型半導(dǎo)體區(qū)域17的雜質(zhì)濃度最佳化的情況下，可以通過使用兩個(gè)光刻掩模板，分別進(jìn)行兩次離子植入。此外，雖然用于形成n-型半導(dǎo)體區(qū)域11d和n-型半導(dǎo)體區(qū)域17的離子植入可以在去除電荷積累層16之前進(jìn)行，但優(yōu)選在去除用于形成淺pn結(jié)的電荷積累層16之后進(jìn)行。雖然沒有示出，但也可以通過使用掩膜，將p型雜質(zhì)植入到擴(kuò)展區(qū)域。p型雜質(zhì)區(qū)域形成在n-型半導(dǎo)體區(qū)域11d和n-型半導(dǎo)體區(qū)域17之下，并且用作用于抑制存儲單元和耐低壓n-溝道型MISFET的短溝道效應(yīng)的區(qū)域(暈環(huán)(halo)區(qū)域)。
然后，如圖14中所示，通過使用光刻膠膜34作為掩膜，將雜質(zhì)(硼)離子植入到外圍電路的低壓p溝道型MISFET形成區(qū)，由此形成p-型半導(dǎo)體區(qū)域18。p-型半導(dǎo)體區(qū)域18是用于將耐低壓p溝道型MISFET形成為LDD結(jié)構(gòu)的擴(kuò)展區(qū)域。雖然沒有示出，但也可以將n型雜質(zhì)植入到擴(kuò)展區(qū)域。n型雜質(zhì)區(qū)域形成在p-型半導(dǎo)體區(qū)域18之下，并用作用于抑制耐低壓p溝道型MIFET的短溝道效應(yīng)的區(qū)域(暈環(huán)(halo)區(qū)域)。
然后，如圖15中所示，通過使用光刻膠膜35作為掩膜，將雜質(zhì)(含磷或含砷)離子植入到存儲器陣列形成區(qū)的部分，由此形成n-型半導(dǎo)體區(qū)域11s。n-型半導(dǎo)體區(qū)域11s是用于將存儲單元的存儲晶體管形成為LDD結(jié)構(gòu)的擴(kuò)展區(qū)域。雖然用于形成n-型半導(dǎo)體區(qū)域11s的離子植入可以在去除電荷積累層16之前進(jìn)行，但優(yōu)選在去除用于形成淺pn結(jié)的電荷積累層16之后進(jìn)行。此外，雖然沒有示出，但也可以通過使用掩膜，將p型雜質(zhì)植入到擴(kuò)展區(qū)域中。p型雜質(zhì)區(qū)域形成在n-型半導(dǎo)體區(qū)域11s之下，并且用作抑制存儲單元的短溝道效應(yīng)的區(qū)域(暈環(huán)(halo)區(qū)域)。
然后，如圖16中所示，通過使用光刻膠膜36作為掩膜，將雜質(zhì)(含磷或含砷)離子植入到外圍電路的耐高壓n溝道型MISFET形成區(qū)，由此形成n-型半導(dǎo)體區(qū)域24。n-型半導(dǎo)體區(qū)域24是用于將耐高壓n溝道型MISFET形成為LDD結(jié)構(gòu)的擴(kuò)展區(qū)域。雖然沒有示出，但也可以通過使用掩膜，將p型雜質(zhì)植入到擴(kuò)展區(qū)域。p型雜質(zhì)區(qū)域形成在n-型半導(dǎo)體區(qū)域24之下，并且用作抑制耐高壓n溝道型MISFET的短溝道效應(yīng)的區(qū)域(暈環(huán)(halo)區(qū)域)。
然后，如圖17中所示，通過使用光刻膠膜37作為掩膜，將雜質(zhì)(硼)離子植入到外圍電路的耐高壓p溝道型MISFET形成區(qū)，以形成p-型半導(dǎo)體區(qū)域25。p-型半導(dǎo)體區(qū)域25是用于將耐高壓p溝道型MISFET形成為LDD結(jié)構(gòu)的擴(kuò)展區(qū)域。雖然沒有示出，但也可以通過使用掩膜，將n型雜質(zhì)植入到擴(kuò)展區(qū)域。n型雜質(zhì)區(qū)域形成在p-型半導(dǎo)體區(qū)域25之下，并且用作用于抑制耐高壓p溝道型MISFET的短溝道效應(yīng)的區(qū)域(暈環(huán)(halo)區(qū)域)。
然后，如圖18中所示，將側(cè)壁間隔層12分別形成到存儲器陣列形成區(qū)中的控制柵8和存儲柵9的側(cè)壁之一，并且將側(cè)壁間隔層12分別形成到外圍電路形成區(qū)的柵電極14和柵電極15的兩個(gè)側(cè)壁。該側(cè)壁間隔層12是通過各向異性刻蝕由CVD法淀積在襯底1上方的氧化硅膜而形成。
然后，如圖19中所示，通過使用光刻膠膜38作為掩膜，將雜質(zhì)(含磷或含砷)離子植入到存儲器陣列形成區(qū)和外圍電路區(qū)域的n溝道型MI SFET形成區(qū)。由此，n+型半導(dǎo)體區(qū)域(漏區(qū))10d和n+型半導(dǎo)體區(qū)域(源區(qū))10s形成在存儲陣列形成區(qū)域中，以完成存儲單元MC。此外，n+型半導(dǎo)體區(qū)域(源區(qū)和漏區(qū))26形成在外圍電路形成區(qū)中，以完成耐低壓n溝道型MISFET(QLN)和耐高壓n溝道型MISFET(QHN)。
在上述用于形成源區(qū)和漏區(qū)(10s，10d和26)的離子植入步驟中，也將雜質(zhì)植入到控制柵8和存儲柵9。此外，在離子植入中，與用于形成擴(kuò)展區(qū)域(11s，11d，17，24)的離子植入相比，雜質(zhì)的劑量率較高(約1×1013atoms/cm2)并且植入能量也較高(約40KeV)。因此，在植入到控制柵8和存儲柵9中的雜質(zhì)經(jīng)過其之下的柵絕緣膜6或電荷積累層16并到達(dá)p型阱2的表面的情況下，控制晶體管和存儲晶體管的閾值電壓波動。
如圖20所示，在存儲柵9中，離控制柵8最遠(yuǎn)的部分具有最小的膜厚度(膜厚度＝a)。因此，在上述的離子植入步驟中，必需控制植入能量，使得植入到存儲柵9中的雜質(zhì)在襯底方向上的擴(kuò)散距離不超過離控制柵8最遠(yuǎn)的部分的膜厚度(a)。即，假設(shè)植入到存儲柵9中的雜質(zhì)在襯底方向上的平均擴(kuò)散距離為“e”，以及考慮到擴(kuò)散距離的散射的最大擴(kuò)散距離為“e′”，控制該擴(kuò)散距離使得最大擴(kuò)散距離“e′”不超過膜厚度(a)，即(a＞“e′”)。
然后，如圖21中所示，通過使用光刻膠膜39作為掩膜，將雜質(zhì)(硼)離子植入到外圍電路的p溝道型M I SFET形成區(qū)。由此，p+型半導(dǎo)體區(qū)域(源區(qū)和漏區(qū))27形成在外圍電路形成區(qū)中，以完成耐低壓p溝道型MISFET(QLP)和耐高壓p溝道型MISFET(QHP)。此外，在用于形成源區(qū)和漏區(qū)(27)的離子植入步驟中，由于雜質(zhì)也植入到p溝道型MISFET(QLP，QHP)的柵電極15，所以構(gòu)成柵電極15的硅膜轉(zhuǎn)化成低阻p型硅膜。這能節(jié)省將雜質(zhì)離子植入到構(gòu)成柵電極15的硅膜中的步驟以及在其中使用的光刻掩模板。此外，在用于形成源區(qū)和漏區(qū)(27)的離子植入步驟中，也能不使用光刻膠膜39而將雜質(zhì)離子植入。這能進(jìn)一步地減少光刻掩模板的數(shù)目。然而，由于雜質(zhì)也離子植入到耐低壓n溝道型MISFET(QLN)和耐高壓n溝道型MISFET(QHN)中，所以必需考慮到它們的特性波動。
然后，如圖22中所示，在通過CVD法在襯底1上方淀積氮化硅膜20和氧化硅膜21后，將數(shù)據(jù)線DL形成在存儲器陣列形成區(qū)的氧化硅膜21上方，并且將互連28形成在外圍電路形成區(qū)中。然后，將多個(gè)互連形成在互連28之上，其間置有層間絕緣膜，這些未示出。也可以在襯底1上方形成氮化硅膜20之前，將諸如硅化鈷的硅化物層形成到存儲單元MC的控制柵8、存儲柵9、源區(qū)10s、漏區(qū)10d的表面(以及外圍電路中的MISFET的柵電極、源區(qū)、漏區(qū))，由此進(jìn)一步地減小控制柵8、存儲柵9等等的電阻。
雖然基于優(yōu)選實(shí)施例，對本發(fā)明人所做出的本發(fā)明進(jìn)行了具體描述，但很明顯本發(fā)明并不限于上述實(shí)施例，而是可以在不脫離其主旨的范圍內(nèi)進(jìn)行各種改變。
本發(fā)明可應(yīng)用到具有MONOS型晶體管的非易失性半導(dǎo)體存儲器件。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器件的制造方法，該器件具有存儲單元，該存儲單元包括控制柵，形成在第一柵絕緣膜上方，該第一柵絕緣膜形成在半導(dǎo)體襯底的主表面的第一p型阱上方；電荷積累層，具有形成在所述控制柵側(cè)壁之一上的第一部分和形成在所述第一p型阱上方的第二部分；存儲柵，形成在所述控制柵的所述一個(gè)側(cè)壁上，通過所述電荷積累層的所述第一部分與所述控制柵電隔離，并且通過所述電荷積累層的所述第二部分與所述第一p型阱電隔離；第二導(dǎo)電類型的漏區(qū)，形成在所述第一p型阱中，其一端布置在所述控制柵附近；和所述第二導(dǎo)電類型的源區(qū)，形成在所述第一p型阱中，其一端布置在所述存儲柵附近，所述方法包括以下步驟(a)在所述第一p型阱的所述表面上方形成所述第一柵絕緣膜，并且在所述第一柵絕緣膜上方形成未摻雜硅膜；(b)將雜質(zhì)離子植入到所述未摻雜硅膜中，以將所述未摻雜硅膜轉(zhuǎn)化為n型第一硅膜；(c)構(gòu)圖所述n型硅膜和所述第一柵絕緣膜，以形成包括所述n型第一硅膜的所還控制柵，同時(shí)留下所述控制柵之下的所述第一柵絕緣膜；(d)形成第一絕緣膜，使得覆蓋所述第一p型阱的所述表面以及所述控制柵的所述側(cè)壁和所述上表面；(e)在所述第一絕緣膜上方形成n型第二硅膜，并構(gòu)圖所述n型第二硅膜，以在所述控制柵的所述側(cè)壁之一上形成包括所述n型第二硅膜的所述存儲柵；(f)去除在不與所述存儲柵接觸的區(qū)域中的所述第一絕緣膜，由此形成包括所述第一絕緣膜的所述電荷積累層，所述電荷積累層的第一部分布置到所述控制柵的所述側(cè)壁之一并且其第二部分布置在所述第一p型阱上方；以及(g)在所述第一p型阱中離子植入雜質(zhì)，以形成其一端布置在所述控制柵附近的所述第二導(dǎo)電類型的所述漏區(qū)，和其一端布置在所述存儲柵附近的所述第二導(dǎo)電類型的所述源區(qū)。
2.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器件的制造方法，還包括以下步驟在所述半導(dǎo)體襯底的所述主表面的第二p型阱上方，形成低壓n溝道型MISFET；在所述半導(dǎo)體襯底的所述主表面的第三p型阱上方，形成高壓n溝道型MISFET；在所述半導(dǎo)體襯底的所述主表面的第一n型阱上方，形成低壓p溝道型MISFET；以及在所述半導(dǎo)體襯底的所述主表面的第二n型阱上方，形成高壓p溝道型MISFET，其中，所述低壓n溝道型MISFET、所述高壓n溝道型MISFET、所述低壓p溝道型MISFET和所述高壓p溝道型MISFET的每個(gè)柵電極均用硅膜構(gòu)成，該硅膜是通過向未摻雜硅膜離子植入雜質(zhì)而形成，該未摻雜硅膜是與步驟(a)中形成的所述未摻雜硅膜是同一層。
3.根據(jù)權(quán)利要求2的非易失性半導(dǎo)體存儲器件的制造方法，其中，用于所述低壓n溝道型MISFET和所述高壓n溝道型MISFET的每個(gè)所述柵電極，均用n型第二硅膜構(gòu)成，該n型第二硅膜是通過離子植入雜質(zhì)到所述未摻雜硅膜中而形成，并且用于所述低壓p溝道型MISFET和所述高壓p溝道型MISFET的每個(gè)所述柵電極，均用p型第一硅膜形成，該p型第一硅膜是通過將雜質(zhì)離子植入到所述未摻雜硅膜中而形成。
4.根據(jù)權(quán)利要求3的非易失性半導(dǎo)體存儲器件的制造方法，其中，通過將雜質(zhì)引入到所述未摻雜硅膜中而形成所述p型第一硅膜的所述步驟，與通過將雜質(zhì)離子植入到所述第一和第二n型阱中而形成所述低壓p溝道型MISFET和所述高壓p溝道型MISFET的每一個(gè)的所述源區(qū)和所述漏區(qū)的所述步驟是相同的步驟。
5.根據(jù)權(quán)利要求3的非易失性半導(dǎo)體存儲器件的制造方法，其中，在將所述雜質(zhì)離子植入到所述第一和第二n型阱時(shí)，沒有用用于離子植入的掩膜覆蓋所述第一、第二和第三p型阱的所述表面。
6.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器件的制造方法，其中，所述控制柵的高度比所述控制柵的柵長度大。
7.根據(jù)權(quán)利要求2的非易失性半導(dǎo)體存儲器件的制造方法，其中，用于所述低壓n溝道型MISFET和所述高壓n溝道型MISFET的每一個(gè)的所述源區(qū)和所述漏區(qū)，通過在所述步驟(g)中在所述第一p型阱中離子植入所述雜質(zhì)時(shí)，在所述第二p型阱和所述第三p型阱的每一個(gè)中離子植入所述雜質(zhì)而形成。
8.根據(jù)權(quán)利要求2的非易失性半導(dǎo)體存儲器件的制造方法，還包括以下步驟在與所述漏區(qū)相鄰的區(qū)域中的所述第一p型阱中，形成具有雜質(zhì)濃度比所述漏區(qū)的雜質(zhì)濃度低的所述第二導(dǎo)電類型的第一擴(kuò)展區(qū)域，以及在與所述源區(qū)相鄰的區(qū)域中的所述第一p型阱中，形成具有雜質(zhì)濃度比所述源區(qū)的雜質(zhì)濃度低的所述第二導(dǎo)電類型的第二擴(kuò)展區(qū)域，其中，用于形成所述第一和所述第二擴(kuò)展區(qū)域的所述雜質(zhì)的所述離子植入步驟在所述步驟(f)之后實(shí)施。
9.根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲器件的制造方法，其中，形成所述第一擴(kuò)展區(qū)域的所述步驟和形成所述第二擴(kuò)展區(qū)域的所述步驟是分開的步驟。
10.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器件的制造方法，其中，所述電荷積累層包括氮化硅膜，該氮化硅膜形成在兩層氧化硅膜之間。
11.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器件的制造方法，其中，通過向所述電荷積累層注入熱電子，進(jìn)行所述存儲單元的寫入操作，以及通過向所述電荷積累層注入熱空穴，進(jìn)行所述存儲單元的擦除操作。
12.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器件的制造方法，其中，在使得植入到所述存儲柵的所述雜質(zhì)的擴(kuò)散距離不超過所述存儲柵的最小膜厚度的這種注入能量下，進(jìn)行所述雜質(zhì)的所述離子植入以形成所述漏區(qū)和所述源區(qū)。
13.根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲器件的制造方法，還包括以下步驟在所述第二p型阱中，形成所述第二導(dǎo)電類型的第三擴(kuò)展區(qū)域，該區(qū)域具有的雜質(zhì)濃度比所述低壓n溝道型MISFET的所述源區(qū)和所述漏區(qū)的雜質(zhì)濃度低，其中，形成所述第三擴(kuò)展區(qū)域的步驟和在所述第一p型阱中形成所述第一擴(kuò)展區(qū)域的步驟是相同的步驟。
14.一種非易失性半導(dǎo)體存儲器件的制作方法，該器件具有存儲單元，該存儲單元包括控制柵，形成在第一柵絕緣膜上方，該第一柵絕緣膜形成在半導(dǎo)體襯底的主表面的第一p型阱上方；電荷積累層，具有在所述控制柵的側(cè)壁之一上形成的第一部分和在所述第一p型阱上方形成的第二部分；存儲柵，形成在所述控制柵的所述側(cè)壁之一上，通過所述電荷積累層的所述第一部分與所述控制柵電隔離，并且通過所述電荷積累層的所述第二部分與所述第一p型阱電隔離；第二導(dǎo)電類型的漏區(qū)，形成在所述第一p型阱中，其一端布置在所述控制柵附近；和所述第二導(dǎo)電類型的源區(qū)，形成在所述第一p型阱中，其一端布置在所述存儲柵附近，其中，通過向所述電荷積累層注入熱電子，進(jìn)行所述存儲單元的寫入操作，以及通過向所述電荷積累層注入熱空穴，進(jìn)行所述存儲單元的擦除操作，所述方法包括以下步驟(a)在所述第一p型阱的所述表面上方形成所述第一柵絕緣膜，并且形成包括n型第一硅膜的控制柵，該n型第一硅膜形成在所述第一柵絕緣膜上方；(b)形成第一絕緣膜，使得覆蓋所述第一p型阱的所述表面以及所述控制柵的所述側(cè)壁和所述上表面；(c)在所述第一絕緣膜上方形成n型第二硅膜，并且構(gòu)圖所述n型第二硅膜，以在所述控制柵的所述側(cè)壁之一上形成包括所述n型第二硅膜的所述存儲柵；(d)去除在不與所述存儲柵接觸的區(qū)域中的所述第一絕緣膜，以形成包括所述第一絕緣膜的所述電荷積累層，該電荷積累層的所述第一部分布置到所述控制柵的所述側(cè)壁之一，并且其所述第二部分布置在所述第一p型阱上方；以及(e)在所述第一p型阱中離子植入雜質(zhì)，以形成其一端布置在所述控制柵附近的所述第二導(dǎo)電類型的所述漏區(qū)，和其一端布置在所述存儲柵附近的所述第二導(dǎo)電類型的所述源區(qū)，其中，使所述存儲柵的柵長度小于所述存儲柵的高度。
15.根據(jù)權(quán)利要求14的非易失性半導(dǎo)體存儲器件的制造方法，其中，所述存儲柵的所述柵長度小于所述控制柵的所述柵長度。
16.一種非易失性半導(dǎo)體器件，包括存儲單元，該存儲單元具有控制柵，形成在第一柵絕緣膜上方，該第一柵絕緣膜形成在半導(dǎo)體襯底的主表面的第一p型阱上方；電荷積累層，具有形成到所述控制柵的側(cè)壁之一的第一部分，和形成在所述第一p型阱上方的第二部分；存儲柵，形成在所述控制柵的所述側(cè)壁之一上，通過所述電荷積累層的所述第一部分與所述控制柵電隔離，并且通過所述電荷積累層的所述第二部分與所述第一p型阱電隔離；第二導(dǎo)電類型的漏區(qū)，形成在所述第一p型阱中，其一端布置在所述控制柵附近；所述第二導(dǎo)電類型的源區(qū)，形成在所述第一p型阱中，其一端布置在所述存儲柵附近；低壓n溝道型MISFET，形成在所述半導(dǎo)體襯底的所述主表面的第二p型阱上；高壓n溝道型MISFET，形成在所述半導(dǎo)體襯底的所述主表面的第三p型阱上；低壓p溝道型MISFET，形成在所述半導(dǎo)體襯底的所述主表面的第一n型阱上；和高壓p溝道型MISFET，形成在所述半導(dǎo)體襯底的所述主表面的第二n型阱上，其中，具有雜質(zhì)濃度比所述漏區(qū)的雜質(zhì)濃度低的所述第二導(dǎo)電類型的第一擴(kuò)展區(qū)域，形成在與所述漏區(qū)相鄰的區(qū)域中的所述第一p型阱中，其中，所述低壓n溝道型MISFET的源區(qū)和漏區(qū)、以及具有雜質(zhì)濃度比所述源區(qū)和所述漏區(qū)的雜質(zhì)濃度低的所述第二導(dǎo)電類型的第二擴(kuò)展區(qū)域，形成在所述第二p型阱中，以及其中，所述第一擴(kuò)展區(qū)域和所述第二擴(kuò)展區(qū)域通過同樣的步驟形成。
17.根據(jù)權(quán)利要求15的非易失性半導(dǎo)體存儲器件，其中，通過向所述電荷積累層注入熱電子，進(jìn)行所述存儲單元的寫入操作，以及通過向所述電荷積累層注入熱空穴，進(jìn)行所述存儲單元的擦除操作。
全文摘要
本發(fā)明能夠增強(qiáng)具有MONOS型晶體管的非易失性半導(dǎo)體存儲器件的高性能。具有改進(jìn)性能的該具有MONOS型晶體管的非易失性半導(dǎo)體存儲器件，其中，MONOS型非易失性存儲器的存儲單元包括控制晶體管和存儲晶體管，控制晶體管的控制柵包括n型多晶硅膜并且該控制柵形成在包括氧化硅膜的柵絕緣膜上方，存儲晶體管的存儲柵包括n型多晶硅膜并且該存儲柵布置到控制柵的側(cè)壁之一，該存儲柵包括摻雜的多晶硅膜，其薄層電阻比控制柵的薄層電阻低，該控制柵包括通過將雜質(zhì)離子植入到未摻雜硅膜中而形成的多晶硅膜。
文檔編號H01L29/788GK1716572SQ20051007744
公開日2006年1月4日 申請日期2005年6月21日 優(yōu)先權(quán)日2004年6月30日
發(fā)明者坂井健志, 石井泰之, 岡崎勉, 中道勝, 松井俊一, 新田恭也, 町田悟, 中川宗克, 塚田祐一 申請人:株式會社瑞薩科技