專利名稱：非易失性半導體存儲器件及其制造方法
技術領域：
本發(fā)明涉及一種具有通過在半導體襯底上層疊浮柵電極和控制柵電極形成的層疊柵結(jié)構的非易失性半導體存儲器件及其制造方法。具體而言，本發(fā)明涉及一種用于改進浮柵電極和襯底之間的隧道絕緣膜的非易失性半導體存儲器件及其制造方法。
背景技術：
最近，在電可編程可擦除非易失性半導體存儲器件(EEPROM)中，器件的小型化已迅速得到促進。在EEPROM中，采用了這樣一種方法，即，通過將高電壓施加到控制柵電極上，通過隧道氧化物膜將電子從襯底注入浮柵電極(寫入)，或者，從其中吸取浮柵電極中的電子(擦除)。
在這種操作中，需要較高的電壓，以將電子注入浮柵電極或從浮柵電極吸取電子，并且對隧道氧化物膜施加較大的應力。由此，在隧道氧化物膜中產(chǎn)生稱為“阱(trap)”的缺陷，并且，泄漏電流增加，數(shù)據(jù)保持性能等受到防礙。由應力施加導致的泄漏電流強烈依賴于隧道氧化物膜的膜厚。隧道氧化物膜越薄，則泄漏電流流動的可能性越大。這種現(xiàn)象是妨礙隧道氧化物膜的厚度減小的重要因素。
為了解決這個問題，采用了這樣一種方法，即，將氮引入隧道氧化物膜中，由此，其介電常數(shù)隨隧道絕緣膜的厚度增加而增加，并且增加膜的物理膜厚以減小泄漏電流。在這種方法中，通過用氨(NH3)氣、一氧化氮(NO)氣或一氧化二氮(N2O)對氧化硅膜進行退火，將氮引入隧道絕緣膜中。但是，在使用NH3氣等進行的處理過程中，大量的氮被引入隧道絕緣膜中，因此需要高溫下的后續(xù)熱處理，以保證器件的可靠性。并且，在使用NO或N2O的處理過程中存在問題，諸如在應力施加中空穴阱(hole trap)增加，這會使可靠性降低(日本專利申請公開公報No.1-307272)。
同時，為了增加控制柵電極與浮柵電極之間的耦合比，提出了使用介電常數(shù)比常規(guī)的氧化硅膜和氧氮化硅膜高的絕緣膜作為電極間絕緣膜。但是，如果使用諸如金屬氧化物的高介電常數(shù)絕緣膜作為電極間絕緣膜，金屬會通過浮柵電極擴散進入隧道絕緣膜中，并大大降低器件的可靠性。
如上所述，作為EEPROM的隧道絕緣膜，需要一種不容易由于高電壓應力施加形成阱并具有較小的泄漏電流的絕緣膜。但是，在現(xiàn)有技術中，很難滿足這種規(guī)格(specs)。并且，使用諸如金屬氧化物的高介電常數(shù)絕緣膜作為電極間絕緣膜導致產(chǎn)生金屬通過浮柵電極擴散進入隧道絕緣膜的問題，并降低隧道絕緣膜的可靠性。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，非易失性半導體存儲器件包括第一導電類型的半導體襯底；柵元件，該柵元件在半導體襯底上形成并包含選擇性地在半導體襯底的主面上形成的第一柵絕緣膜，該第一柵絕緣膜形成包含氮化硅膜和其間夾有氮化硅膜的氧化硅膜的三層結(jié)構，該氮化硅膜包含三配位氮鍵(triple coordinate nitrogen bond)；在第一柵絕緣膜上形成的浮柵電極；在浮柵電極上形成的第二柵絕緣膜；和在第二柵絕緣膜上形成的控制柵電極；和第二導電類型的源區(qū)和漏區(qū)，該源區(qū)和漏區(qū)在襯底的主面中形成，使得在源區(qū)和漏區(qū)之間配置柵元件。
根據(jù)本發(fā)明的另一方面，非易失性半導體存儲器件包括第一導電類型的半導體襯底；柵元件，該柵元件在半導體襯底上形成并包含選擇性地在半導體襯底的主面上形成的第一柵絕緣膜，該第一柵絕緣膜形成包含氮化硅膜和其間夾有氮化硅膜的氧化硅膜的三層結(jié)構，該氮化硅膜包含三配位氮鍵；在第一柵絕緣膜的一部分上形成的浮柵電極；在浮柵電極上形成的第二柵絕緣膜，該第二柵絕緣膜形成包含氮化硅膜和其間夾有氮化硅膜的氧化硅膜的三層結(jié)構，該氮化硅膜包含三配位氮鍵；和在第二柵絕緣膜上形成的控制柵電極；和第二導電類型的源區(qū)和漏區(qū)，該源區(qū)和漏區(qū)在襯底的主面中形成，使得在源區(qū)和漏區(qū)之間配置柵元件。
根據(jù)本發(fā)明的另一方面，非易失性半導體存儲器件的制造方法包括以下步驟通過直接氮化第一導電類型的硅襯底的主面形成氮化硅膜，然后在氧化氣氛中加熱襯底，以形成多個氧化硅膜，一個在氮化硅膜和襯底之間的界面中，另一個在氮化硅膜上，這些氧化硅膜和氮化硅膜形成第一柵絕緣膜；在第一柵絕緣膜上形成浮柵電極；在浮柵電極上形成第二柵絕緣膜；在第二柵絕緣膜上形成控制柵電極；以及在襯底的主面中形成第二導電類型的源區(qū)和漏區(qū)，使得在源區(qū)和漏區(qū)之間配置第一柵絕緣膜。
根據(jù)本發(fā)明的另一方面，非易失性半導體存儲器件的制造方法包括以下步驟通過直接氮化第一導電類型的硅襯底的主面形成氮化硅膜，然后在氮化硅膜上形成硅膜，然后在氧化氣氛中加熱襯底，以氧化硅膜并形成第一氧化硅膜，并在氮化硅膜和襯底之間的界面中形成第二氧化硅膜，該氮化硅膜、第一氧化硅膜和第二氧化硅膜形成第一柵絕緣膜；在第一柵絕緣膜上形成浮柵電極；在浮柵電極上形成第二柵絕緣膜；在第二柵絕緣膜上形成控制柵電極；以及在襯底的主面中形成第二導電類型的源區(qū)和漏區(qū)，使得在源區(qū)和漏區(qū)之間配置第一柵電極膜。
根據(jù)本發(fā)明的另一方面，非易失性半導體存儲器件的制造方法包括以下步驟通過直接氮化第一導電類型的硅襯底的主面形成第一氮化硅膜，然后在氧化氣氛中加熱襯底，以形成多個第一氧化硅膜，一個位于第一氮化硅膜和襯底之間的界面中，另一個位于第一氮化硅膜上，該第一氮化硅膜和第一氧化硅膜形成第一柵絕緣膜；在第一柵絕緣膜上形成由多晶硅膜形成的浮柵電極；通過直接氮化浮柵電極的表面形成第二氮化硅膜，然后在氧化氣氛中加熱襯底，以形成多個第二氧化硅膜，一個位于第二氮化硅膜和浮柵電極之間的界面中，另一個位于第二氮化硅膜上，第二氮化硅膜和第二氧化硅膜形成第二柵絕緣膜；在第二柵絕緣膜上形成控制柵電極；以及在襯底的主面中形成第二導電類型的源區(qū)和漏區(qū)，使得在源區(qū)和漏區(qū)之間配置第一氮化硅膜。


圖1是表示根據(jù)本發(fā)明的第一實施例的非易失性半導體存儲器件的示意結(jié)構的斷面圖。
圖2A和圖2B表示圖1的非易失性半導體存儲器件的等效電路和使用該等效電路的NAND單元(cell unit)。
圖3是表示在第一實施例中使用的隧道絕緣膜的結(jié)構的斷面圖。
圖4是用于解釋第一實施例的效果的示意圖，示出氮的鍵合狀態(tài)(bond state)。
圖5A-5C是用于解釋第一實施例的效果的示意圖，示出現(xiàn)有技術中的形成氮化硅膜的步驟和氮的鍵合狀態(tài)。
圖6是用于解釋第一實施例的效果的特性圖，示出根據(jù)現(xiàn)有技術和第一實施例的隧道絕緣膜中的應力引起泄漏電流之間的比較。
圖7A-7D是表示根據(jù)第二實施例的非易失性半導體存儲器件的制造步驟的斷面圖。
圖8是用于解釋第二實施例的效果的特性圖，示出加工溫度和氮化硅膜的表面的粗糙狀態(tài)(表面粗糙度)之間的關系。
圖9是用于解釋第二實施例的效果的特性圖，示出氮化硅膜形成溫度和鍵合狀態(tài)。
圖10是用于解釋第二實施例的效果的特性圖，示出形成氮化硅膜的過程中的溫度和壓力與氮化硅膜的膜質(zhì)量之間的關系。
圖11是用于解釋第二實施例的效果的特性圖，示出隧道絕緣膜中的氧密度分布。
圖12是用于解釋第二實施例的效果的特性圖，示出施加到隧道絕緣膜上的電壓和電容之間的關系。
圖13A-13I是表示根據(jù)本發(fā)明的第三實施例的非易失性半導體存儲器件的制造步驟的斷面圖。
圖14A-14D是表示根據(jù)本發(fā)明的第四實施例的非易失性半導體存儲器件的制造步驟的斷面圖。
圖15是用于解釋第四實施例的效果的斷面圖，示出隧道絕緣膜的特定結(jié)構。
圖16是表示根據(jù)本發(fā)明的第五實施例的非易失性半導體存儲器件的示意結(jié)構的斷面圖。
圖17A-17D是表示根據(jù)第六實施例的非易失性半導體存儲器件的制造步驟的斷面圖。
圖18A-18E是表示根據(jù)第七實施例的非易失性半導體存儲器件的制造步驟的斷面圖。
圖19是用于解釋根據(jù)第七實施例的非易失性半導體存儲器件的變更方式的斷面圖，示出使用粒子效果的半導體存儲器件的例子。
具體實施例方式
以下，參照附圖中所示的實施例解釋本發(fā)明的細節(jié)。
(第一實施例)圖1是表示根據(jù)本發(fā)明的第一實施例的非易失性半導體存儲器件的示意結(jié)構的斷面圖。
用于器件隔離(isolation)的氧化硅膜12被嵌入p型(第一導電類型)硅襯底11中，以包圍硅襯底11的主面中的器件區(qū)。在硅襯底11的主面上，形成浮柵電極14，使得在其間疊置隧道絕緣膜(第一柵絕緣膜)13。在浮柵電極14上形成控制柵電極16，使得在其間疊置電極間絕緣膜(第二柵絕緣膜)15。電極間絕緣膜15是由氧化硅膜、CVD氮化硅膜和CVD氧化硅膜形成且厚度為7nm的ONO膜。浮柵電極14和控制柵電極16分別由多晶硅膜形成。
在包含隧道絕緣膜13、浮柵電極14、電極間絕緣膜15和控制柵電極16的柵電極部分的側(cè)面上形成氧化硅膜17。在襯底11的主面中，以柵電極部分作為掩模，通過磷離子注入形成n型源/漏擴散層18。
圖1的非易失性半導體存儲器件的等效電路與圖2(a)所示的普通EEPROM單元類似。如圖2(b)所示，通過串聯(lián)連接多個等效電路，形成NAND單元。在圖2(b)中，M1-M4是存儲單元，S1和S2是選擇性的晶體管。
上述的本發(fā)明的基本結(jié)構與常規(guī)器件相同。但在本實施例中，隧道絕緣膜13的結(jié)構與常規(guī)器件不同。特別地，如圖3所示，本實施例的隧道絕緣膜13具有氮化硅膜13a夾在氧化硅膜13b和13c之間的層疊結(jié)構。氮化硅膜13a是通過直接氮化硅襯底11得到的。如圖4所示，通過在高溫下進行氮化，將氮的鍵合狀態(tài)設置為三配位(coordinate)(即，氮具有與硅連接的三個鍵)。
圖4表示束縛能(bound energy)和由XPS(X射線光電子光譜)得到的歸一化信號密度之間的關系。如圖4中的實線所示，在950℃退火使較高的束縛能成分即低密度氮鍵降低，并且氮的鍵合狀態(tài)變?yōu)槿湮弧?br> 同時，在常規(guī)的氧氮化硅膜中，如圖5A所示，通過氧化硅襯底11形成氧化硅膜23a，然后，如圖5B所示，通過將膜暴露于例如氨(NH3)氣氣氛在膜中注入氮原子(N)。如上所述注入膜中的氮使氧化硅膜23a中的硅和氧之間的鍵斷裂，并且氮取代氧與硅鍵合。但是，它不能形成三配位，而是形成雙配位氮鍵。因此，如圖5C所示，最終得到的氮化硅膜23具有雙配位氮鍵。
由于氮的各個鍵與硅形成雙鍵，因此表面上雙配位氮鍵不產(chǎn)生任何不飽和鍵。但是，這種鍵是不穩(wěn)定的，并容易捕獲空穴。這是因為形成了在接觸的硅的價帶附近的能級。特別地，這是由于來自硅側(cè)的空穴由于施加電壓而受到捕獲，與硅形成雙鍵的各個氮的一個鍵斷裂，并且，在硅側(cè)容易地形成正的固定電荷，在氮側(cè)形成不飽和鍵和缺陷。
與此相反，根據(jù)本實施例的隧道絕緣膜13中的氮化硅膜13a具有三配位氮鍵，由此氮鍵得到穩(wěn)定化，且不容易由于電應力施加而斷裂。
圖6是比較現(xiàn)有技術和本實施例的隧道絕緣膜的特性圖。在圖6中，將電應力施加到各隧道絕緣膜上，并比較它們的由應力增加的泄漏電流(應力引起(induced)泄漏電流SILC)。應力泄漏電流是由于電應力(stress)施加而流過在絕緣膜中形成的缺陷的泄漏電流。膜中形成的缺陷越多，則泄漏電流增加的越多。
圖6表示，根據(jù)本實施例的隧道絕緣膜中的泄漏電流幾乎不增加，而現(xiàn)有技術的隧道絕緣膜中的泄漏電流隨著應力施加時間的增加而單調(diào)增加。特別地，該圖表示，本發(fā)明的實施例抑制膜中的缺陷的形成，根據(jù)本實施例的隧道絕緣膜是高質(zhì)量的。并且，本實施例具有這樣一種結(jié)構，即，在該結(jié)構中，具有分別具有穩(wěn)定結(jié)構的三配位鍵的氮化硅膜位于隧道絕緣膜的中心部分并夾在在其上和其下設置的氧化硅膜之間。這種結(jié)構可以抑制在最有利于應力引起泄漏電流的膜的中心或中心周圍形成缺陷。并且，雖然沒有示出，但由于在硅襯底側(cè)的界面中形成氧化硅膜，因此本實施例還有效防止公知的由于氮引入導致的界面性能和可靠性的降低。
如上所述，本實施例的非易失性半導體存儲器件具有隧道絕緣膜13，該隧道絕緣膜具有在氧化硅膜13b和13c之間保持介電常數(shù)是氧化硅膜的二倍的氮化硅膜13a的三層結(jié)構，且氮化硅膜13a具有三配位氮鍵。因此，即使在電膜厚度(氧化物膜換算膜厚，EOT)與現(xiàn)有技術相同的膜中，也可以減小泄漏電流。特別地，抑制了由于應力施加(即，在用高電場進行的寫入和擦除中)導致的缺陷的形成，并抑制了應力引起泄漏電流。
并且，由于氮化硅膜13a具有凸出部分和凹進部分，因此電場集中于凹進部分中，并且本實施例也有效降低寫電壓。并且，由氧化硅膜13b和13c和氮化硅膜13a形成的層疊結(jié)構抑制由于高電壓應力施加導致的缺陷從襯底11側(cè)到浮柵14的連接，并抑制擊穿的出現(xiàn)。由此，器件的壽命得到延長，且器件具有較高的可靠性。特別地，可以得到由應力施加產(chǎn)生的缺陷較少的高質(zhì)量和高可靠性的隧道絕緣膜13，并改善由精細元件形成的非易失性半導體存儲器件的可靠性。
(第二實施例)圖7A-7D是表示根據(jù)本發(fā)明的第二實施例的非易失性半導體存儲器件的制造步驟的斷面圖。
在如圖7A中所示的本實施例中，當形成隧道絕緣膜(第一柵絕緣膜)時，使用氮等離子等直接氮化硅襯底11的表面，并形成厚度例如為4nm的氮化硅膜13a。然后，如圖7B所示，使用氧化物氣體等氧化氮化硅膜13a的底面和頂面，以形成氧化硅膜13b和13c。本發(fā)明的特征在于，在本步驟中氮化硅膜13a形成為具有三配位，并且氮化硅膜13a的表面具有圖7A所示的凸出部分和凹進部分。
假如三配位的氮化硅膜是平整的，那么，由于膜是穩(wěn)定的，因此，通過表面引入的氧氣或由氧氣產(chǎn)生的氧原子不能充分在三配位氮化硅膜中擴散。因此，氧氣或氧原子不能到達氮化硅膜的底側(cè)的界面，并且不能在氮化硅膜下面形成氧化硅膜。因此，僅在氮化硅膜的表面上形成較薄的氧化物膜。
與此相比，在第二實施例中，由于三配位氮化硅膜是穩(wěn)定且內(nèi)聚的(cohered)，因此具有膜厚變化，并用作具有如圖7A所示的具有凸出部分(projection)和凹進部分(depression)的氮化硅膜13a。由此，如圖7B所示，氧分子或氧原子在氮化硅膜13a的粘著部分之間穿過。因此，氮化硅膜的表面受到氧化并形成氧化硅膜13c，同時在氮化硅膜的底側(cè)的界面上形成氧化硅膜13b。通過以上各步驟，如圖7C所示形成隧道絕緣膜13，并然后如圖7D所示形成浮柵電極14。
如圖8和圖9所示，形成粘著并具有凸出部分和凹進部分的三配位氮化硅膜13a需要在800℃或更高的高溫下氮化。圖8示出氮化硅膜形成溫度和所形成的氮化硅膜的表面粗糙度(凸出部分和凹進部分之間的高度差)的估算結(jié)果。圖9示出氮化硅膜形成溫度和鍵合狀態(tài)之間的關系。
如圖8所示，在700℃以下的低溫中，粗糙度的增加很小，即使在700℃也僅為約0.07。并且，在這種低溫中，如圖9所示，不能形成三配位氮，并且氮化物膜的表面是平整的。
在700～800℃，粗糙度迅速增加，并且800℃時的粗糙度超過0.14。在超過800℃的溫度下，粗糙度幾乎不增加，900℃時的粗糙度為約0.15。特別地，通過將氮化硅膜形成溫度設置為800℃或更高的高溫，可以將粗糙度設置為0.14nm或更大，并可以形成具有所需的粗糙度的三配位氮化硅膜13a。
氮化過程中的壓力也對粗糙度有影響。即使在高溫下，如果在低壓中進行氮化，那么也如圖8所示形成平整的三配位氮化硅膜13f。
圖10是表示氮化硅膜的形成過程中的膜形成溫度和膜形成壓力以及溫度和壓力對膜質(zhì)量的影響的特性圖。當膜形成溫度低于600℃時，不能形成三配位氮化硅膜，而圖10的A所示形成雙配位氮化硅膜23。雖然600℃或更高的高溫下的氮化可使得形成三配位氮化硅膜，但是，當采用低于800℃的膜形成溫度時，如圖10的B所示形成平整的膜13f。即使采用800℃或更高的膜形成溫度，如果壓力低于10Torr(13Pa)，也形成平整的膜13f。
與此相比，在本實施例中，在至少800℃的溫度和至少10Torr(13Pa)的膜形成壓力下進行氮化，由此形成如圖10的C所示的具有凸出部分和凹進部分的內(nèi)聚的氮化硅膜13a。這是因為高壓增加了到達硅襯底的表面的氮的量，并促進氮化。
出于以上考慮，在形成第二實施例中使用的隧道絕緣膜的過程中，需要在至少800℃的高溫和至少10Torr(13Pa)的壓力下形成隧道絕緣膜的氮化硅膜。
圖11表示通過氧化具有凸出部分和凹進部分的上述三配位氮化硅膜形成的隧道絕緣膜中的氧濃度的剖面圖。由三配位氮形成的氮化硅膜不容易通過氧的引入而受到氧化。因此，在如圖11的A所示的平整的氮化硅膜13f中，氧不能到達上述的硅襯底和氮化硅膜之間的界面。
同時，在具有不穩(wěn)定雙配位氮鍵的氮化硅膜23中，如圖11的C所示氧容易進入氮化硅膜中。因此，即使在平整的膜中，氮化硅膜也隨著氧到達硅襯底和氮化硅膜之間的界面而受到破壞，并形成氮氧化合物膜。當施加高電場應力時，該膜容易產(chǎn)生缺陷。
與此相比，如果如圖11的B所示使用由根據(jù)第二實施例的內(nèi)聚的三配位氮鍵形成的氮化硅膜13a，由于氮化硅膜13a的結(jié)構具有三配位，因此不容易通過氧的引入而受到破壞。并且，通過內(nèi)聚的氮化硅膜13a的凹進部分引入氧，并由此在硅襯底和氮化硅膜之間的界面中形成氧化硅膜13b。結(jié)果，如圖2所示形成包含夾在氧化硅膜13b和13c之間的氮化硅膜13a的隧道絕緣膜13。
圖12是包含保持在氧化硅膜之間的連續(xù)的氮化硅膜或不連續(xù)的氮化硅膜的MOS結(jié)構的特性圖。橫軸表示柵電壓，縱軸表示由當將4MV/cm的電壓施加到絕緣膜上時的電容(Cox)限定的電容值。包含保持在氧化硅膜之間的連續(xù)或不連續(xù)的氮化硅膜的結(jié)構是公知的MONOS存儲器或點存儲器(dot memory)。在這些公知的例子中，將氮化硅膜本身用作捕獲電荷以得到存儲性能的位置。
作為例子，將實施例A與點狀氮化硅膜(顆粒氮化硅膜13g)B相比。由于MONOS存儲器和點存儲器利用氮化硅膜的阱形成(trapformation)，因此待使用的氮化硅膜包含雙配位氮。由此，通過施加高電場在氮化硅膜中捕獲電荷，并且其電壓/電容特性隨捕獲的電荷的極性和數(shù)量變化。圖12中的B的例子表示通過氮化硅膜點13g捕獲電子的情況。
與此相比，在第二實施例中，由于隧道絕緣膜13包含氮化硅膜13a，該氮化硅膜13a包含如圖12的例子A那樣抑制阱產(chǎn)生的三配位氮鍵，因此在施加高電場應力后，電壓/電容特性不發(fā)生變化。
(第三實施例)圖13A-13I是表示根據(jù)本發(fā)明的第三實施例的非易失性半導體存儲器件的制造步驟的斷面圖。分別由相同的附圖標記表示與圖1相同的構件，并省略對其進行詳細解釋。
首先，如圖13A所示，制備具有例如表面取向為(100)、電阻為10-20Ωcm的p型硅襯底11。在p型硅襯底11的表面中形成多個槽，并在其中嵌入CVD氧化物膜。由此，形成厚度分別為約0.6μm的器件隔離絕緣膜12。
然后，如圖13B所示，通過在900℃的溫度和50Torr(67Pa)的壓力下使用等離子氮化，在襯底11的主面上形成厚度為4nm的氮化硅膜13a。然后，如圖13C所示，將氮化硅膜13a暴露于氧氣氣氛中，以引入氧原子。由此，如圖13D所示，形成包含保持在氮化硅膜13b和13c之間的氮化硅膜13a的隧道絕緣膜(第一柵絕緣膜)13。然后，如圖13E所示，在隧道絕緣膜13上淀積厚度為200nm的磷摻雜n型多晶硅膜作為浮柵電極14。
然后，如圖13F所示，在用作浮柵電極14的多晶硅膜上形成例如厚度為7nm的ONO膜15作為電極間絕緣膜(第二柵絕緣膜)。然后，如圖13G所示，在ONO膜15上淀積厚度為200nm的磷摻雜n型多晶硅膜作為控制柵電極16。
然后，如圖13H所示，形成抗蝕劑掩模21，并然后通過反應離子蝕刻蝕刻多晶硅膜16、14、隧道絕緣膜13和ONO膜15，以形成柵部分。然后，在去除抗蝕劑掩模21后，為了從加工損傷中恢復，在氧化氣氛中對結(jié)構進行熱處理，并形成約3nm的后氧化物膜17。為了下述的導線形成，去除控制柵電極16和源/漏區(qū)上的部分氧化硅膜17。
然后，例如，將3×1015cm-2的磷離子注入整個表面中，并在1000℃的溫度下對結(jié)構進行熱處理，時間為20秒，以擴散和激活硅襯底11中的磷。由此，形成用作源/漏區(qū)的擴散層18。通過以上各步驟，得到圖13I中所示的結(jié)構。
對于以上步驟的后續(xù)步驟不進行特別說明。例如，通過CVD在整個表面上淀積厚度為300nm的氧化硅膜，然后，通過各向異性干蝕刻，在氧化硅膜中設置接觸孔。然后，形成厚度為800nm且包含例如0.5％的硅和0.5％的銅的鋁膜，并通過對鋁膜進行構圖形成電極。然后，在450℃的溫度下在包含10％的氫的氮氣氛中對結(jié)構進行熱處理，時間為15分鐘。
所上所述，根據(jù)第三實施例，形成隧道絕緣膜13的氮化硅膜包含三配位鍵，并由此可形成具有高質(zhì)量和高可靠性的隧道絕緣膜13的非易失性半導體存儲器件。并且，通過將形成隧道絕緣膜13的氮化硅膜的厚度設置為4nm，并將各氧化硅膜的厚度設置為2nm，使得隧道絕緣膜13的物理厚度為8nm，氧化物膜換算厚度(EOT)為6nm。特別地，隧道絕緣膜本身得到減薄。這有助于降低電源電壓，同時改善器件的性能和可靠性。
雖然作為形成包含三配位氮鍵的氮化硅膜的方法的例子解釋了使用氮等離子直接氮化的方法，但本發(fā)明不限于此。例如，通過使用氨(NH3)氣或氮原子團進行氮化，得到相同的效果。在使用氨氣的情況下，氫被引入氮化硅膜中。因此，在形成氮化硅膜后，可以通過在比氮化硅膜形成溫度高的溫度下、在真空或氮氣或惰性氣體中進行熱處理，去除膜中的氫。
在形成氮化硅膜后，如果在比氮化溫度高的溫度下、在真空或氮氣或惰性氣體中進行熱處理，可以促進氮化硅膜的結(jié)構的松馳，并可以得到具有更穩(wěn)定的結(jié)構的三配位氮化硅膜。這不僅對于通過氨氣形成氮化硅膜的情況適用，而且對于通過其它方法形成氮化硅膜的情況適用。
并且，雖然作為形成氮化硅膜后進行氧化的例子(圖13C)解釋了使用氧氣(O2)進行氧化的情況，但本發(fā)明不限于此。例如，通過使用臭氧(O3)氣、包含水蒸汽(H2O)的氣體、氧原子團或一氧化二氮(N2O)氣的氧化得到相同的效果。但是，如果使用氧化氮(NO)氣進行氧化，則在在氮化硅膜和硅襯底之間的界面中形成的氧化硅膜中引入氮。氮易于形成雙配位氮鍵，由此可導致界面性能的劣化和阱的增加。
因此，不應使用NO氣。并且，優(yōu)選在900℃或更高的溫度下進行氧化，以改善待形成的氧化硅膜的質(zhì)量。
(第四實施例)圖14A-14D是表示根據(jù)本發(fā)明的第四實施例的非易失性半導體存儲器件的制造步驟的斷面圖。分別由相同的附圖標記表示與圖1相同的構件，并省略進行其進行詳細解釋。
形成用作浮柵電極14的多晶硅膜的以前的步驟與圖13A-13E中所示的各步驟相同。
然后，如圖14A所示，在用作浮柵電極14的多晶硅膜上通過CVD淀積厚度為諸如15nm的氧化鋁膜25作為電極間絕緣膜(第二柵絕緣膜)。然后，如圖14B所示，在氧化鋁膜25上淀積厚度為200nn的磷摻雜n型多晶硅膜作為控制柵電極16。
然后，如圖14C所示，形成抗蝕劑掩模21，并然后通過反應離子蝕刻蝕刻多晶硅膜16和14、隧道絕緣膜13和氧化鋁膜25，以形成柵電極部分。然后，在去除抗蝕劑掩模21后，為了從加工損傷中恢復，在氧化氣氛中對結(jié)構進行熱處理，并形成約3nm的后氧化物膜17。
然后，例如，將3×1015cm-2的磷離子注入整個表面中，并在1000℃的溫度下對結(jié)構進行熱處理，時間為20秒，以擴散和激活硅襯底11中的磷。由此，形成用作源/漏區(qū)的擴散層18。通過以上各步驟，得到圖14D中所示的結(jié)構。
對于以上步驟的后續(xù)步驟不進行特別說明。以與第三實施例相同的方式，通過CVD淀積氧化硅膜，并然后在氧化硅膜中設置接觸孔。然后，形成鋁膜，并通過對鋁膜進行構圖形成電極。然后，在氮氣氛中對結(jié)構進行熱處理。
根據(jù)第四實施例，浮柵電極14和控制柵電極16之間的絕緣膜由作為高介電膜的氧化鋁膜25形成。因此，可以增加與隧道絕緣膜13的耦合比。因此可以制成具有簡單的平面層疊結(jié)構的柵電極部分，并解決由于器件的小型化而產(chǎn)生的單元之間相互干擾的問題。
如果在浮柵電極14和控制柵電極16之間設置由金屬氧化物等形成的高介電膜25，那么，如圖15所示，金屬雜質(zhì)22通過浮柵電極14的多晶硅膜中的粒子邊界擴散，并被引入隧道絕緣膜13中。在常規(guī)的隧道絕緣膜中，由于金屬雜質(zhì)22易于被引入膜中，因此阱得以形成并大大劣化對于壓力的抗力。
與此相比，在使用第四實施例的隧道絕緣膜13的情況下，具有穩(wěn)定結(jié)構的氮化硅膜13a防止金屬雜質(zhì)22的擴散。同時，包含氧化硅膜13b和13c和氮化硅膜13a的隧道絕緣膜13的層疊結(jié)構防止由于金屬雜質(zhì)的存在而在應力施加過程中形成的缺陷從浮柵電極14到硅襯底界面相連。因此，可以抑制對于擊穿的抗力的劣化。
在上述實施例中，雖然采用氧化硅(Al2O3)膜作為位于浮柵電極14和控制柵電極16之間的高介電膜25的例子，但本發(fā)明不限于此。例如，通過使用具有高介電常數(shù)的金屬氧化物、鋁酸鹽膜(MAlOx，M金屬元素，x氧含量)，硅酸鹽膜(MSiOx，M金屬元素，x氧含量)，諸如HfO2、ZrO2和CeO2的過渡元素的氧化物和諸如Ln2O3的金屬氧化物，可以得到相同的效果。并且，如果電極間介電膜由氧化鋁和氧化鉿的層疊層形成，那么在低溫下由氧原子解決氧化鋁膜中的諸如氧虧缺的缺陷，并由此得到具有較低的漏電流的結(jié)構。
(第五實施例)圖16是表示根據(jù)本發(fā)明的第五實施例的非易失性半導體存儲器件的示意結(jié)構的斷面圖。
在第五實施例中，在p型硅襯底11上形成用于器件隔離的氧化硅膜12。在硅襯底11的表面上，通過磷離子注入形成n型源/漏擴散層18。在硅襯底11的表面上，形成具有由保持在氧化硅膜13b和13c之間的氮化硅膜13a形成的層疊結(jié)構的隧道絕緣膜(第一柵絕緣膜)13。在隧道絕緣膜13上形成用作浮柵電極14的多晶硅膜。
在浮柵電極14上，形成用作第二柵絕緣膜的電極間絕緣膜35。電極間絕緣膜35具有由保持在氧化硅膜35b和35c之間的氮化硅膜35a形成的層疊結(jié)構。在電極間絕緣膜35上形成用作控制柵電極16的多晶硅膜。并且，在柵電極14和16的側(cè)壁上形成氧化硅膜17。
特別地，電極間絕緣膜以與隧道絕緣膜13相同的方式具有在氧化硅膜35b和35c之間保持氮化硅膜35a的結(jié)構。存儲器件的其它部分與圖1中的器件的結(jié)構相同。通過直接氮化浮柵電極14，得到氮化硅膜35a。通過在高溫下進行氮化，使氮包含三配位鍵。
根據(jù)以上結(jié)構，保持在浮柵電極14和控制柵電極16之間的電極間絕緣膜35也具有如圖3所示的絕緣膜結(jié)構。該結(jié)構進一步改善器件的可靠性，同時降低器件的驅(qū)動電壓。
(第六實施例)圖17A-17D是表示根據(jù)本發(fā)明的第六實施例的非易失性半導體存儲器件的制造步驟的斷面圖。分別由相同的附圖標記表示與圖1相同的構件，并省略進行其進行詳細解釋。
形成用作浮柵電極14的多晶硅膜之前的步驟與圖13A-13E中所示的各步驟相同。
然后，如圖17A所示，通過在900℃的溫度和50Torr(67Pa)的壓力下使用等離子氮化等，在用作浮柵電極14的多晶硅膜上形成厚度為4nm的氮化硅膜35a。然后，將氮化硅膜35a暴露于例如氧氣氣氛，以將氧原子引入膜中。由此，如圖17B所示，形成由保持在氧化硅膜35b和35c之間的氮化硅膜35a形成的電極間絕緣膜(第二柵絕緣膜)35。
然后，如圖17C所示，在電極間絕緣膜35上淀積厚度為200nm的磷摻雜n型多晶硅膜作為控制柵電極16。
然后，雖然未在實施例中示出，但用所使用的抗蝕劑掩模進行構圖，然后通過反應離子蝕刻蝕刻多晶硅膜16和14、隧道絕緣膜13和層間絕緣膜35，以形成柵電極部分。然后，在去除抗蝕劑掩模后，為了從加工損傷中恢復，在氧化氣氛中對結(jié)構進行熱處理，并形成約3nm的后氧化物膜17。
然后，例如，將3×1015cm-2的磷離子注入整個表面中，并在1000℃的溫度下對結(jié)構進行熱處理，時間為20秒，以擴散和激活硅襯底11中的磷。由此，形成用作源/漏區(qū)的擴散層18。通過以上各步驟，得到圖17D中所示的結(jié)構。
對于以上步驟的后續(xù)步驟不進行特別說明。以與第三實施例相同的方式，通過CVD淀積氧化硅膜，并然后在氧化硅膜中設置接觸孔。然后，形成鋁膜，并通過對鋁膜進行構圖形成電極。然后，在氮氣氛中對結(jié)構進行熱處理。
在形成保持在浮柵電極14和控制柵電極16之間的電極間絕緣膜35的步驟中，作為形成包含三配位氮鍵的氮化硅膜的方法的例子，解釋了使用氮等離子進行直接氮化的方法。但是，本實施例不限于此，如第三實施例中解釋的那樣，可以使用各種變更方式。
并且，作為形成氮化硅膜后進行氧化的例子，解釋了使用氧氣(O2)進行氧化的情況。但是，本實施例不限于此，如第三實施例中解釋的那樣，可以使用各種變更方式。并且，優(yōu)選在900℃或更高的溫度下進行氧化，以改善待形成的氧化硅膜的質(zhì)量。
(第七實施例)圖18A-18E是表示根據(jù)本發(fā)明的第七實施例的非易失性半導體存儲器件的制造步驟的斷面圖。分別由相同的附圖標記表示與圖1相同的構件，并省略進行其進行詳細解釋。
在圖7A-7D中，在形成氮化硅膜后，將結(jié)構暴露于諸如氧氣的氧化氣體中，并由此形成氧化硅膜，以在其間保持氮化硅膜。但是，由于氮化硅膜具有三配位鍵，因此氮化硅膜的表面具有較低的氧化速度。
為了解決這個問題，在第七實施例中，在如圖18A中所示形成氮化硅膜13a后，如圖18B所示在其上淀積硅膜13d。然后，如圖18C所示，將結(jié)構暴露于諸如氧氣的氧化氣體中，由此氧化氧化硅膜13d，并形成氧化硅膜13c。同時，氧化劑穿過氮化硅膜13a，并且，在在襯底11和氮化硅膜13a之間保持的區(qū)域中形成氧化硅膜13b。由此，形成具有在氧化硅膜13b和13c之間保持氮化硅膜13a的結(jié)構的隧道絕緣膜(第一柵絕緣膜)13。然后，在其上淀積多晶硅膜，以形成浮柵電極14。
通過采用以上過程，可以通過待淀積的硅膜13d的厚度控制氮化硅膜13a上的氧化硅膜13c的厚度。在氮化硅膜13a上形成的硅膜13d可以為非晶硅膜、多晶硅膜和單晶硅膜中的任意一種。為了在氮化硅膜的表面上進行均勻淀積，優(yōu)選非晶硅膜。
雖然硅膜13d可以為多晶硅膜，但是，其硅晶粒具有不同的表面取向。因此，如果氧化的量不充分，那么存在如圖19所示的硅粒子24保留在氧化硅膜13c中的情況。雖然一般不希望硅粒子24保留，但可以正面地利用這種現(xiàn)象，并形成諸如存儲硅粒子24中的電荷的利用這些粒子的效果的半導體存儲器件。
并且，如果通過使用例如硅烷(SiH4)氣體和二氯硅烷(SiH2Cl2)氣體在700℃的高溫下淀積硅膜，那么淀積的硅膜是單晶硅膜。由于單晶硅膜得到均勻氧化，因此，可以形成高質(zhì)量的氧化硅膜13c。
(變更方式)本發(fā)明不限于上述各實施例。雖然在各實施例中使用硅作為襯底，但可以使用其它半導體的襯底。并且，如果使用單層膜作為第二柵絕緣膜，那么優(yōu)選使用介電常數(shù)比氧化硅膜高的絕緣體，以提高與控制柵電極和浮柵電極的耦合比。例如，優(yōu)選使用金屬氧化物、金屬硅酸鹽膜或金屬鋁酸鹽膜作為絕緣體。
并且，在第一柵絕緣膜的形成過程中在襯底上形成氮化硅膜的方法不必限于等離子氮化?？梢允褂萌魏慰赏ㄟ^直接氮化襯底形成氮化硅膜的方法。雖然可以根據(jù)需要改變氮化溫度和氮化壓力，但優(yōu)選將它們設置為至少800℃的溫度和至少13Pa的壓力，以得到三配位氮鍵，并為膜的表面提供凸出部分和凹進部分。并且，在氮化硅膜形成后的氧化物膜的形成溫度優(yōu)選為900℃或更高，以得到高質(zhì)量的氧化硅膜。
并且，浮柵電極和控制柵電極的材料不必限于多晶硅，可以使用其它導電材料。但是，如果以與第五和第六實施例中的第一柵絕緣膜相同的方式構造第二柵絕緣膜，那么要求浮柵電極由硅形成。
本領域技術人員很容易想到其它優(yōu)點和變更方式。因此，更寬方面的本發(fā)明不限于這里給出和說明的特定細節(jié)和典型的實施例。因此，在不背離由所附的權利要求書和它們的等同物規(guī)定的一般發(fā)明概念的精神或范圍的情況下，可以進行各種修改。
權利要求
1.一種非易失性半導體存儲器件，該非易失性半導體存儲器件包括第一導電類型的半導體襯底；柵元件，該柵元件在所述半導體襯底上形成并包含選擇性地在所述半導體襯底的主面上形成的第一柵絕緣膜，所述第一柵絕緣膜形成包含氮化硅膜和氧化硅膜的三層結(jié)構，所述氮化硅膜夾在所述氧化硅膜之間，所述氮化硅膜包含三配位氮鍵；在所述第一柵絕緣膜上形成的浮柵電極；在所述浮柵電極上形成的第二柵絕緣膜；和在所述第二柵絕緣膜上形成的控制柵電極；和第二導電類型的源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)在所述襯底的所述主面中形成，所述柵元件被設置在所述源區(qū)和漏區(qū)之間。
2.根據(jù)權利要求1的非易失性半導體存儲器件，其中，所述半導體襯底是硅襯底。
3.根據(jù)權利要求1的非易失性半導體存儲器件，其中，所述第一柵絕緣膜中的所述氮化硅膜在其表面上具有凸出部分和凹進部分并沿面內(nèi)方向連續(xù)形成，且所述凸出部分和所述凹進部分之間的差的平均值被設為0.14nm或更大。
4.根據(jù)權利要求1的非易失性半導體存儲器件，其中，所述第二柵絕緣膜由介電常數(shù)比所述氧化硅膜大的絕緣膜形成。
5.根據(jù)權利要求4的非易失性半導體存儲器件，其中，所述第二柵絕緣膜由金屬氧化物膜、金屬硅酸鹽膜和金屬鋁酸鹽膜中的一種形成。
6.一種非易失性半導體存儲器件，該非易失性半導體存儲器件包括第一導電類型的半導體襯底；柵元件，該柵元件在所述半導體襯底上形成并包含選擇性地所述半導體襯底的主面上形成的第一柵絕緣膜，所述第一柵絕緣膜形成包含氮化硅膜和氧化硅膜的三層結(jié)構，所述氮化硅膜夾在所述氧化硅膜之間，所述氮化硅膜包含三配位氮鍵；在所述第一柵絕緣膜的一部分上形成的浮柵電極；在所述浮柵電極上形成的第二柵絕緣膜，所述第二柵絕緣膜形成包含氮化硅膜和氧化硅膜的三層結(jié)構，所述氮化硅膜夾在所述氧化硅膜之間，所述氮化硅膜包含三配位氮鍵；和在所述第二柵絕緣膜上形成的控制柵電極；和第二導電類型的源區(qū)和漏區(qū)，該源區(qū)和漏區(qū)在所述襯底的所述主面中形成，所述柵元件被設置在所述源區(qū)和漏區(qū)之間。
7.根據(jù)權利要求6的非易失性半導體存儲器件，其中，所述半導體襯底是硅襯底。
8.根據(jù)權利要求6的非易失性半導體存儲器件，其中，所述第一柵絕緣膜中的所述氮化硅膜在其表面上具有凸出部分和凹進部分并沿面內(nèi)方向連續(xù)形成，且所述凸出部分和所述凹進部分之間的差的平均值被設為0.14nm或更大。
9.根據(jù)權利要求6的非易失性半導體存儲器件，其中，所述第二柵絕緣膜由介電常數(shù)比所述氧化硅膜大的絕緣膜形成。
10.根據(jù)權利要求9的非易失性半導體存儲器件，其中，所述第二柵絕緣膜由金屬氧化物膜、金屬硅酸鹽膜和金屬鋁酸鹽膜中的一種形成。
11.一種非易失性半導體存儲器件的制造方法，包括以下步驟通過直接氮化第一導電類型的硅襯底的主面形成氮化硅膜，然后在氧化氣氛中加熱所述襯底，以形成多個氧化硅膜，一個位于所述氮化硅膜和所述襯底之間的界面中，另一個位于所述氮化硅膜上，所述多個氧化硅膜和所述氮化硅膜形成第一柵絕緣膜；在所述第一柵絕緣膜上形成浮柵電極；在所述浮柵電極上形成第二柵絕緣膜；在所述第二柵絕緣膜上形成控制柵電極；以及在所述襯底的所述主面中形成第二導電類型的源區(qū)和漏區(qū)，在所述源區(qū)和漏區(qū)之間設置所述第一柵絕緣膜。
12.根據(jù)權利要求11的方法，其中，形成氮化硅膜的步驟包含通過等離子氮化直接氮化所述襯底的所述主面。
13.根據(jù)權利要求12的方法，其中，形成所述氮化硅膜的步驟包含將在通過等離子氮化氮化所述襯底時加熱所述襯底的溫度設置為800℃或更高。
14.根據(jù)權利要求12的方法，其中，形成所述氮化硅膜的步驟包含將通過等離子氮化氮化所述襯底的氣壓設置為13Pa或更高。
15.根據(jù)權利要求11的方法，其中，形成所述氮化硅膜的步驟包含將在氧化所述氮化硅膜時加熱所述襯底的溫度設置為900℃或更高。
16.一種非易失性半導體存儲器件的制造方法，包括以下步驟通過直接氮化第一導電類型的硅襯底的主面形成氮化硅膜，然后在所述氮化硅膜上形成硅膜，然后在氧化氣氛中加熱所述襯底，以氧化所述硅膜并形成第一氧化硅膜，并在所述氮化硅膜和所述襯底之間的界面中形成第二氧化硅膜，所述氮化硅膜、所述第一氧化硅膜和所述第二氧化硅膜形成第一柵絕緣膜；在所述第一柵絕緣膜上形成浮柵電極；在所述浮柵電極上形成第二柵絕緣膜；在所述第二柵絕緣膜上形成控制柵電極；以及在所述襯底的所述主面中形成第二導電類型的源區(qū)和漏區(qū)，在所述源區(qū)和漏區(qū)之間設置所述第一柵絕緣膜。
17.根據(jù)權利要求16的方法，其中，形成氮化硅膜的步驟包含通過等離子氮化直接氮化所述襯底的所述主面。
18.根據(jù)權利要求17的方法，其中，形成所述氮化硅膜的步驟包含將在通過等離子氮化氮化所述襯底時加熱所述襯底的溫度設置為800℃或更高。
19.根據(jù)權利要求17的方法，其中，形成所述氮化硅膜的步驟包含將通過等離子氮化氮化硅所述襯底的氣壓設置為13Pa或更高。
20.根據(jù)權利要求16的方法，其中，形成所述氮化硅膜的步驟包含將在氧化所述氮化硅膜時加熱所述襯底的溫度設置為900℃或更高。
21.一種非易失性半導體存儲器件的制造方法，包括以下步驟通過直接氮化第一導電類型的硅襯底的主面形成第一氮化硅膜，然后在氧化氣氛中加熱所述襯底，以形成多個第一氧化硅膜，一個位于所述第一氮化硅膜和所述襯底之間的界面中，另一個位于所述第一氮化硅膜上，所述第一氮化硅膜和所述多個第一氧化硅膜形成第一柵絕緣膜；在所述第一柵絕緣膜上形成由多晶硅膜形成的浮柵電極；通過直接氮化所述浮柵電極的表面形成第二氮化硅膜，然后在氧化氣氛中加熱所述襯底，以形成多個第二氧化硅膜，一個位于所述第二氮化硅膜和所述浮柵電極之間的界面中，另一個位于所述第二氮化硅膜上，所述第二氮化硅膜和所述多個第二氧化硅膜形成第二柵絕緣膜；在所述第二柵絕緣膜上形成控制柵電極；以及在所述襯底的所述主面上形成第二導電類型的源區(qū)和漏區(qū)，在所述源區(qū)和漏區(qū)之間設置所述第一氮化硅膜。
全文摘要
提供一種非易失性半導體存儲器件，該非易失性半導體存儲器件包括選擇性地在第一導電類型的主面上形成使得在其間疊置第一柵絕緣膜的浮柵電極、在浮柵電極上形成使得在其間疊置第二柵絕緣膜的控制柵電極、和與各柵電極對應在襯底的主面中形成的第二導電類型的源/漏區(qū)。第一柵電極具有在氧化硅膜之間保持氮化硅膜的三層結(jié)構，且該氮化硅膜包含三配位氮鍵。
文檔編號H01L29/51GK1713389SQ20051007946
公開日2005年12月28日 申請日期2005年6月23日 優(yōu)先權日2004年6月23日
發(fā)明者三谷祐一郎, 松下大介 申請人:株式會社東芝