專利名稱：包括再分布圖案的半導(dǎo)體封裝及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體器件封裝和半導(dǎo)體器件封裝的制造方法，更具體而言，本發(fā)明涉及具有再分布圖案(redistribution pattern)的半導(dǎo)體器件封裝和具有再分布圖案的半導(dǎo)體器件封裝的制造方法。
背景技術(shù)：
在半導(dǎo)體芯片封裝中，晶片級封裝是公知的，其中外部端子如金屬焊球以陣列形式分布在半導(dǎo)體芯片的表面上方。在制造中，在晶片級進行外部端子的形成，之后將晶片切成分離的芯片封裝。通常，半導(dǎo)體芯片的焊盤和芯片封裝的外部端子沒有對準(zhǔn)，因此需要焊盤再分布設(shè)計(或再布線設(shè)計)，其中電性再分布芯片焊盤使其連接到封裝的外部端子。
圖1是應(yīng)用在常規(guī)晶片級封裝中的焊盤再分布設(shè)計的示意性平面圖，圖2A和2B是沿圖1的線I-I′和II-II′的截面圖。雖然示出了單個晶片級封裝，但在制造中，多個上述封裝同時形成在晶片上，然后被分離成單個的封裝。
同時參照圖1、2A和2B，晶片級封裝包括襯底1(例如，半導(dǎo)體芯片)、層間電介質(zhì)層3、芯片焊盤5、鈍化層7、和下電介質(zhì)層9。正如所示出的，通過鈍化層7和下電介質(zhì)層9暴露芯片焊盤5的表面部分。導(dǎo)電再分布圖案11形成在下電介質(zhì)層9上以便將芯片焊盤5電連接到焊球15中相對應(yīng)的焊球上。焊球15形成在包含于上電介質(zhì)層13中的開口中，上電介質(zhì)層13覆蓋再分布圖案11和下電介質(zhì)層9。如此，以由焊球15限定的陣列的形式電氣再分布芯片焊盤5。
盡管未示出，形成在下電介質(zhì)層9上的再分布圖案11由信號線、電源線和地線組成。如此，由于插入的電介質(zhì)層9，使寄生電容形成在這些線路與芯片或襯底1的內(nèi)部電路(未示出)之間。這些電容與下電介質(zhì)層9的厚度9T成反比。
為了減小包含在再分布圖案中的信號線的RC延遲時間，希望增加下電介質(zhì)層9的厚度9T，由此使信號線與襯底1之間的寄生電容最小化。然而，為了增加抗噪聲特性，希望降低下電介質(zhì)層的厚度9T，由此使電源/接地線與芯片1之間的寄生電容最大化。此外，增加下電介質(zhì)層9的厚度9T會不利地增大物理應(yīng)力并在封裝的加工過程中引起晶片的彎曲。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供了一種半導(dǎo)體器件封裝，其包括襯底，在襯底的表面上方間隔開的第一和第二芯片焊盤，以及位于所述襯底的表面之上的絕緣層。所述絕緣層包括至少由下表面部分和上表面部分所限定的階梯狀上表面，其中下表面部分處的絕緣層的厚度小于上表面部分處的絕緣層的厚度。所述封裝還包括電連接到第一芯片焊盤并基本上位于絕緣層的下表面部分上的導(dǎo)電參考電勢線、電連接到第二芯片焊盤并基本上位于上表面部分上的導(dǎo)電信號線、以及分別電連接到導(dǎo)電參考電勢線和導(dǎo)電信號線的第一和第二外部端子。
根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件封裝，其包括襯底，在所述襯底的表面上方間隔開的第一、第二和第三芯片焊盤，位于襯底上方并包括分別對準(zhǔn)第一、第二和第三芯片焊盤上方的第一、第二和第三開口的鈍化層，以及位于鈍化層上方的絕緣層。所述絕緣層包括至少由(a)下表面部分、(b)第一、第二和第三上部端子支撐表面部分和(c)上表面部分限定的階梯狀上表面，其中下表面部分處的絕緣層的厚度小于上表面部分以及第一、第二和第三上部端子支撐表面部分處的絕緣層的相應(yīng)厚度。所述封裝還包括電連接到第一芯片焊盤的電源板，電連接到第二芯片焊盤的接地板，電連接到第三芯片焊盤并基本上位于絕緣層的上表面部分上的導(dǎo)電信號線，以及分別位于第一、第二和第三上部端子支撐表面部分之上的第一、第二和第三外部端子。電源板和接地板中的至少一個基本上位于絕緣層的下表面部分上，并且第一、第二和第三外部端子分別電連接到電源板、接地板和導(dǎo)電信號線。
根據(jù)本發(fā)明的又一方面，提供了一種半導(dǎo)體器件封裝，其包括襯底和位于襯底表面上方的絕緣層。所述絕緣層包括至少由下表面部分和上表面部分限定的階梯狀上表面，其中下表面部分處的絕緣層的厚度小于上部支撐表面部分處的絕緣層的厚度。導(dǎo)電參考電勢線基本上位于絕緣層的下表面部分上，導(dǎo)電信號線基本上位于上表面部分上。
根據(jù)本發(fā)明的又一方面，提供了一種半導(dǎo)體器件封裝的制造方法，該方法包括在襯底的表面上方形成絕緣層，其中第一和第二芯片焊盤在所述襯底的表面上方間隔開；形成所述絕緣層的上表面的輪廓以獲得至少由下表面部分和上表面部分限定的階梯狀上表面，其中下表面部分處的絕緣層的厚度小于在上表面部分處的絕緣層的厚度。該方法還包括基本上在絕緣層的下表面部分上形成電連接到第一芯片焊盤的導(dǎo)電參考電勢線，基本上在上表面部分上形成電連接到第二芯片焊盤的導(dǎo)電信號線，以及形成分別電連接到導(dǎo)電參考電勢線和導(dǎo)電信號線的第一和第二外部端子。
這里，將從詳細(xì)的描述和附圖中變得明了的是，短語“基本上位于...上”指的是絕緣層的下表面部分是對應(yīng)的導(dǎo)電線或板的主(但不必排他)支撐表面。


通過參照附圖的以下詳細(xì)描述，本發(fā)明的以上和其它方面及特征將變得更加明了，其中圖1是用于常規(guī)晶片級封裝中的焊盤再分布設(shè)計的示意性平面圖；圖2A和2B分別是沿圖1的線I-I′和II-II′得到的截面圖；圖3是根據(jù)本發(fā)明一實施例的半導(dǎo)體封裝的平面圖；圖4A和4B分別是沿圖3的線IV-IV′和III-III′得到的截面圖；圖5A和5B至圖9A和9B是用于說明根據(jù)本發(fā)明一實施例的半導(dǎo)體封裝的制造方法的截面圖，其中圖5A、6A、7A、8A和9A對應(yīng)于圖3的線IV-IV′的截面，圖5B、6B、7B、8B和9B對應(yīng)于圖3的線III-III′的截面；圖10和11是用于說明根據(jù)本發(fā)明一實施例形成電介質(zhì)層的突起部分的方法的截面圖；圖12和13是用于說明根據(jù)本發(fā)明一實施例形成電介質(zhì)層的突起部分的方法的截面圖；圖14是根據(jù)本發(fā)明另一實施例的半導(dǎo)體封裝的平面圖；圖15是沿圖14的線V-V′得到的截面圖；以及圖16是根據(jù)本發(fā)明又一實施例的半導(dǎo)體封裝的截面圖。
具體實施例方式
現(xiàn)將通過本發(fā)明的優(yōu)選而非限制性的實施例來描述本發(fā)明。
現(xiàn)將參照圖3、4A和4B詳細(xì)描述根據(jù)本發(fā)明一實施例的半導(dǎo)體封裝。在這些圖中，圖3是半導(dǎo)體封裝的平面圖，圖4A是沿圖3的線IV-IV′得到的截面圖，4B是沿圖3的線III-III′得到的截面圖。在該實施例的實例中，半導(dǎo)體封裝是晶片級封裝。
同時參照圖3、4A和4B，本實施例的晶片級封裝包括半導(dǎo)體芯片(或襯底)21和形成在芯片21的表面上的層間電介質(zhì)層(ILD)23。接地焊盤25G、電源焊盤25P和信號焊盤25S分布在ILD 23的上表面之上。接地焊盤25G、電源焊盤25P和信號焊盤25S構(gòu)成半導(dǎo)體封裝的芯片焊盤。鈍化層27覆蓋ILD 23的上表面。如所示，鈍化層27包括暴露接地焊盤25G的上表面部分的接地焊盤窗27G、暴露電源焊盤25P的上表面部分的電源焊盤窗27P和暴露信號焊盤25S的上表面部分的信號焊盤窗27S。
附圖標(biāo)記29′表示形成在鈍化層27之上的下電介質(zhì)層。下電介質(zhì)層29′由下基礎(chǔ)部分(lower base portion)29B和多個上突起部分限定。具有比下基礎(chǔ)部分29B的垂直厚度29T′更大的垂直厚度29T的上突起部分包括接地球著陸突起部分29GB、電源球著陸突起部分29PB、信號線支撐突起部分29SL和信號球著陸突起部分29SB。下電介質(zhì)層29′還由分別在接地焊盤25G、電源焊盤25P和信號焊盤25S上方對準(zhǔn)的多個開口限定。
如在圖3的平面圖所見，信號線支撐突起部分29SL在信號球著陸突起部分29SB和用于信號焊盤25S的下電介質(zhì)層29′中的各個開口之間延伸。換句話說，每個信號線支撐突起部分29SL的一端優(yōu)選緊鄰用于信號焊盤25S的下電介質(zhì)層29′中的相應(yīng)開口，同時每個信號線支撐突起部分29SL的相對一端優(yōu)選緊鄰相應(yīng)的信號球著陸突起29SB。
導(dǎo)電信號線31SL沿信號線支撐突起部分29SL從信號焊盤25S延伸到信號球著陸突起部分29SB。正如所示出的，信號線31SL優(yōu)選與信號焊盤25S的整個暴露的表面部分交疊。第一導(dǎo)電電源板31P和第一導(dǎo)電接地板31G位于下電介質(zhì)層29′的下基礎(chǔ)部分29B上。在本實施例的該實例中，第一電源板31P和第一接地板31G形成在器件的相對側(cè)上并基本上共同覆蓋下芯片21的整個表面區(qū)域。
上電介質(zhì)層33基本上覆蓋到此所述的結(jié)構(gòu)，并包括多個開口，所述多個開口暴露信號線31SL、第一接地板31G和第一電源板31P的焊球著陸區(qū)。定位在這些著陸區(qū)內(nèi)的分別是信號焊球39SB、接地焊球39GB和電源焊球39PB。
盡管可以選擇，但是該實施例的該實例還包括上電介質(zhì)層33表面上的第二接地板35G和第二電源板35P。總的來說，第二接地板35G和第二電源板35P基本上交疊芯片21的整個表面區(qū)域。同樣，正如所示出的，第二接地板35G位于第一電源板31P的上方，第二電源板35P位于第一接地板31G上方。第二接地板35G通過上電介質(zhì)層33中的開口電耦合到接地焊盤25G，第二電源板35P通過上電介質(zhì)層33中的另一開口電耦合到電源板25P。最后，附加電介質(zhì)層37覆蓋第二接地板35G和第二電源板35P，并包括圍繞焊球39GB、39PB和39SB對準(zhǔn)的開口。
如圖4A和4B中所示，電容Cps表示信號線31SL和芯片21之間的寄生電容，電容Cpg1表示第一接地板31G和芯片21之間的寄生電容，電容Cpp1表示第一電源板31P與芯片21之間的寄生電容。如前面所述，信號線支撐突起部分29SL的厚度29T大于下基礎(chǔ)部分29B的垂直厚度29T′的厚度29T′。如此，歸因于下電介質(zhì)層29′的電容Cps小于同樣歸因于下電介質(zhì)層29′的電容Cpg1和Cpp1。下電容Cps有利地減小了信號線31SL的RC延遲時間，同時較高的電容Cpg1和Cpp1增強了接地板31G和電源板31P的抗噪聲特性。
圖4A的電容Cpg2表示第一接地板31G和第二電源板35P之間的寄生電容，圖4B的電容Cpp2表示第一電源板31P和第二接地板35G之間的寄生電容。注意電容Cpp1和Cpp2并行電連接，電容Cpg1和Cpg2并行電連接，由于第二接地板35G和第二電源板35P的存在而進一步增強了器件的抗噪聲特性。此外，由于大部分電介質(zhì)層29′的厚度相對較小，所以在制造過程中避免了應(yīng)力的引入和晶片的彎曲。
如本領(lǐng)域的技術(shù)人員所理解的那樣，可以在多個不同方面修改圖3、4A和4B的實施例。例如，如已經(jīng)建議的，可以省去第二接地板35G和/或第二電源板35P，在這種情況下，可以省去附加的電介質(zhì)層37。作為另一實施例，第二接地板35G和/或第二電源板35P可以位于鈍化層27和下電介質(zhì)層29′之間。
現(xiàn)在參照圖5A和5B至圖9A和9B描述制造圖3、4A和4B的器件的示例性實施例。圖5A、6A、7A、8A和9A對應(yīng)于圖3的線IV-IV′的剖面，圖5B、6B、7B、8B和9B對應(yīng)于圖3的線III-III′的剖面。
首先參照圖5A和5B，附圖標(biāo)記21表示含有內(nèi)部電路(未顯示)的襯底。例如，襯底21是包含在晶片中的多個半導(dǎo)體芯片中的一個。如圖中所示，襯底21被層間電介質(zhì)層(ILD)23覆蓋，芯片焊盤25S(信號焊盤)、25G(接地焊盤)和25P(電源焊盤)形成在ILD 23的上表面上。盡管沒有示出，但芯片焊盤25S、25G和25P連接到襯底21的內(nèi)部電路。鈍化層27形成在所得結(jié)構(gòu)上，然后對其構(gòu)圖以限定暴露相應(yīng)芯片焊盤25S、25G和25P的上表面部分的焊盤窗27S、27G和27P。例如，鈍化層27可以形成為氧化硅層和氮化硅層的復(fù)合層。
轉(zhuǎn)到圖6A和6B，具有厚度29T的下電介質(zhì)層29形成在鈍化層27之上。在本實施例的本實例中，下電介質(zhì)層29由包含光敏化合物(photo activecompound)的聚合物材料形成。聚合物材料的實例包括苯并環(huán)丁烯(BCB)、聚苯并噁唑(poly-benzo-oxazol，PBO)、聚酰亞胺和環(huán)氧樹脂。光敏化合物的實例是重氮萘奎寧(diazo naphta quinine，DNQ)。接著使下電介質(zhì)層經(jīng)受兩次曝光處理。在一次曝光處理中，形成掩模(未示出)以便覆蓋接地球著陸突起部分29GB、電源球著陸突起部分29PB、信號線支撐突起部分29SL和信號球著陸突起部分29SB。接著將所得結(jié)構(gòu)暴露于足以在下電介質(zhì)層29內(nèi)將曝光區(qū)域29E′限定到深度D的光能。在另一曝光處理中，在具有在芯片焊盤25S、25G和25P上方對準(zhǔn)的開口的下電介質(zhì)層29的上表面上形成另一掩模(未示出)。接著將所得結(jié)構(gòu)暴露于足以在下電介質(zhì)層29內(nèi)將曝光區(qū)域29E″限定到深度29T(＞D)的光能。注意在每個光處理之后除去相應(yīng)的掩模。
參照圖7A和7B，通過化學(xué)顯影劑溶液除去曝光區(qū)域29E′和29E″。如此，開口29S、29G和29P限定在下電介質(zhì)層29′內(nèi)，這些開口分別暴露信號焊盤25S、接地焊盤25G和電源焊盤25P。此外，形成下基礎(chǔ)部分29B、接地球著陸突起部分29GB、電源球著陸突起部分29PB、信號線支撐突起部分29SL和信號球著陸突起部分29SB。如所示，下基礎(chǔ)部分29B具有厚度29T′，而接地球著陸突起部分29GB、電源球著陸突起部分29PB、信號線支撐突起部分29SL和信號球著陸突起部分29SB都具有厚度29T。
現(xiàn)在參照圖8A和8B，用金屬導(dǎo)電層覆蓋前面的結(jié)構(gòu)(圖7A和7B)，該金屬導(dǎo)電層接著被構(gòu)圖以形成信號線31SL、接地板31G和電源板31P。接著將上電介質(zhì)層33淀積在所得結(jié)構(gòu)上。例如，上電介質(zhì)層33可以由聚合物形成。作為另一實例，上電介質(zhì)層33是通過等離子體化學(xué)氣相淀積所淀積的二氧化硅的共形層。
參照圖9A和9B，構(gòu)圖上電介質(zhì)層33以暴露信號線31SL、接地板31G和電源板31P的焊球著陸區(qū)。接著將焊球39SB、39GB和39PB放置在信號線31SL、接地板31G和電源板31P的相應(yīng)著陸區(qū)中。
在這個階段，在省去可選的第二接地板35G和第二電源板35P并且襯底21是半導(dǎo)體晶片的多個芯片中的一個的情況下，晶片被分離成(例如，劃片)多個晶片級封裝。
在包括板35G和35P中的一個或兩個的情況下，在形成焊球39SB、39GB和39PB之前，在上電介質(zhì)層33上形成附加的板層。構(gòu)圖附加的板層以限定第二接地板35G和/或第二電源板35P。另一電介質(zhì)層37形成在所得結(jié)構(gòu)上，然后對其構(gòu)圖以限定其中形成焊球39SB、39GB和39PB的開口。電介質(zhì)層37可選擇地由與上電介質(zhì)層33相同的材料形成。在形成焊球39SB、39GB和39PB之后，在襯底21是半導(dǎo)體晶片的多個芯片中的一個的情況下，將晶片分割成(例如，劃片)多個晶片級封裝。
在上述的方法中，通過進行兩次掩模曝光處理(圖6A和6B)然后是化學(xué)顯影去除(圖7A和7B)，來形成下電介質(zhì)層29′的圖案化突起部分?，F(xiàn)在參照圖10和11描述形成下電介質(zhì)層29′的這些突起部分的可選的方法。
參照圖10，諸如圖5B所示的結(jié)構(gòu)被第一下電介質(zhì)層41覆蓋。也就是說，第一下電介質(zhì)層41形成在鈍化層27和芯片焊盤25G和25P之上，而鈍化層27和芯片焊盤25G和25P又形成在位于襯底或芯片21上的ILD23上。構(gòu)圖第一下電介質(zhì)層41以形成暴露接地焊盤25G和電源焊盤25P的上表面部分的通孔41G和41P。盡管在圖10的截面圖中沒有顯示，但同樣形成通孔以暴露位于ILD 23上的信號焊盤的上表面部分。可以通過光刻對電介質(zhì)層構(gòu)圖。通過熱處理硬化圖案化的電介質(zhì)層41，然后在所得結(jié)構(gòu)上淀積第二下電介質(zhì)層43。接著，第二下電介質(zhì)層43經(jīng)曝光處理，其中形成掩模(未示出)以覆蓋接地球著陸突起部分43GB、電源球著陸突起部分43PB、信號線支撐突起部分43SL和信號球著陸突起部分43SB。接著將所得結(jié)構(gòu)暴露于足以將暴露區(qū)域43E限定在第二下電介質(zhì)層43內(nèi)的光能。
參照圖11，通過化學(xué)顯影劑溶液除去曝光區(qū)域43E。如此，獲得了具有與前面描述的圖7B中所說明的表面輪廓相類似的表面輪廓的結(jié)構(gòu)。
現(xiàn)在參照圖12和13描述用于獲得下電介質(zhì)層的圖案化突起部分的另一可選擇的方法。
參照圖12，諸如圖5B所示的結(jié)構(gòu)被下電介質(zhì)層51覆蓋。也就是說，下電介質(zhì)層51形成在鈍化層27和芯片焊盤25G和25P上，而鈍化層27和芯片焊盤25G和25P又形成在位于襯底或芯片21上的ILD 23上。例如，下電介質(zhì)層51可以由通過等離子體化學(xué)氣相淀積或原子層淀積而淀積的無機絕緣材料(例如，氧化硅)形成。作為另一實例，下電介質(zhì)層51由缺少光敏化合物的聚合物形成。在淀積下電介質(zhì)層51之后，在其上形成光致抗蝕劑掩模(未示出)以覆蓋接地球著陸突起部分51GB、電源球著陸突起部分51PB、信號線支撐突起部分51SL和信號球著陸突起部分51SB。接著所得結(jié)構(gòu)經(jīng)蝕刻處理以部分地去除圖12中由附圖標(biāo)記R表示的下電介質(zhì)層51的區(qū)域。
參照圖13，構(gòu)圖另一光致抗蝕劑掩模(未示出)并進行另一蝕刻處理以便在下電介質(zhì)層51中限定通孔51G和51P。如所示，通孔51G和51P暴露接地焊盤25G和電源焊盤25P的各自的表面部分。如此，去除光致抗蝕劑掩模，獲得具有與前面描述的圖7B中所說明的表面輪廓相類似的表面輪廓的結(jié)構(gòu)。
現(xiàn)在參照圖14和15說明本發(fā)明的另一實施例。圖14是該實施例的器件的平面圖，圖15是沿圖14的線V-V′得到的截面圖。該實施例的器件可以是晶片級封裝。
同時參照圖14和15，本實施例的晶片級封裝包括半導(dǎo)體芯片(或襯底)61和形成在芯片61表面上的層間電介質(zhì)層(ILD)63。接地焊盤65G、電源焊盤65P和信號焊盤65S分布在ILD 63的上表面之上。接地焊盤65G、電源焊盤65P和信號焊盤65S構(gòu)成半導(dǎo)體封裝的芯片焊盤。鈍化層67覆蓋ILD 63的上表面。如所示，鈍化層67包括暴露接地焊盤65G、電源焊盤65P和信號焊盤65S的上表面部分的多個窗口。
附圖標(biāo)記69表示下電介質(zhì)層，其形成在鈍化層67之上并包括暴露接地焊盤65G、電源焊盤65P和信號焊盤65S的上表面部分的多個開口。
除了對準(zhǔn)在信號焊盤65S和電源焊盤65P上方的開口之外，接地板71G基本與整個芯片61交疊。注意接地板71G接觸接地焊盤65G，如所示那樣。
如所示，在下電介質(zhì)層69上還形成分別接觸信號焊盤65S和電源焊盤65P的附加信號和電源焊盤71S和71P。
中間電介質(zhì)層73形成在接地板71G之上，并且由下基礎(chǔ)部分73B和多個上突起部分限定。具有大于下基礎(chǔ)部分73B的垂直厚度73T′的垂直厚度73T的上突起部分包括接地球著陸突起部分73GB、電源球著陸突起部分73PB、信號線支撐突起部分73SL和信號球著陸突起部分73SB。中間電介質(zhì)層73還由分別對準(zhǔn)在接地焊盤65G、電源焊盤65P和信號焊盤65S之上的多個開口限定。
信號線支撐突起部分73SL在信號球著陸突起部分73SB與用于信號焊盤65S的下電介質(zhì)層73中的各個開口之間延伸。換句話說，每個信號線支撐突起部分73SL的一端優(yōu)選緊鄰用于信號焊盤65S的下電介質(zhì)層73中的相應(yīng)開口，同時每個信號線支撐突起部分73SL的相對一端優(yōu)選緊鄰相應(yīng)的信號球著陸突起73SB。
導(dǎo)電信號線75SL沿信號線支撐突起部分73SL從與信號焊盤65S交疊的導(dǎo)電線71S延伸到信號球著陸突起部分73SB。如所示，信號線75SL優(yōu)選與整個信號焊盤65S交疊。同樣，接地線75G從與接地焊盤65G交疊的導(dǎo)電線71G延伸到接地球著陸突起部分73GB。另外，接地線75G優(yōu)選與整個接地焊盤65G交疊。
導(dǎo)電電源板75P位于中間電介質(zhì)層73的下基礎(chǔ)部分73B上，并基本上與下芯片61的整個表面區(qū)域交疊，除了信號線支撐突起部分73SL、信號球著陸突起部分73SB和接地線75G之外。
如圖15進一步所示，上電介質(zhì)層77形成在上述結(jié)構(gòu)之上，另一接地板79G形成在其上。除了信號線支撐突起部分73SL、信號球著陸突起部分73SB、接地球著陸部分73GB和電源球著陸部分73PB之外，接地板79G基本上與下芯片61的整個表面交疊。同樣，如所示，接地板79G經(jīng)由包含在上電介質(zhì)層77中的開口77H中的導(dǎo)電層與導(dǎo)電線75G接觸。另外，上電介質(zhì)層77包括多個開口77S、77G和77P，其暴露信號線75SL、接地板75G和電源板75P的焊球著陸部分。
該結(jié)構(gòu)基本上被另一電介質(zhì)層81覆蓋，其包括所個開口，所述多個開口暴露信號線75SL、接地板75G和電源板75P的焊球著陸區(qū)。定位在這些著陸區(qū)之內(nèi)的分別是信號焊球83S、接地焊球83G和電源焊球83P。
由于具有本發(fā)明的初始實施例，圖14和15的實施例通過控制相對厚度73T和73T′而改善了信號線的RC延遲時間。也就是說，相對較大的厚度73T減小了器件的寄生電容Cps，由此減小了RC延遲時間，相對較小的厚度73T′增加了寄生電容Cpp1，因而增加了抗噪聲特性。同樣，寄生電容Cpp2的存在進一步提高了抗噪聲特性。
圖14和15的實施例的替換例是省去第二接地板79G。在這種情況下，單一上電介質(zhì)層82位于電源板75P上，并具有分別暴露焊球83G、83S和83P的焊球著陸區(qū)的開口82G、82S和82P。
圖14和15的實施例的另一替換例是將電源板75P變?yōu)榻拥匕?，并將接地?1G和79G變?yōu)殡娫窗濉Ｔ谶@種情況下，附圖標(biāo)記65G、71G、75G、79G和83G將表示電源電勢元件，而附圖標(biāo)記65P、71P、75P和83P將表示接地電勢元件。
圖16表示了另一個可選擇的實施例。除了省去下絕緣層69、下接地板71G、附加電源焊盤71P和附加信號焊盤71S之外，該實施例與圖15所示的相同。用與圖15所用的相同的附圖標(biāo)記表示器件的其余對應(yīng)元件，因此，這里省去對其的詳細(xì)說明以避免重復(fù)。
另外，通過使用接地板79G作為電源板，電源板75P作為接地板可以修改圖16的實施例。在這種情況下，附圖標(biāo)記65G、75G、79G和83G將表示電源電勢元件，附圖標(biāo)記65P、75P和83P將表示接地電勢元件。
制造圖14、15和16的實施例的方法與前面結(jié)合本發(fā)明的初始實施例所描述的相似。也就是說，該制造方法一般包括淀積/構(gòu)圖電介質(zhì)和導(dǎo)電層的交替步驟?？梢允褂们懊婷枋龅姆椒ㄖ械娜魏我环N來獲得電介質(zhì)層73的突起部分。
在前述的本發(fā)明的不同實例中，半導(dǎo)體封裝是晶片級半導(dǎo)體封裝。然而，本發(fā)明不局限于此。例如，本發(fā)明的再分布技術(shù)也可用于所謂的倒裝芯片鍵合封裝結(jié)構(gòu)，其中半導(dǎo)體芯片經(jīng)導(dǎo)電凸點的二維陣列附著到載體襯底上，由此使芯片的有源表面向下面對載體襯底。該芯片可以包括本發(fā)明的再分布技術(shù)以使芯片焊盤與載體襯底的導(dǎo)電凸點電對準(zhǔn)。作為另一實例，再分布技術(shù)可以應(yīng)用于美國專利申請公開No.2003/0011068中描述的封裝類型，即應(yīng)用到包括多個堆疊芯片的半導(dǎo)體封裝。
同樣地，本發(fā)明不局限于使用作為外部電極的焊球和/或焊料凸點。例如，可以用鍵合線代替外部端子。
如此，盡管上面已結(jié)合其優(yōu)選實施例描述了本發(fā)明，但本發(fā)明并不局限于此。相反，對優(yōu)選實施例的各種變化和修改對于本領(lǐng)域普通技術(shù)人員而言都是顯而易見的。因此，本發(fā)明不局限于上述的優(yōu)選實施例。相反，由所附權(quán)利要求限定本發(fā)明的真正精神和范圍。
權(quán)利要求
1.一種半導(dǎo)體器件封裝，包括襯底；在所述襯底的表面上方間隔開的第一和第二芯片焊盤；位于所述襯底的所述表面上方的絕緣層，所述絕緣層包括至少由下表面部分和上表面部分限定的階梯狀上表面，其中所述下表面部分處的絕緣層的厚度小于所述上表面部分處的絕緣層的厚度；電連接到所述第一芯片焊盤并基本上位于所述絕緣層的所述下表面部分上的導(dǎo)電參考電勢線；電連接到所述第二芯片焊盤并基本上位于所述上表面部分上的導(dǎo)電信號線；以及分別電連接到所述導(dǎo)電參考電勢線和所述導(dǎo)電信號線的第一和第二外部端子。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件封裝，其中所述導(dǎo)電參考電勢線是接地板和電源板中的一個。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件封裝，其中所述接地板和電源板中的一個基本上與所述襯底的整個表面區(qū)域交疊。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件封裝，其中所述導(dǎo)電參考電勢線是接地板，其中所述封裝還包括第三芯片焊盤和電源板，其中所述電源板電連接到所述第三芯片焊盤并基本上位于所述絕緣層的下表面部分上。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板基本上共面，其中所述導(dǎo)電信號線相對于所述襯底而位于所述接地板和電源板的平面之上。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板基本上與所述襯底的相對表面區(qū)域交疊。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件封裝，其中所述絕緣層是第一絕緣層，其中所述封裝還包括位于所述第一絕緣層上方的第二絕緣層、導(dǎo)電參考電勢線和導(dǎo)電信號線，其中所述第一和第二外部端子通過所述第二絕緣層電接觸所述導(dǎo)電參考電勢線和所述導(dǎo)電信號線。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件封裝，其中所述導(dǎo)電參考電勢線是接地板和電源板中的一個，其中所述封裝還包括位于所述第二絕緣層上方的接地板和電源板中的另一個。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件封裝，其中所述接地板或所述電源板各自與所述襯底的整個表面區(qū)域基本上交疊。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件封裝，還包括位于所述第二絕緣層上方的第三絕緣層以及所述接地板和所述電源板中的另一個。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件封裝，其中所述導(dǎo)電參考電勢線是第一接地板，其中所述封裝還包括第三芯片焊盤和電源板，其中所述電源板電連接到所述第三芯片焊盤并位于所述第一絕緣層的下表面部分上。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件封裝，其中所述電源板是第一電源板，其中所述封裝還包括位于所述第二絕緣層上方的第二接地板和第二電源板，其中所述第一和第二接地板通過所述第二絕緣層電連接，其中所述第一和第二電源板通過所述第二絕緣層電連接。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件封裝，其中所述第一接地板和所述第一電源板與所述襯底的相對表面區(qū)域基本上交疊，其中所述第二接地板與所述第一電源板基本上交疊，其中所述第二電源板與所述第一接地板基本上交疊。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件封裝，還包括層間電介質(zhì)層和位于所述襯底和所述絕緣層之間的鈍化層。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件封裝，還包括另一絕緣層以及位于所述鈍化層和所述絕緣層之間的接地板和電源板中的至少一個。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件封裝，其中所述半導(dǎo)體封裝是晶片級封裝。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件封裝，其中所述第一和第二外部端子是焊球結(jié)構(gòu)。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件封裝，其中所述第一和第二外部端子是焊料凸點結(jié)構(gòu)。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件封裝，其中所述第一和第二外部端子是鍵合線。
20.一種半導(dǎo)體器件封裝，包括襯底；在所述襯底的表面上方間隔開的第一、第二和第三芯片焊盤；位于所述襯底上方并包括第一、第二和第三開口的鈍化層，所述第一、第二和第三開口分別對準(zhǔn)所述第一、第二和第三芯片焊盤上方；位于所述鈍化層上方的絕緣層，所述絕緣層包括至少由(a)下表面部分、(b)第一、第二和第三上部端子支撐表面部分和(c)上表面部分限定的階梯狀上表面，其中所述下表面部分處的絕緣層的厚度小于所述上表面部分以及所述第一、第二和第三上部端子支撐表面部分處的絕緣層的相應(yīng)厚度；電連接到所述第一芯片焊盤的電源板和電連接到所述第二芯片焊盤的接地板，其中所述電源板和所述接地板中的至少一個位于所述絕緣層的所述下表面部分上；電連接到所述第三芯片焊盤的導(dǎo)電信號線，其中所述導(dǎo)電信號線位于所述絕緣層的所述上表面部分上；分別位于所述第一、第二和第三上部端子支撐表面部分上方的第一、第二和第三外部端子，其中所述第一、第二和第三端子分別電連接到所述電源板、所述接地板和所述導(dǎo)電信號線。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板兩者基本上位于所述絕緣層的所述下表面部分上。
22.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板各自與所述襯底的整個表面區(qū)域基本上交疊。
23.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板與所述襯底的相對表面區(qū)域基本上交疊。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板分別是第一接地板和第一電源板，其中所述封裝還包括位于所述絕緣層上方的第二接地板和第二電源板中的至少一個。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體器件封裝，其中所述第一接地板和所述第一電源板兩者基本上位于所述絕緣層的所述下表面部分上。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件封裝，其中所述第一接地板和所述第一電源板與所述襯底的相對表面區(qū)域基本交疊，其中所述封裝包括所述第二接地板和所述第二電源板兩者，其中所述第二接地板與所述第一電源板基本交疊，其中所述第二電源板與所述第一接地板基本交疊。
27.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板中的一個位于所述絕緣層的所述下表面部分上，所述接地板和所述電源板中的另一個位于所述絕緣層的上方。
28.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，其中所述絕緣層是絕緣材料的單層。
29.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，其中所述絕緣層包括絕緣材料的多層。
30.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，還包括層間電介質(zhì)層和位于所述襯底和所述絕緣層之間的鈍化層。
31.根據(jù)權(quán)利要求30所述的半導(dǎo)體器件封裝，還包括另一絕緣層以及位于所述鈍化層和所述絕緣層之間的所述接地板和所述電源板中的至少一個。
32.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，其中所述半導(dǎo)體封裝是晶片級封裝。
33.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，其中所述第一和第二外部端子是焊球結(jié)構(gòu)。
34.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，其中所述第一和第二外部端子是焊料凸點結(jié)構(gòu)。
35.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件封裝，其中所述第一和第二外部端子是鍵合線。
36.一種半導(dǎo)體器件封裝，包括襯底；位于所述襯底的表面上方的絕緣層，所述絕緣層包括至少由下表面部分和上表面部分限定的階梯狀上表面，其中所述下表面部分處的絕緣層的厚度小于所述上表面部分處的絕緣層的厚度；基本上位于所述絕緣層的下表面部分上的導(dǎo)電參考電勢線；以及基本上位于所述上表面部分上的導(dǎo)電信號線。
37.根據(jù)權(quán)利要求36所述的半導(dǎo)體器件封裝，其中所述導(dǎo)電參考電勢線是接地板和電源板中的一個。
38.根據(jù)權(quán)利要求37所述的半導(dǎo)體器件封裝，其中所述導(dǎo)電參考電勢線是接地板，其中所述封裝還包括基本上位于所述絕緣層的所述下表面部分上的電源板。
39.根據(jù)權(quán)利要求38所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板基本上共面，其中所述導(dǎo)電信號線相對于所述襯底而位于所述接地板和電源板的平面之上。
40.根據(jù)權(quán)利要求39所述的半導(dǎo)體器件封裝，其中所述接地板和所述電源板與所述襯底的相對表面區(qū)域基本交疊。
41.根據(jù)權(quán)利要求36所述的半導(dǎo)體器件封裝，其中所述絕緣層是第一絕緣層，其中所述封裝還包括位于所述第一絕緣層上方的第二絕緣層、導(dǎo)電參考電勢線和導(dǎo)電信號線。
42.根據(jù)權(quán)利要求41所述的半導(dǎo)體器件封裝，其中所述導(dǎo)電參考電勢線是接地板和電源板中的一個，其中所述封裝還包括位于所述第二絕緣層上方的接地板和電源板中的另一個。
43.根據(jù)權(quán)利要求42所述的半導(dǎo)體器件封裝，其中所述電源板和所述接地板各自與所述襯底的整個表面區(qū)域基本交疊。
44.根據(jù)權(quán)利要求36所述的半導(dǎo)體器件封裝，其中所述半導(dǎo)體封裝是晶片級封裝。
45.一種半導(dǎo)體器件封裝的制造方法，包括在襯底的表面上方形成絕緣層，其中第一和第二芯片焊盤在所述襯底的表面上方間隔開；形成所述絕緣層上表面的輪廓以獲得至少由下表面部分和上表面部分限定的階梯狀上表面，其中所述下表面部分處的絕緣層的厚度小于所述上表面部分處的絕緣層的厚度；在所述絕緣層的所述下表面部分上形成電連接到所述第一芯片焊盤的導(dǎo)電參考電勢線；在所述上表面部分上形成電連接到所述第二芯片焊盤的導(dǎo)電信號線；以及形成分別電連接到所述導(dǎo)電參考電勢線和所述導(dǎo)電信號線的第一和第二外部端子。
46.根據(jù)權(quán)利要求45所述的方法，其中所述導(dǎo)電參考電勢線形成為接地板和電源板中的一個。
47.根據(jù)權(quán)利要求46所述的方法，其中所述絕緣層是第一絕緣層，其中所述方法還包括形成位于所述第一絕緣層、所述導(dǎo)電參考電勢線和所述導(dǎo)電信號線上方的第二絕緣層；以及使所述第一和第二外部端子通過所述第二絕緣層分別與所述導(dǎo)電參考電勢線和所述導(dǎo)電信號線電接觸。
48.根據(jù)權(quán)利要求47所述的方法，其中所述導(dǎo)電參考電勢線是接地板和電源板中的一個，其中所述方法還包括在所述第二絕緣層的上方形成接地板和電源板中的另一個。
49.根據(jù)權(quán)利要求48所述的方法，還包括在所述第二絕緣層和所述接地板和電源板的另一個上方形成第三絕緣層。
50.根據(jù)權(quán)利要求45所述的方法，其中所述絕緣層形成為絕緣材料的單層。
51.根據(jù)權(quán)利要求45所述的方法，其中所述絕緣層形成為絕緣材料的多層。
52.根據(jù)權(quán)利要求45所述的方法，其中通過使所述絕緣層經(jīng)受至少一個掩模光刻處理來形成所述絕緣層上表面的輪廓。
53.根據(jù)權(quán)利要求52所述的方法，其中所述至少一個掩模光刻處理包括第一曝光處理，其包括在所述絕緣層的上方形成第一掩模圖案，通過所述第一掩模圖案中的開口將所述絕緣層曝光至第一深度，以及除去所述掩模圖案；第二曝光處理，其包括在所述絕緣層的上方形成第二掩模圖案，通過所述第二掩模圖案中的開口將所述絕緣層曝光至小于第一深度的第二深度，以及除去所述第二掩模圖案；以及使用顯影劑溶液除去在所述第一和第二曝光處理中被曝光的所述絕緣層的部分。
54.根據(jù)權(quán)利要求52所述的方法，其中所述絕緣層由第一絕緣層和第二絕緣層形成，其中所述至少一個掩模光刻處理包括在形成所述第二絕緣層之前構(gòu)圖所述第一絕緣層從而通過所述第一絕緣層暴露所述第一和第二芯片焊盤；在圖案化的第一絕緣層上方形成所述第二絕緣層；在所述第二絕緣層上方形成掩模圖案，通過所述掩模圖案中的開口曝光所述第二絕緣層，并除去所述掩模圖案；以及使用顯影劑溶液除去所述第二絕緣層的曝光部分。
55.根據(jù)權(quán)利要求54所述的方法，其中通過光刻構(gòu)圖所述第一絕緣層，其中所述方法還包括在曝光所述第二絕緣層之前使圖案化的第一絕緣層經(jīng)受熱處理。
56.根據(jù)權(quán)利要求45所述的方法，其中通過使所述絕緣層經(jīng)受至少一個掩模蝕刻處理來形成所述絕緣層上表面的輪廓。
57.根據(jù)權(quán)利要求56所述的方法，其中所述至少一個掩模蝕刻處理包括第一蝕刻處理，其包括在所述絕緣層的上方形成第一掩模圖案，使用所述第一掩模圖案作為蝕刻掩模將所述絕緣層蝕刻至第一深度，以及除去所述第一掩模圖案；以及第二蝕刻處理，其包括在所述絕緣層的上方形成第二掩模圖案，使用所述第二掩模圖案作為蝕刻掩模將所述絕緣層蝕刻至大于第一深度的第二深度，以及除去所述第二掩模圖案。
全文摘要
公開了一種半導(dǎo)體器件封裝，其包括襯底、在襯底的表面上方間隔開的第一和第二芯片焊盤和位于襯底的表面上方的絕緣層。所述絕緣層包括至少由下參考電勢線支撐表面部分和上信號線支撐表面部分限定的階梯狀上表面，其中下參考電勢線支撐表面部分處的絕緣層的厚度小于上信號線支撐表面部分處的絕緣層的厚度。所述封裝還包括電連接到第一芯片焊盤并位于絕緣層的下參考電勢支撐表面部分上的導(dǎo)電參考電勢線，電連接到第二芯片焊盤并位于上信號線支撐表面部分上的導(dǎo)電信號線，以及分別電連接到導(dǎo)電參考電勢線和導(dǎo)電信號線的第一和第二外部端子。
文檔編號H01L23/50GK1722421SQ20051008176
公開日2006年1月18日 申請日期2005年6月8日 優(yōu)先權(quán)日2004年6月8日
發(fā)明者白承德, 張東鉉, 李鐘周 申請人:三星電子株式會社