專利名稱：半導(dǎo)體存儲器件及其布設(shè)信號和電源線的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動態(tài)隨機存取存儲器(DRAM)半導(dǎo)體器件，尤其涉及用于位于這種器件上的構(gòu)圖的金屬層中布設(shè)電源和信號跡線的方法。
背景技術(shù)：
DRAM器件包括存儲陣列、用于訪問存儲陣列的電路和控制DRAM運行和與外部設(shè)備通信的外圍電路。典型的存儲陣列由次存儲單元陣列的重復(fù)模式形成，所述次存儲單元陣列與部分的用于存取存儲陣列的電路散布排列。剩余部分的存取電路通常位于處于存儲陣列邊緣的行解碼器和列解碼器中。
圖1示出典型的存儲器排列100，其包括存儲陣列10、列解碼器20和行解碼器30。存儲陣列10排列為類似于跳棋盤，次存儲單元陣列(SMCA)被次字線驅(qū)動器(SWD)垂直分割并被存儲單元的傳感放大器(SA)水平分割。每一個次存儲單元陣列包括多個存儲單元(MC)，每一個存儲單元由被次字線(SWL)驅(qū)動的存取晶體管和用于存儲數(shù)據(jù)的電容器組成。該SA被連接區(qū)域(CJ)垂直分割，所述連接區(qū)域包括SA的控制信號產(chǎn)生電路。
列解碼器20產(chǎn)生在列選擇線(CSL)上選擇陣列的一個或多個列的信號以根據(jù)提供的列地址(CA)進行讀或?qū)憽?br> 行解碼器30響應(yīng)于提供的行地址，通過選擇多個主字線(NWE)和字線選擇(PX)信號中的一個來激活在陣列的行中的存儲單元。
將結(jié)合圖2描述圖1的進一步的方面，圖2示出陣列10的一部分的進一步的細節(jié)。在SMCA1和SMCA2中分別示出了兩個存儲單元MC1和MC2。每一個存儲單元包括連接在單元平板電壓(Vp)和存取晶體管N的源極之間的電容器C。通常，Vp是電源供給電壓的一半。每一個存取晶體管(N)的柵極由相應(yīng)的次字線(SWL)控制，其中SWL1控制MC1存取晶體管而SWL2控制MC2存取晶體管。
每一個存取晶體管的漏極連接到相應(yīng)的位線(BL)，例如用于MC1的BL1和用于MC2的BL2。每一條位線也連接到在相應(yīng)的SMCA中的其它存儲單元(未示出)，存取晶體管(未示出)連接到其它的SWL。傳感放大器區(qū)域SA1位于SMCA1和SMCA2之間。參照SMCA1，BL1和BL1B連接到SA1中的預(yù)充電電路PRE1，并通過位隔離門ISO1連接到一對傳感位線SBL和SBLB。至于SMCA2，BL2和BL2B連接到SA1中的預(yù)充電電路PRE2，并通過位隔離門ISO2連接到一對傳感位線SBL和SBLB。位線傳感放大器BLSA和數(shù)據(jù)輸入/輸出門IOG也連接到傳感位線SBL和SBLB。
例如，在接下來的序列中，位線傳感放大器放大MC1存儲單元的BL1和BL1B之間的電壓差，其中存儲單元表示兩種邏輯狀態(tài)之一(多狀態(tài)存儲單元也存在并且典型地使用更復(fù)雜的傳感放大器電路)。隔離門ISO1將BL1連接到SBL并將BL1B連接到SBLB。預(yù)充電電路PRE1將BL1和BL1B充電到放電電容器C(在相同實施例中表示邏輯0)的電壓與充電電容器C(在相同實施例中表示邏輯1)的電壓之間的中間電壓。激活SWL1以將MC1存儲單元電容器耦合到BL1。當(dāng)所述單元電容器被放電時，電荷共享使得BL1上的電壓相對于BL1B降低。當(dāng)單元電容器被充電時，電荷共享使得BL1上的電壓相對于BL1B增高。在電荷共享完成后，啟用隔離門ISO1使得在位線BL1/BL1B之間的微小電壓差被傳送到傳感位線SBL1/SBL1B。在任一情況下中，傳感放大器BLSA都在預(yù)定周期期間被激活以便感測并放大位線BL1/BL1B之間的微小的電壓差。
當(dāng)輸出/輸出門IOG被激活時，IOG將SBL和SBLB耦合到一對局部輸入/輸出線LIO和LIOB上，LIO和LIOB同樣也連接于在SA1上方和下方的其它SA區(qū)域(未示出)中的其它的IO門。在此，該輸入/輸出門LOG響應(yīng)于列選擇線CSL(未示出)而被激活。當(dāng)LIO和LIOB是激活狀態(tài)時，局部輸入/輸出門LGIOG用于有選擇地將LIO和LIOB耦合到一對全局輸入/輸出線GIO和GIOB。由此，所感測的存儲單元的狀態(tài)被耦合到外圍的輸入/輸出電路。
從圖1和2來看，可以理解的是大量的導(dǎo)線將被布線于存儲陣列10的上方。NWE線在次存儲單元陣列上方垂直地橫跨所述陣列進行布線，而PX、LIO和LIOB線在連接區(qū)域和傳感放大器區(qū)域上方垂直地橫跨所述陣列進行布線。CSL、GIO和GIOB線在子存儲單元陣列上方水平地橫跨所述陣列進行布線。未示出電源線，所述電源線也必須在所述陣列上方布線以便為SA、CJ和SWD區(qū)域中的電路提供功率。
圖3示出存儲陣列10的區(qū)域，其中省略位于下面電路的細節(jié)而僅示出位于上面的金屬跡線。在第一金屬層上，LIO、PX和NWE跡線被第一電源線P1間隔開，所述第一電源線以陣列電路需要的不同電壓電平來提供功率。第一電源線P1中的一些可以包括地電勢線(VSS)和電源線(VCC)。第一電源線P1的其它線可以包括基準電壓線(Vref)、負電源線(VBB)、升壓電壓線(VPP)等。在第二金屬層上，CSL和GIO跡線被第二電源線P2間隔開，所述第二電源線以不同電壓電平來提供電壓。第二電源線P2中的一些可以包括地電勢線(VSS)和電源線(VCC)。第二電源線P2的其它線可以包括基準電壓線(Vref)、負電源線(VBB)、升壓電壓線(VPP)等。在P2跡線位于同電壓電平的P1跡線的上方處，所述兩條跡線彼此連接以產(chǎn)生格柵。P2跡線同位于DRAM器件的存儲陣列外部的電源相連接。
圖4示出了圖1的行解碼器30的簡化結(jié)構(gòu)圖。行解碼器30包括行地址解碼器區(qū)域30-1和行地址預(yù)解碼區(qū)域30-2。在行解碼器區(qū)域30-1內(nèi)，每一個被示出的第一解碼器區(qū)域RD1產(chǎn)生字線選擇信號PX，并且每一個被示出的第二解碼器區(qū)域RD2產(chǎn)生與行地址RA和預(yù)解碼的行地址DRA相對應(yīng)的主字線信號NEW，主字線信號NEW由行地址預(yù)解碼器30-2輪流產(chǎn)生。
圖5示出了行解碼器30的一部分，其中省略了位于下面的電路的細節(jié)而示出位于上部的金屬跡線。在第一金屬層上的第一解碼器區(qū)域RD1的上方，信號線S1(例如PX線)被設(shè)置在第一電源線PVINT1和PVSS1的側(cè)面。在第一金屬層上的第二解碼器區(qū)域RD2的上方，信號線S1(例如NWE線)被設(shè)置在附加的第一電源線PVINT1和PVSS1的側(cè)面。
第二金屬層包括信號線S2(例如RA和DRA線)和第二電源線PVINT2和PVSS2。PVINT2連接于PVINT1，在那里兩線重疊，PVSS2連接于PVSS1，在那里兩線重疊。PVINT2和PVSS2跡線與位于DRAM器件的存儲陣列外部的電源相連接。在這種情況下，在不增大集成電路面積的情況下，無法將電源線設(shè)計成寬的線。

發(fā)明內(nèi)容
隨著DRAM器件縮小到更小的單元尺寸和/或增加存儲陣列中的單元的數(shù)量，在實際上相同面積的每單元區(qū)域的存儲陣列和行解碼器上可以布置更多的信號線，而所述單元區(qū)域先前只能布置少量的信號線。因此，電源線的寬度成比例地縮小以便容納更緊湊的陣列。然而，由于減小的電源線寬度導(dǎo)致對電流更大的阻抗、更大的電壓降和功耗，以及由于電流需求波動降低了供電的穩(wěn)定性，因此，縮小電源線的寬度是不合需求的。不同的信號和電源線也會由于器件縮小到更小尺寸而壓縮的更近，這導(dǎo)致在鄰近的線之間出現(xiàn)不希望有的干擾。
在此描述的實施例采用了三金屬層的DRAM設(shè)計，這與雙金屬層的設(shè)計相比顯著地改善了信號和電源線的布線。盡管其他人已經(jīng)建議了利用三層金屬層在存儲陣列上方布置信號線的各種案，但是應(yīng)該理解的是本發(fā)明的設(shè)計尤其是為了解決供電的問題，因而產(chǎn)生了一組很好地減小單元尺寸的新穎的金屬層布設(shè)方案。


圖1示出了現(xiàn)有技術(shù)的用于DRAM存儲器件的存儲陣列和行/列解碼器布設(shè)方案；圖2示出了圖1存儲陣列的部分放大視圖，其示出了附加電路和信號線的細節(jié)；圖3也示出了圖1存儲陣列的部分放大視圖，此次更關(guān)注位于存儲陣列上的兩個金屬層的信號和電源跡線的布線設(shè)計；圖4示出了圖1行解碼器的部分放大視圖，其示出了附加電路和信號線的細節(jié)；圖5也示出了圖1行解碼器的部分放大視圖，此次更關(guān)注覆蓋在行解碼器上的兩個金屬層的信號和電源跡線的布線設(shè)計；圖6-10示出了用于顯示在存儲陣列上方的三層金屬層信號和電源線布線的幾個實施例；圖11-14示出了用于顯示在行解碼器上方的三層金屬層信號和電源線布線的幾個實施例；圖15和16示出了用于顯示在列解碼器上方的三層金屬層信號和電源線的布線的幾個實施例。
具體實施例方式
下面的實施例中在存儲陣列、行解碼器和/或列解碼器上使用了三層金屬層。在這些實施例通常可以采用寬的電源線，這將提高功率的分配和穩(wěn)定性。通過下述附圖的描述，所述實施例的各種優(yōu)點將變得明顯。
圖6示出了利用三層金屬信號和電源線布設(shè)于存儲陣列上方的第一實施例。與現(xiàn)有技術(shù)相似，第一金屬層包括NWE、PX、LIO信號線和電源線P1。第二金屬層包括CSL和GIO信號線，且沒有電源線。第三金屬層包括垂直于與第一金屬層形成的P1電源線的電源線P3。P3電源線能被制造得比現(xiàn)有技術(shù)中與第二金屬層形成的P2電源線更寬，這是因為CSL和GIO線不會競爭位于存儲陣列上方的金屬3區(qū)域。盡管為了清楚起見沒有在圖6中示出所述特征，但是P3線的一部分甚至可以直接位于CSL和GIO線上方。與電源線P1的連接存在于間隙當(dāng)中，在那里P3線位于具有相同電壓的P1線的上方，并且可以使用通孔接觸(在第三金屬和第一金屬之間的直接連接)或中間層P2的焊墊(未示出)來連接到金屬1。因此，可以以減小的電阻和改善功率分配來布設(shè)P3線。因此，由于缺少P2跡線還可以改善CSL和GIO線之間的間隔，減少干擾并改善信號傳播速度。
圖7示出了利用三層金屬層信號和電源線布設(shè)于存儲陣列上方的第二實施例。在這個實施例中，P1線不存在于金屬1上，并且金屬2上的平行于CSL和GIO的P2線對存儲陣列電路分配功率。P3線被布設(shè)在金屬3上，所述P3線垂直于P2線并與P2線相連接，在那里具有相同電壓電平的P3線和P2線相交。P2線能夠保持相對較細，而P3線能夠被制造得相對較寬以便有效地將電流運送到需要它的附近區(qū)域。
圖8示出了利用三層金屬層信號和電源線布設(shè)于存儲陣列上方的第三實施例。在這個實施例中，細的P1電源線與細的P2電源線相交。具有同樣電壓電平的P1和P2線在它們相交處彼此相連接。較寬的P3電源線平行于P2線布設(shè)，并且總體上與具有相同電壓電平的P2線重疊。由于P3和P2線沿著它們長度方向重疊，所以在這兩條線之間的連接能夠被制成長的溝道，或更頻繁地縮減的通孔。P3/P2的結(jié)構(gòu)具有每單位長度更低的阻抗，而且在與CSL和GIO共享的金屬層占更少的空間。
圖9示出了利用三層金屬層信號和電源線布設(shè)于存儲陣列上方的第四實施例。在這個實施例中，金屬1包含平行于NEW線布置的細的P1電源線。金屬2包含垂直于P1電源線并且平行于CSL和GIO線布置的細的P2電源線。在P2電源線和具有相同電壓電平的P1電源線的交叉點處，所述兩條電源線相連。金屬3包括平行于P1電源線的相對寬的P3電源線，并且優(yōu)選地將P3電源線布設(shè)成能使P3電源線與具有同樣電壓電平的位于下面的P1線重疊。在P3電源線和具有相同電壓電平的P2電源線的交叉點處，所述兩條電源線相連。
圖10示出了使用三層金屬層信號和電源線布設(shè)于存儲陣列上方的第五實施例。這個實施例與第三實施例是相似的(圖8)，但是GIO線被布設(shè)在金屬3上而不是金屬2上。那么這是一種具有吸引力的選擇，因為P2和P3線可以一起充當(dāng)具有減小的阻抗的單條導(dǎo)線，允許P3寬度更小并且為金屬3上的信號線留下空間。因此，CSL之間的行距可以變得更大從而降低耦合噪音。
優(yōu)選但不是必須的是，結(jié)合前述的實施例之一，還能夠提供用于在行解碼器上方布設(shè)信號和電源線的不同實施例。圖11示出了第一行解碼器的實施例。在第一金屬層上提供了相對細的電源線PVINT1、PVSS1以便向位于下面的行解碼器電路提供功率。例如，PVINT1和PVSS1電源線被設(shè)成從頂部朝著行解碼器區(qū)域RD1的外側(cè)區(qū)域延伸至底部，留有位于RD1上方的內(nèi)部部分以便在第一金屬中布設(shè)信號線S1。其它的行解碼器的信號線S2形成于第二金屬上，垂直于PVINT1、PVSS1和S1線延伸。在第三金屬上，相對較寬的電源線PVINT3和PVSS3平行于S2線延伸，每一條PVINT3和PVSS3與一條或更多的信號線S2重疊。在PVINT3與PVINT1重疊而不與S2重疊處，在這兩條電源線之間形成連接。相似地，在PVSS3與PVSS1重疊而不與S2重疊處，在這兩條電源線之間形成連接。所述連接可以包括部分填充有金屬2的通孔，但是在此實施例中沒有連續(xù)的金屬2電源線存在。所述連接可以在金屬3和金屬1之間直接構(gòu)成(通過觸點)。有利的是，所述設(shè)置允許金屬2上額外的空間以展開或增加線S2的數(shù)目，并且也通過金屬3電源線提供功率分配，所述金屬3電源線具有比現(xiàn)有技術(shù)的金屬2電源線大的多的橫截面。
圖12示出了與圖11類似的第二行解碼器的實施例，但是采用了在金屬2上平行于信號線S2延伸且于信號線S2的外側(cè)的的附加電源線PVINT2和PVSS2。在PVINT2與PVINT1的重疊處，在該兩條電源線之間形成連接，并且在PVSS2和PVSS1之間形成相似的連接。PVINT3與PVINT2重疊(并且也可以與一條或多條信號線S2重疊)，在所述兩條線的重疊處構(gòu)成PNINT3和PVINT2之間的連接。所述連接可以是延長的溝道或沿著PVINT3和PVINT2長度方向分開的一系列的更縮減的通孔。在PVSS3和PVSS2之間存在類似的設(shè)置和連接。
圖13示出了與圖11類似的第三行解碼器的實施例。然而，在行解碼器區(qū)域RD1的上方于中央設(shè)置PVINT1和PVSS1，信號線S1位于PVINT1和PVSS1的外側(cè)。這里，在第二金屬層上不存在PVINT2和PVSS2。
圖14示出了與圖12類似的第四行解碼器的實施例。然而，在行解碼器區(qū)域RD1的上方于中央設(shè)置PVINT1和PVSS1，信號線S1位于PVINT1和PVSS1的外側(cè)。這里，在帶有信號線S2的第二金屬層上存在有PVINT2和PVSS2。
優(yōu)選但不是必須的，結(jié)合前述的一個實施例，還能夠提供用于在列解碼器上布設(shè)信號和電源線的不同實施例。圖15示出了第一列解碼器的實施例，所述實施方式例如使用具有設(shè)置于金屬3上的GIO線的圖10的實施例。列解碼器20’使用設(shè)置于金屬1上的信號線S1、電源線PVINT1和PVSS1，以及設(shè)置于金屬1上方的金屬2上的信號線S2、電源線PVINT2和PVSS2。然而，在金屬3上，在存儲陣列上方的金屬3GIO線(和未示出的可選的金屬3電源線來為存儲陣列提供功率)在所述列解碼器上向著外圍I/O電路(未示出)延伸。
圖16示出了與圖15類似的第二列編碼器的實施例，其中GIO線在金屬3上在列編碼器上方進行布線。但是，僅僅跨過該列編碼器，每條GIO線都通過通孔連接到GIO線，所述GIO線在金屬2上在存儲陣列上連續(xù)延伸，例如如圖6-9所繪。
本領(lǐng)域的技術(shù)人員將會認識到能夠想象出更多其它的落入所描述的實施例的總體框架內(nèi)的布線替換方案。尚未論述絕對的線寬和空間，因為這些通常都是器件和工藝需要的函數(shù)。如此小的修改和實施細節(jié)也涵蓋在本發(fā)明的實施例中，并旨在落入權(quán)利要求的范圍內(nèi)。
上述的實施例是示范性的。盡管說明書在多個位置提到“一”、“一個”、“另一個”或“一些”的實施例，但是這并不意味每一個這樣的引用都是指同一個實施例，或者所述特征僅僅能應(yīng)用于單個的實施例。
本申請要求于2004年6月3日提交的韓國專利申請P2004-40542和2004年9月17日提交的韓國專利申請P2004-74730的優(yōu)先權(quán)，其公開的全部內(nèi)容引入于此以供參考。
權(quán)利要求
1.一種半導(dǎo)體動態(tài)隨機存取存儲器件包括存儲單元陣列，包括重復(fù)的單元塊的行/列圖案，每個單元塊包括次存儲單元陣列和與所述次存儲單元陣列相關(guān)的傳感放大器部分和次字線驅(qū)動器部分；第一、第二和第三構(gòu)圖金屬層，設(shè)置于所述存儲單元陣列上方，每個構(gòu)圖金屬層包括多條跡線；和絕緣層，設(shè)置在所述構(gòu)圖金屬層周圍以便基本絕緣所述跡線，除了其中提供用于建立至所述跡線的電連接的所述一個絕緣層中的孔之外；其中所述第一構(gòu)圖金屬層跡線包括多條基本平行的局部輸入/輸出線，每條輸入/輸出線耦合到單元塊中排列為一行的多個傳感放大器部分，多條第一電源線，為存儲單元陣列提供功率，基本平行于所述局部輸入/輸出線延伸，以及多條主字線，基本上平行于所述局部輸入/輸出線延伸，每條主字線連接到單元塊中排列為一行的多個次字線驅(qū)動器部分；其中所述第二構(gòu)圖金屬層跡線包括多條基本平行的列選擇線，每條列選擇線同單元塊中的輸入/輸出門相連；其中所述第三構(gòu)圖金屬層跡線包括多條第三電源線，為存儲單元陣列提供功率；以及其中在所述第二和第三構(gòu)圖金屬層的至少一層中的所述跡線還包括多條全局輸入/輸出線，基本平行于所述列選擇線延伸，每條全局輸入/輸出線連接到多個單元塊上來選擇性地將多條局部輸入/輸出線多路傳輸至那條全局輸入/輸出線上。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第三電源線基本上平行于所述列選擇線延伸。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第二構(gòu)圖金屬層跡線還包括多條第二電源線為存儲單元陣列提供功率，所述第二電源線基本上平行于所述列選擇線延伸。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中每條第三電源線基本上位于一條相對應(yīng)的第二電源線上并與其相連。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中每條第三電源線基本上具有比位于下面的第二電源線的寬度更大的寬度。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所有的全局輸入/輸出線存在于第三構(gòu)圖金屬層上。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第三電源線基本上垂直于所述列選擇線延伸。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第二構(gòu)圖的金屬層跡線還包括多個第二電源線為存儲單元陣列提供功率，所述第二電源線基本上平行于所述列選擇線延伸。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第三電源線的至少一條與第二電源線的至少一條在所述第三電源線和位于下面的第二電源線的交點處相連接。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中至少一條所述第三電源線基本上位于一條相對應(yīng)的第一電源線上并與其相連。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述至少一條第三電源線基本上具有比位于下面的第一電源線的寬度更大的寬度。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體動態(tài)隨機存取存儲器件，還包括列解碼器，位于所述存儲單元陣列的外圍，連接到至少一些所述列選擇線，其中至少一些所述全局輸入/輸出線橫跨所述列解碼器并且布設(shè)在第三構(gòu)圖金屬層跡線上至少在它們橫跨列解碼器處。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體動態(tài)隨機存取存儲設(shè)備，其中所述至少一些所述全局輸入/輸出線布設(shè)在第三構(gòu)圖的金屬層跡線上至少在它們橫跨所述存儲陣列處。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述至少一些所述全局輸入/輸出線布設(shè)在第二構(gòu)圖的金屬層跡線上至少在它們橫跨所述存儲陣列處。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所有的全局輸入/輸出線存在于所述第二構(gòu)圖金屬層上。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第二構(gòu)圖的金屬層跡線還包括多條第二電源線為存儲單元陣列提供功率，所述多個第二電源線基本上平行于所述列選擇線延伸。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述多條第三電源線基本上垂直于所述列選擇線延伸。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中至少一條的所述第三電源線的基本上位于對應(yīng)的一條第一電源線上方并與其相連。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中至少一條基本上位于對應(yīng)的一條第一電源線上方的第三電源線之間的所述連接存在于通孔中，所述通孔允許至少一條第三電源線直接接觸所述相應(yīng)的第一電源線之一。
20.一種半導(dǎo)體動態(tài)隨機存取存儲動態(tài)隨機存取存儲器件包括存儲單元陣列，包括重復(fù)的單元塊的行/列圖案，每個單元塊包括次存儲單元陣列和與所述次存儲單元陣列相關(guān)的傳感放大器部分和次字線驅(qū)動器部分；第一、第二和第三構(gòu)圖金屬層，設(shè)置于所述存儲單元陣列上方，每個構(gòu)圖金屬層包括多條跡線；和絕緣層，設(shè)置在所述構(gòu)圖金屬層周圍以便基本絕緣所述跡線，除了其中提供用于建立至所述跡線的電連接的所述一個絕緣層中的孔之外；其中所述第一構(gòu)圖金屬層跡線包括多條基本平行的局部輸入/輸出線，每條輸入/輸出線耦合到單元塊中排列為一行的多個傳感放大器部分，多條第一電源線，為存儲單元陣列提供功率，基本平行于所述局部輸入/輸出線延伸，以及多條主字線，基本上平行于所述局部輸入/輸出線延伸，每條主字線連接到單元塊中排列為一行的多個次字線驅(qū)動器部分；其中所述第二構(gòu)圖金屬層跡線包括多條基本平行的列選擇線，每條列選擇線同單元塊中的輸入/輸出門相連；多條第二電源線，為存儲單元陣列提供功率，所述多條第二電源線基本平行于所述列選擇線延伸；和多條全局輸入/輸出線，基本平行于所述列選擇線延伸，每條全局輸入/輸出線連接到多個單元塊上來選擇性地將多條局部輸入/輸出線多路傳輸至那條全局輸入/輸出線上；且其中所述第三構(gòu)圖金屬層跡線包括多條第二電源線，為存儲單元陣列提供功率。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第三電源線基本平行于所述列選擇線延伸。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中每條第三電源線基本上位于對應(yīng)的一條第二電源線上，并與其相連。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中每條第三電源線基本上具有比位于下面的第二電源線的寬度更大的寬度。
24.根據(jù)權(quán)利要求20所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第一構(gòu)圖金屬層還包括多條第一電源線，為存儲單元陣列提供功率。
25.根據(jù)權(quán)利要求1所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第三電源線基本上垂直于所述列選擇線延伸。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中至少一條所述第三電源線的基本上位于對應(yīng)的一條第一電源線上，并與其相連。
27.一種半導(dǎo)體動態(tài)隨機存取存儲動態(tài)隨機存取存儲器件包括存儲單元陣列，包括重復(fù)的單元塊的行/列圖案，每個單元塊包括次存儲單元陣列和與所述次存儲單元陣列相關(guān)的傳感放大器部分和次字線驅(qū)動器部分；第一、第二和第三構(gòu)圖金屬層，設(shè)置于所述存儲單元陣列上方，每個構(gòu)圖金屬層包括多條跡線；和絕緣層，設(shè)置在所述構(gòu)圖金屬層周圍以便基本絕緣所述跡線，除了其中提供用于建立至所述跡線的電連接的所述一個絕緣層中的孔之外；其中所述第一構(gòu)圖金屬層跡線包括多條基本平行的局部輸入/輸出線，每條輸入/輸出線耦合到單元塊中排列為一行的多個傳感放大器部分，多條第一電源線，為存儲單元陣列提供功率，基本平行于所述局部輸入/輸出線延伸，以及多條主字線，基本上平行于所述局部輸入/輸出線延伸，每條主字線連接到單元塊中排列為一行的多個次字線驅(qū)動器部分；其中所述第二構(gòu)圖金屬層跡線包括多條基本平行的列選擇線，每條列選擇線同單元塊中的輸入/輸出門相連；多條第二電源線，為存儲單元陣列提供功率，所述多條第二電源線基本平行于所述列選擇線延伸；和多條全局輸入/輸出線，基本平行于所述列選擇線延伸，每條全局輸入/輸出線連接到多個單元塊上來選擇性地將多條局部輸入/輸出線多路傳輸至那條全局輸入/輸出線上；且其中所述第三構(gòu)圖的金屬層跡線包括多個第三電源線，為存儲單元陣列提供功率，每條第三電源線分別位于對應(yīng)的一條第二電源線上方，并具有比所述位于下面的第二電源線的跡線寬度更大的跡線寬度。
28.一種半導(dǎo)體動態(tài)隨機存取存儲動態(tài)隨機存取存儲器件包括存儲單元陣列，包括重復(fù)的單元塊的行/列圖案，每個單元塊包括次存儲單元陣列和與所述次存儲單元陣列相關(guān)的傳感放大器部分和次字線驅(qū)動器部分；第一、第二和第三構(gòu)圖金屬層，設(shè)置于所述存儲單元陣列上方，每個構(gòu)圖金屬層包括多條跡線；和絕緣層，設(shè)置在所述構(gòu)圖金屬層周圍以便基本絕緣所述跡線，除了其中提供用于建立至所述跡線的電連接的所述一個絕緣層中的孔之外；其中所述第一構(gòu)圖金屬層跡線包括多條基本平行的局部輸入/輸出線，每條輸入/輸出線耦合到單元塊中排列為一行的多個傳感放大器部分，多條第一電源線，為存儲單元陣列提供功率，基本平行于所述局部輸入/輸出線延伸，以及多條主字線，基本上平行于所述局部輸入/輸出線延伸，每條主字線連接到單元塊中排列為一行的多個次字線驅(qū)動器部分；其中所述第二構(gòu)圖金屬層跡線包括多條第二電源線，為存儲單元陣列提供功率，所述多條第二電源線基本平行于所述列選擇線延伸，以及其中所述第三構(gòu)圖的金屬層跡線包括多條基本平行的列選擇線，每條列選擇線連接到單元塊中排列為一列的多個傳感放大器部分；多條全局輸入/輸出線，基本平行于所述列選擇線延伸，每條全局輸入/輸出線連接到多個單元塊以選擇性地將多條局部輸入/輸出線多路輸出至那條全局輸入/輸出線上。
29.一種半導(dǎo)體動態(tài)隨機存取存儲器件包括行解碼器，產(chǎn)生多條主字線上的信號，并包括多個控制電路；第一、第二和第三構(gòu)圖金屬層，設(shè)置于所述存儲單元陣列上方，每個構(gòu)圖金屬層包括多條跡線；和絕緣層，設(shè)置在所述構(gòu)圖金屬層周圍以便基本絕緣所述跡線，除了其中提供用于建立至所述跡線的電連接的所述一個絕緣層中的孔之外；其中所述第一構(gòu)圖金屬層跡線包括多條第一信號線，每條第一信號線連接所述控制電路的預(yù)定之一，和多條第一電源線，提供功率，基本平行于所述第一信號線延伸；其中所述第二構(gòu)圖金屬層跡線包括多條基本平行的第二信號線，基本垂直于所述第一信號線排列；其中所述第三構(gòu)圖金屬層跡線包括多條第三電源線，提供功率，所述第三功率線基本平行于所述第二信號線排列且基本位于至少一些所述第二信號線上方。
30.根據(jù)權(quán)利要求29所述的半導(dǎo)體動態(tài)隨機存取存儲器件，還包括與所述行解碼器相鄰的存儲單元陣列，其中至少一些所述第一電源線為所述存儲單元陣列提供功率。
31.根據(jù)權(quán)利要求29所述的半導(dǎo)體動態(tài)隨機存取存儲器件，還包括與所述行解碼器相鄰的存儲單元陣列，其中所至少一些所述第三電源線為所述存儲單元陣列提供功率。
32.根據(jù)權(quán)利要求29所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第二構(gòu)圖金屬層跡線還包括多條提供功率的第二電源線，所述第二電源線基本平行于所述第二信號線延伸，所述第二電源線每一條基本上具有比所述第三電源線的寬度更窄的寬度。
33.根據(jù)權(quán)利要求32所述的半導(dǎo)體動態(tài)隨機存取存儲設(shè)器件，其中至少一條所述第三電源線基本位于至少一條所述第二電源線上。
34.根據(jù)權(quán)利要求32所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中至少一條所述第一電源線橫跨所述每一個控制電路的中心二分之一處延伸。
35.根據(jù)權(quán)利要求29所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中至少一條所述第一電源線橫跨所述每一個控制電路的中心二分之一處延伸。
36.一種半導(dǎo)體動態(tài)隨機存取存儲器件包括行解碼器，產(chǎn)生多條主字線上的信號，并包括多個控制電路；第一、第二和第三構(gòu)圖金屬層，設(shè)置于所述存儲單元陣列上方，每個構(gòu)圖金屬層包括多條跡線；和絕緣層，設(shè)置在所述構(gòu)圖金屬層周圍以便基本絕緣所述跡線，除了其中提供用于建立至所述跡線的電連接的所述一個絕緣層中的孔之外；其中所述第一構(gòu)圖金屬層跡線包括多條第一信號線，每條第一信號線連接所述控制電路的預(yù)定之一，和多條第一電源線，提供功率，基本平行于所述第一信號線延伸；其中所述第二構(gòu)圖金屬層跡線包括多條基本平行的第二信號線，所述第二信號線基本垂直于所述第一信號線延伸；以及多條第二電源線，提供功率，所述第二電源線基本平行于所述第二信號線延伸；以及其中所述第三構(gòu)圖金屬層跡線包括多個提供功率的第三電源線，所述第三電源線基本平行于所述第二信號線延伸，并基本位于至少一些所述第二信號線和第二電源線的上方。
37.根據(jù)權(quán)利要求36所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中，在所述每一個解碼器單元上方，所述第一電源線中的一條提供內(nèi)部工作電壓，而所述第一電源線的另一條提供地電壓。
38.根據(jù)權(quán)利要求37所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中在所述每一個解碼器單元上，所述提供內(nèi)部工作電壓的所述第一電源線與提供地電壓的所述第一電源線彼此相鄰設(shè)置，至少一條所述第一信號線位于所述解碼器單元上方以及提供所述內(nèi)部工作電壓的第一電源線的外側(cè)，而至少另一條所述第一信號線位于所述解碼器單元上方和提供地電壓的所述第一電源線的外側(cè)。
39.根據(jù)權(quán)利要求37所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中在所述每一個解碼器單元上，至少兩條的所述第一信號線彼此相鄰設(shè)置，提供所述內(nèi)部工作電壓的所述第一電源線在一側(cè)位于那些信號線的外側(cè)，而提供所述地電壓的所述第一電源線在另一側(cè)位于那些信號線的外側(cè)。
40.一種半導(dǎo)體動態(tài)隨機存取存儲器件，包括存儲單元陣列；列解碼器，位于所述存儲單元陣列的外圍；第一、第二和第三構(gòu)圖金屬層，設(shè)置于所述存儲單元陣列上方，每個構(gòu)圖金屬層包括多條跡線；和絕緣層，設(shè)置在所述構(gòu)圖金屬層周圍以便基本絕緣所述跡線，除了其中提供用于建立至所述跡線的電連接的所述一個絕緣層中的孔之外；其中所述第三構(gòu)圖金屬層跡線包括多個與所述存儲單元陣列相連的全局輸入/輸出線。
41.根據(jù)權(quán)利要求40所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述全局輸入/輸出線在所述第二構(gòu)圖的金屬層跡線上方的存儲單元陣列上進行布線，所述全局輸入/輸出線分別與在所述列解碼器上方的第三構(gòu)圖金屬層的全局輸入/輸出線相連。
42.根據(jù)權(quán)利要求40所述的半導(dǎo)體動態(tài)隨機存取存儲器件，其中所述第三構(gòu)圖金屬層全局輸入/輸出線在所述存儲單元陣列上方進行布線作為第三構(gòu)圖金屬層跡線。
43.一種在動態(tài)隨機存取存儲陣列上布設(shè)電源和信號線的方法，所述方法包括在第三金屬層上提供主電源跡線；將所述主電源跡線連接到第一金屬層和第二金屬層的至少一個上的次電源跡線上，所述次電源跡線具有比主電源跡線更小的跡線寬度；以及在所述第一金屬層上提供局部輸入/輸出線和字線。
44.根據(jù)權(quán)利要求43所述的方法，還包括在所述第二金屬層上提供列選擇線。
45.根據(jù)權(quán)利要求44所述的方法，還包括在所述第二金屬層上提供全局輸入/輸出線。
46.根據(jù)權(quán)利要求44所述的方法，還包括在所述第三金屬層上提供全局輸入/輸出線。
47.一種在動態(tài)隨機存取存儲行解碼器上布置電源和信號線的方法，所述方法包括在第三金屬層上提供主電源跡線；將所述主電源跡線連接到第一金屬層和第二金屬層的至少一個上的次電源跡線上，所述次電源跡線具有比主電源跡線更小的跡線寬度；以及在所述第一和第二金屬層上提供信號線。
全文摘要
本發(fā)明涉及一種使用例如同步動態(tài)隨機存取存儲器(SDRAM)電路的方法和利用該方法形成的器件。在一個所描述的實施例中，在SDRAM的存儲陣列部件的上方淀積并依次構(gòu)圖三層金屬層。相對較寬的電源導(dǎo)線被布設(shè)于第三金屬層上，使得第一和第二金屬層上的電源導(dǎo)線在尺寸上縮短或者在一些情況下可以去除。所述相對較寬的電源導(dǎo)線因而能夠為存儲陣列提供更穩(wěn)定的供電，并且也能在第一和/或第二金屬上空出一部分空間以用于布設(shè)附加的和/或占用更寬空間的信號線。還描述和要求了其它的實施例。
文檔編號H01L21/8242GK1722443SQ20051008178
公開日2006年1月18日 申請日期2005年6月3日 優(yōu)先權(quán)日2004年6月3日
發(fā)明者李在永, 權(quán)赫準, 金致旭, 金成勛, 樸潤植 申請人:三星電子株式會社