專利名稱：內(nèi)部電壓提供電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種內(nèi)部電壓提供電路，尤其涉及一種根據(jù)半導(dǎo)體裝置的電流驅(qū)動(dòng)能力來控制提供給輸入/輸出讀出放大器(sense amplifier)的內(nèi)部電壓的內(nèi)部電壓提供電路。
背景技術(shù)：
通常，半導(dǎo)體裝置可能由于例如在半導(dǎo)體晶片制造工藝中的條件或環(huán)境的因素而具有不同質(zhì)量，這導(dǎo)致在多個(gè)半導(dǎo)體裝置間可能具有不同的性能。而且，當(dāng)半導(dǎo)體裝置在高速下操作時(shí)，這種在制造中的不同質(zhì)量可能降低該半導(dǎo)體裝置的性能；例如電流驅(qū)動(dòng)能力。特別地，這種問題可能發(fā)生在主動(dòng)操作中的半導(dǎo)體裝置的核心電路，此后將結(jié)合圖1和圖2來描述。
圖1示出一個(gè)傳統(tǒng)半導(dǎo)體裝置的核心電路，更具體地說是示出一個(gè)包括輸入/輸出讀出放大器及用于提供電壓到該輸入/輸出讀出放大器電路的電路。如在此附圖中所示，通過從用附圖標(biāo)記110來表示的該讀出放大器電壓提供電路接收一高電壓Vpp或核心電壓Vcore作為一源極電壓來操作以附圖標(biāo)記120來表示的該輸入/輸出讀出放大器。這種結(jié)構(gòu)的采用及使用是開始于同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)之前的產(chǎn)品，并且當(dāng)前是用于533MHz或533MHz以上的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)產(chǎn)品中。
圖1的電路是以下列方式操作。首先，如果導(dǎo)通字線，則該讀出放大器120感測(cè)在位線BIT與互補(bǔ)位線/BIT間的電位差。在此時(shí)，響應(yīng)于高電壓使能信號(hào)SAP1，首先導(dǎo)通N-溝道金屬氧化物半導(dǎo)體(NMOS)晶體管N11，以將作為源極電壓的高電壓Vpp施加到讀出放大器120，從而導(dǎo)致節(jié)點(diǎn)A的電平變成該高電壓Vpp的電平。此后，當(dāng)已經(jīng)過去某段時(shí)間后，使能核心電壓使能信號(hào)SPA2，以導(dǎo)通NMOS晶體管N12，而禁止高電壓使能信號(hào)SAP1，以關(guān)閉NMOS晶體管N11。結(jié)果，將作為源極電壓的核心電壓Vcore施加到讀出放大器120，因而使該節(jié)點(diǎn)A的電平維持在核心電壓Vcore的電平。
圖2示出根據(jù)高電壓使能信號(hào)SAP1及核心電壓使能信號(hào)SPA2在圖1的電路的各自部分上的信號(hào)波形。如從此附圖可以看出，作為讀出放大器120的源極電壓的在節(jié)點(diǎn)A上的電壓在高電壓使能信號(hào)SAP1的使能周期中上升到高電壓Vpp電平，并隨后在高電壓使能信號(hào)SAP1的禁止周期下降到并維持在核心電壓Vcore電平。
然而，上述傳統(tǒng)半導(dǎo)體裝置具有下列缺點(diǎn)由于高電壓Vpp應(yīng)用周期是固定的而不管在半導(dǎo)體晶片制造工藝中不同環(huán)境或條件所導(dǎo)致的多個(gè)半導(dǎo)體裝置間的性能差異，例如電流驅(qū)動(dòng)能力，所以會(huì)降低其電學(xué)特性，例如，交流電(AC)特性或增加電流損耗，也就是說，在傳統(tǒng)半導(dǎo)體裝置因制造工藝周期的條件所造成的整體性能(包括電流驅(qū)動(dòng)能力)變差的情況中，無法充分地提供高電壓Vpp，以致于造成該電流驅(qū)動(dòng)能力的不足。相反，在傳統(tǒng)半導(dǎo)體裝置具有好的整體性能的情況中，會(huì)過度提供該高電壓Vpp，以致于增加不必要的電流損耗。

發(fā)明內(nèi)容
因此，考慮到上述問題而提出本發(fā)明，本發(fā)明的一個(gè)目的在于提供一種內(nèi)部電壓提供電路，其能通過根據(jù)晶圓制造工藝條件來反映半導(dǎo)體裝置間的電流驅(qū)動(dòng)能力的差異，以控制用作輸入/輸出讀出放大器的源極電壓的內(nèi)部電壓，以便改善該等半導(dǎo)體裝置的電學(xué)特性及減少其不必要的電流損耗，從而增加這些半導(dǎo)體裝置的能效。
根據(jù)本發(fā)明，可針對(duì)半導(dǎo)體裝置提供一內(nèi)部電壓提供電路以完成上述和其它目的，該內(nèi)部電壓提供電路包括第一電壓驅(qū)動(dòng)器，用以響應(yīng)于第一使能信號(hào)提供第一電壓；第二電壓驅(qū)動(dòng)器，用以響應(yīng)于第二使能信號(hào)提供第二電壓；以及第一使能信號(hào)發(fā)生器，用以根據(jù)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力產(chǎn)生具有期望時(shí)間的使能周期的第一使能信號(hào)，其中當(dāng)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力高于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，將該使能周期設(shè)定為比預(yù)定基準(zhǔn)周期短，和當(dāng)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力低于基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，將該使能周期設(shè)定成比該基準(zhǔn)周期長(zhǎng)。
最好，在將第一使能信號(hào)從其使能狀態(tài)改變至禁止?fàn)顟B(tài)之后，使能第二使能信號(hào)。
最好，第一使能信號(hào)發(fā)生器包括多個(gè)使能周期調(diào)整器，用以接收初始使能信號(hào)及分別產(chǎn)生多個(gè)具有不同使能周期的使能信號(hào)。
每個(gè)使能周期調(diào)整器可包括延遲裝置，用以延遲該初始使能信號(hào)預(yù)定時(shí)間；以及邏輯裝置，用以實(shí)施有關(guān)來自該延遲裝置的輸出信號(hào)及該初始使能信號(hào)的邏輯運(yùn)算，以從多個(gè)使能信號(hào)中輸出一個(gè)對(duì)應(yīng)信號(hào)。
該邏輯裝置可以是一個(gè)NAND門電路。
最好，在這種使能周期調(diào)整器中的延遲裝置具有不同的延遲時(shí)間。
該第一使能信號(hào)發(fā)生器還可包括信號(hào)組合器，其為了輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力的調(diào)整根據(jù)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力組合多個(gè)驅(qū)動(dòng)器使能信號(hào)，以產(chǎn)生多個(gè)柵極使能信號(hào)；以及轉(zhuǎn)移柵極電路(transfer gate circuit)，用以響應(yīng)于該多個(gè)柵極使能信號(hào)，輸出多個(gè)使能信號(hào)中的任何一個(gè)使能信號(hào)以作為第一使能信號(hào)，。
該轉(zhuǎn)移柵極電路包括多個(gè)轉(zhuǎn)移柵極，每一轉(zhuǎn)移柵極用以響應(yīng)于該多個(gè)柵極使能信號(hào)中的一個(gè)對(duì)應(yīng)的柵極使能信號(hào)來實(shí)施導(dǎo)通/關(guān)閉切換操作，。
最好，該半導(dǎo)體裝置具有一離芯驅(qū)動(dòng)器校準(zhǔn)(off-chip driver，OCD)功能。
第一電壓驅(qū)動(dòng)器及第二電壓驅(qū)動(dòng)器中的每一個(gè)電壓驅(qū)動(dòng)器可包括N-溝道金屬氧化物半導(dǎo)體(NMOS)裝置。
第一電壓可以是高電壓和第二電壓可以是核心電壓。
最好，第一電壓及第二電壓中的每一個(gè)電壓是用作該半導(dǎo)體裝置的輸入/輸出讀出放大器的源極電壓。
該半導(dǎo)體裝置可以是雙倍數(shù)據(jù)流(DDR)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。


從下面結(jié)合所附附圖的詳細(xì)說明可更清楚了解本發(fā)明的上述及其它目的、特征及其它優(yōu)點(diǎn)。
圖1是示出通用輸入/輸出讀出放大器及其電壓提供電路的結(jié)構(gòu)的電路圖；圖2是圖1中的信號(hào)波形圖；圖3是說明半導(dǎo)體裝置的離芯驅(qū)動(dòng)校準(zhǔn)器(OCD)功能的概念的示意圖；圖4是說明在半導(dǎo)裝置的電流驅(qū)動(dòng)能力低于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)用以調(diào)整高電壓使能信號(hào)的使能周期的方法的方塊圖；圖5是說明在半導(dǎo)體裝置的電流驅(qū)動(dòng)能力高于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)用以調(diào)整高電壓使能信號(hào)的使能周期的方法的方塊圖；以及圖6是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的內(nèi)部電壓提供電路的結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
雙倍數(shù)據(jù)速率(DDR)SDRAM是多個(gè)建議的新標(biāo)準(zhǔn)之一，以取代一般SDRAM，以便克服因系統(tǒng)總線速度的連續(xù)增加所導(dǎo)致對(duì)該SDRAM的限制?；旧?，DDR SDRAM在功能上類似于一般的SDRAM，然而DDR SDRAM通過每周期(即，在時(shí)鐘信號(hào)的上升及下降沿上)轉(zhuǎn)移兩次數(shù)據(jù)從而具有雙倍的存儲(chǔ)器的帶寬。
除現(xiàn)有功能外，DDR II SDRAM(第二代DDR SDRAM)還包括離芯驅(qū)動(dòng)器校準(zhǔn)(OCD)功能，用以步進(jìn)地增加或減少輸出驅(qū)動(dòng)強(qiáng)度以輸出驅(qū)動(dòng)強(qiáng)度用于阻抗調(diào)整。額外提供OCD功能以通過控制該輸出驅(qū)動(dòng)強(qiáng)度來執(zhí)行內(nèi)部數(shù)據(jù)或Dout信號(hào)的阻抗匹配。具有OCD功能的半導(dǎo)體裝置是設(shè)計(jì)來根據(jù)其電流驅(qū)動(dòng)能力控制輸出驅(qū)動(dòng)強(qiáng)度的，其中電流驅(qū)動(dòng)能力取決于例如在半導(dǎo)體晶片制造工藝周期的條件及/或環(huán)境的因素而確定。
換句話說，參考圖3，如果半導(dǎo)體裝置的電流驅(qū)動(dòng)能力低于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力，則OCD功能增加導(dǎo)通的輸出驅(qū)動(dòng)器的數(shù)目，以增加輸出驅(qū)動(dòng)強(qiáng)度。相反，如果半導(dǎo)體裝置的電流驅(qū)動(dòng)能力高于該預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力，則該OCD功能減少導(dǎo)通輸出驅(qū)動(dòng)器的數(shù)目，以減少該輸出驅(qū)動(dòng)強(qiáng)度。
本發(fā)明的基本原理是將根據(jù)半導(dǎo)體裝置的本身電流驅(qū)動(dòng)能力來調(diào)整輸出驅(qū)動(dòng)強(qiáng)度的OCD功能的概念原理應(yīng)用到內(nèi)部電壓提供電路，其中該內(nèi)部電壓提供電路提供內(nèi)部電壓到輸入/輸出讀出放大器。即，當(dāng)半導(dǎo)體裝置的電流驅(qū)動(dòng)能力高于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，內(nèi)部電壓提供電路使提供給該讀出放大器的高電壓Vpp的使能周期比對(duì)應(yīng)于該基準(zhǔn)電流驅(qū)動(dòng)能力的基準(zhǔn)周期要短。相反，當(dāng)半導(dǎo)體裝置的電流驅(qū)動(dòng)能力低于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，內(nèi)部電壓提供電路使提供給該讀出放大器的高電壓Vpp的使能周期比對(duì)應(yīng)于該基準(zhǔn)電流驅(qū)動(dòng)能力的基準(zhǔn)周期長(zhǎng)。
圖4是說明在半導(dǎo)裝置的電流驅(qū)動(dòng)能力低于該預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)用以調(diào)整高電壓使能信號(hào)的使能周期的方法的方塊圖。如附圖所示，使得第三使能周期調(diào)整器導(dǎo)通以輸出具有較長(zhǎng)使能周期的高電壓使能信號(hào)SAP1。
圖5是說明在半導(dǎo)裝置的電流驅(qū)動(dòng)能力高于該預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)用以調(diào)整該高電壓使能信號(hào)的使能周期的方法的方塊圖。如在此附圖中所示，使得第一使能周期調(diào)整器導(dǎo)通以輸出具有較短使能周期的高電壓使能信號(hào)SAP1。
以下將結(jié)合圖6以詳述根據(jù)上述概念原理的本發(fā)明的結(jié)構(gòu)及操作。
圖6是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的內(nèi)部電壓提供電路的結(jié)構(gòu)的電路圖。如附圖所示，該內(nèi)部電壓提供電路包括NMOS晶體管N100，用以響應(yīng)于高電壓使能信號(hào)SAP1提供高電壓Vpp；NMOS晶體管N200，用以響應(yīng)于核心電壓使能信號(hào)SAP2提供一核心電壓Vcore；以及高電壓使能信號(hào)發(fā)生器200，其根據(jù)半導(dǎo)體裝置的電流驅(qū)動(dòng)能力以產(chǎn)生具有期望時(shí)間的使能周期的高電壓使能信號(hào)SAP1。在此，當(dāng)半導(dǎo)體裝置的電流驅(qū)動(dòng)能力高于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，將使能周期設(shè)定為比預(yù)定基準(zhǔn)周期短，以及當(dāng)半導(dǎo)體裝置的電流驅(qū)動(dòng)能力低于該基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，將使能周期設(shè)定為比基準(zhǔn)周期長(zhǎng)。
在將該高電壓使能信號(hào)SAP1從其使能狀態(tài)改變到禁止?fàn)顟B(tài)之后，使能核心電壓使能信號(hào)SAP2。
高電壓使能信號(hào)發(fā)生器200包括多個(gè)使能周期調(diào)整器211、213及215，用于接收初始使能信號(hào)PRE_SAP1和分別產(chǎn)生具有不同使能周期的多個(gè)使能信號(hào)SAP1_1、SAP1_2及SAP1_3。這些使能周期調(diào)整器211、213及215中的每一個(gè)包括延遲裝置212、214或216，用以延遲初始使能信號(hào)PRE_SAP1預(yù)定時(shí)間；以及NAND門電路ND11、ND12或ND13，用于對(duì)來自延遲裝置212、214或216的輸出信號(hào)和初始使能信號(hào)PRE_SAP1實(shí)施NAND運(yùn)算，并輸出NAND的運(yùn)算結(jié)果以作為使能信號(hào)SAP1_1、SAP1_2或SAP1_3。
高電壓使能信號(hào)發(fā)生器200還包括信號(hào)組合器230，其根據(jù)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力組合多個(gè)驅(qū)動(dòng)器使能信號(hào)ocd_drv5及ocd_drv9來調(diào)整輸出驅(qū)動(dòng)器250的驅(qū)動(dòng)能力，以產(chǎn)生多個(gè)柵極使能信號(hào)(gate enable signal)；和轉(zhuǎn)移柵極電路(transfer gate signal)220，用于響應(yīng)于多個(gè)柵極使能信號(hào)輸出多個(gè)使能信號(hào)SAP1_1、SAP1_2及SAP1_3中的任何一個(gè)使能信號(hào)以作為高電壓使能信號(hào)SPA1。轉(zhuǎn)移柵極電路220包括多個(gè)轉(zhuǎn)移柵極T10、T20及T30，其中，每一個(gè)用以響應(yīng)多個(gè)柵極使能信號(hào)之一的對(duì)應(yīng)柵極使能信號(hào)執(zhí)行導(dǎo)通/關(guān)閉切換操作，。
接下來，將詳述具有上述結(jié)構(gòu)的本發(fā)明的操作。
在該半導(dǎo)體裝置中，根據(jù)該半導(dǎo)體裝置的本身電流驅(qū)動(dòng)能力與該基準(zhǔn)電流驅(qū)動(dòng)能力間的比較來決定輸出驅(qū)動(dòng)器的輸出驅(qū)動(dòng)強(qiáng)度。在此，該基準(zhǔn)電流驅(qū)動(dòng)能力是半導(dǎo)體裝置的本身電流驅(qū)動(dòng)能力的基準(zhǔn)值，其可根據(jù)該半導(dǎo)體裝置的特性、功能等來決定。根據(jù)基準(zhǔn)電流驅(qū)動(dòng)能力，確定半導(dǎo)體裝置的電流驅(qū)動(dòng)能力是較高或較低。
首先，當(dāng)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力等于基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，使多個(gè)驅(qū)動(dòng)器使能信號(hào)間的信號(hào)ocd_drv5及信號(hào)ocd_drv4、ocd_drv6及ocd_default使能，因而驅(qū)動(dòng)器使能信號(hào)ocd_drv5變成高電平和驅(qū)動(dòng)器使能信號(hào)ocd_drv9變得太低。將高電平的驅(qū)動(dòng)器使能信號(hào)ocd_drv5及低電平的驅(qū)動(dòng)器使能信號(hào)ocd_drv9輸入到信號(hào)組合器230。結(jié)果，在信號(hào)組合器230中，NAND門ND22的輸出變成低電平和NAND門ND21及ND23的輸出變成高電平，從而導(dǎo)致只有轉(zhuǎn)移柵極T20導(dǎo)通。
因此，在施加到使能周期調(diào)整器213后，初始使能信號(hào)PRE_SAP1被轉(zhuǎn)換成具有和延遲裝置214的延遲時(shí)間相同的第一時(shí)間的使能周期的信號(hào)，并隨后被輸出成為高電壓使能信號(hào)SAP1。NMOS晶體管N100在其柵極上接收高電壓使能信號(hào)SAP1、在第一時(shí)間提供高電壓Vpp至讀出放大器240，并隨后使NMOS晶體管N100被禁止。此后，響應(yīng)于核心電壓使能信號(hào)SAP2，使能NMOS晶體管N200，進(jìn)而將核心電壓Vcore提供給該讀出放大器240。
另一方面，當(dāng)半導(dǎo)體裝置的本身電流驅(qū)動(dòng)能力高于基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，只使多個(gè)驅(qū)動(dòng)器使能信號(hào)中的信號(hào)ocd_drv4使能，以致驅(qū)動(dòng)器使能信號(hào)ocd_drv5及ocd_drv9都變成低電平。將低電平的驅(qū)動(dòng)器使能信號(hào)ocd_drv5及ocd_drv9輸入到信號(hào)組合器230。因此，在該信號(hào)組合器230中，NAND門電路ND23的輸出變成低電平，并且NAND門電路ND21及ND22的輸出變成高電平，由此只使轉(zhuǎn)移柵極T10導(dǎo)通。
結(jié)果，在施加到使能周期調(diào)整器211后，將初始使能信號(hào)PRE_SAP1轉(zhuǎn)換為具有第二時(shí)間的使能周期的信號(hào)，其中該第二時(shí)間和延遲裝置212的延遲時(shí)間相同，并隨后輸出該信號(hào)成為高電壓使能信號(hào)SAP1。在此，將第二時(shí)間設(shè)定為比第一時(shí)間短。NMOS晶體管N100在其柵極上接收高電壓使能信號(hào)SAP1、在第二時(shí)間周期提供該高電壓Vpp到讀出放大器240，并隨后使該NMOS晶體管N100被禁止。隨后，響應(yīng)于核心電壓使能信號(hào)SAP2，使能NMOS晶體管N200，從而將該核心電壓Vcore提供給該讀出放大器240。
導(dǎo)體裝置的本身電流驅(qū)動(dòng)能力高于該基準(zhǔn)電流驅(qū)動(dòng)能力的情況中，使高電壓施加到讀出放大器的周期比基準(zhǔn)周期短，以防止半導(dǎo)體裝置不必要的電流損耗。
另一方面，當(dāng)該半導(dǎo)體裝置的本身電流驅(qū)動(dòng)能力低于該基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，只使多個(gè)驅(qū)動(dòng)器使能信號(hào)中的信號(hào)ocd_drv4、ocd_drv5、ocd_drv6及ocd_default以及信號(hào)ocd_drv8及ocd_drv9使能，因而驅(qū)動(dòng)器使能信號(hào)ocd_drv5及ocd_drv9都變成高電平。將高電平的驅(qū)動(dòng)器使能信號(hào)ocd_drv5及ocd_drv9輸入至該信號(hào)組合器230。因此，在該信號(hào)組合器230中，該NAND門電路ND21的輸出變成低電平并且NAND門電路ND22及ND23的輸出變成高電平，因此只使轉(zhuǎn)移柵極T30導(dǎo)通。
結(jié)果，在施加到該使能周期調(diào)整器215后，將初始使能信號(hào)PRE_SAP1轉(zhuǎn)換為具有和延遲裝置216的延遲時(shí)間相同的第三時(shí)間的使能周期的信號(hào)，并隨后輸出信號(hào)成為高電壓使能信號(hào)SAP1。在此，將第三時(shí)間設(shè)定為比第一時(shí)間長(zhǎng)。NMOS晶體管N100在其柵極上接收高電壓使能信號(hào)SAP1、在第三時(shí)間周期提供高電壓Vpp到讀出放大器240，并隨后使NMOS晶體管N100禁止。隨后，響應(yīng)于核心電壓使能信號(hào)SAP2，使能NMOS晶體管N200，并將核心電壓Vcore提供給讀出放大器240。
因此，在半導(dǎo)體裝置的本身電流驅(qū)動(dòng)能力低于基準(zhǔn)電流驅(qū)動(dòng)能力的情況中，使高電壓提供給讀出放大器的周期比基準(zhǔn)周期長(zhǎng)，以致可防止半導(dǎo)體裝置的電學(xué)特性降低，例如驅(qū)動(dòng)及AC特性。
雖然在本實(shí)施例的描述公開了僅僅兩個(gè)驅(qū)動(dòng)器使能信號(hào)被施加到信號(hào)組合器230，但是并非用此來限定本發(fā)明。例如為了根據(jù)該半導(dǎo)體裝置的本身電流驅(qū)動(dòng)能力使高電壓使能周期更精準(zhǔn)，可使用更多驅(qū)動(dòng)使能信號(hào)以及可安裝更多使能周期調(diào)整器及更多轉(zhuǎn)移柵極。
發(fā)明的內(nèi)部電壓提供電路根據(jù)半導(dǎo)體裝置間因晶圓制造工藝條件所造成的電流驅(qū)動(dòng)能力的差異來減少或增加內(nèi)部電壓的高電壓應(yīng)用周期，以改善半導(dǎo)體裝置的電學(xué)特性、確保半導(dǎo)體裝置的更穩(wěn)定操作特性及減少這些半導(dǎo)體裝置的不必要的電流損耗，由此增加半導(dǎo)體裝置的能效。
通過上述說明下顯而易見，本發(fā)明提供一種內(nèi)部電壓提供電路，其能根據(jù)半導(dǎo)體裝置間的因晶圓制造工藝條件所造成的電流驅(qū)動(dòng)能力的差異來減少或增加作為一輸入/輸出讀出放大器的源極電壓使用的內(nèi)部電壓的高電壓應(yīng)用周期。因此，可改善半導(dǎo)體裝置的電學(xué)特性、確保半導(dǎo)體裝置的更穩(wěn)定操作特性及減少半導(dǎo)體裝置的不必要電流損耗，由此增加半導(dǎo)體裝置的能效。
雖然為了說明目的已經(jīng)公開了本發(fā)明的優(yōu)選實(shí)施例，但是本領(lǐng)域技術(shù)人員將理解在不脫離如所附申請(qǐng)要求所公開的本發(fā)明的范圍及精神內(nèi)，可以實(shí)施各種修改、添加和替換。
權(quán)利要求
1.一種用于半導(dǎo)體裝置的內(nèi)部電壓提供電路，包括第一電壓驅(qū)動(dòng)器，用以響應(yīng)于第一使能信號(hào)提供第一電壓；第二電壓驅(qū)動(dòng)器，用以響應(yīng)于第二使能信號(hào)提供第二電壓；以及第一使能信號(hào)發(fā)生器，用于根據(jù)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力產(chǎn)生具有期望時(shí)間的使能周期的第一使能信號(hào)，其中當(dāng)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力高于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，將該使能周期設(shè)定成比所述預(yù)定基準(zhǔn)周期短，以及當(dāng)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力低于該基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，將該使能周期設(shè)定成比該基準(zhǔn)周期長(zhǎng)。
2.如權(quán)利要求1所述的內(nèi)部電壓提供電路，其中在將所述第一使能信號(hào)從其使能狀態(tài)改變至禁止?fàn)顟B(tài)之后，使能所述第二使能信號(hào)。
3.如權(quán)利要求1所述的內(nèi)部電壓提供電路，其中所述第一使能信號(hào)發(fā)生器包括多個(gè)使能周期調(diào)整器，分別用于接收初始使能信號(hào)及產(chǎn)生多個(gè)具有不同使能周期的使能信號(hào)。
4.如權(quán)利要求3所述的內(nèi)部電壓提供電路，其中每一使能周期調(diào)整器包括延遲裝置，用于延遲所述初始使能信號(hào)預(yù)定時(shí)間；以及邏輯裝置，用于對(duì)來自該延遲裝置的輸出信號(hào)和所述初始使能信號(hào)執(zhí)行邏輯運(yùn)算，以輸出所述多個(gè)使能信號(hào)中的對(duì)應(yīng)信號(hào)。
5.如權(quán)利要求4所述的內(nèi)部電壓提供電路，其中所述邏輯裝置是NAND門。
6.如權(quán)利要求4所述的內(nèi)部電壓提供電路，其中所述使能周期調(diào)整器的延遲裝置具有不同延遲時(shí)間。
7.如權(quán)利要求3所述的內(nèi)部電壓提供電路，其中所述第一使能信號(hào)發(fā)生器還包括信號(hào)組合器，其組合多個(gè)驅(qū)動(dòng)使能信號(hào)，用于根據(jù)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力來調(diào)整輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力，以產(chǎn)生多個(gè)柵極使能信號(hào)；以及轉(zhuǎn)移柵極電路，用于響應(yīng)于多個(gè)柵極使能信號(hào)，輸出所述多個(gè)使能信號(hào)中的任何一個(gè)使能信號(hào)作為所述第一使能信號(hào)。
8.如權(quán)利要求7所述的內(nèi)部電壓提供電路，其中所述轉(zhuǎn)移柵極電路包括多個(gè)轉(zhuǎn)移柵極，其中，每一轉(zhuǎn)移柵極用于響應(yīng)于所述多個(gè)柵極使能信號(hào)中的一個(gè)對(duì)應(yīng)柵極使能信號(hào)執(zhí)行導(dǎo)通/關(guān)閉切換操作。
9.如權(quán)利要求7或8所述的內(nèi)部電壓提供電路，其中所述半導(dǎo)體裝置具有離芯驅(qū)動(dòng)器校準(zhǔn)(OCD)功能。
10.如權(quán)利要求1所述的內(nèi)部電壓提供電路，其中所述第一電壓驅(qū)動(dòng)器和所述第二電壓驅(qū)動(dòng)器中的每一個(gè)包括N-溝道金屬氧化物半導(dǎo)體(NMOS)裝置。
11.如權(quán)利要求1所述的內(nèi)部電壓提供電路，其中所述第一電壓是高電壓和所述第二電壓是核心電壓。
12.如權(quán)利要求1所述的內(nèi)部電壓提供電路，其中所述第一電壓和所述第二電壓中的每一個(gè)用作所述半導(dǎo)體裝置的輸入/輸出讀出放大器的源極電壓。
13.如權(quán)利要求1所述的內(nèi)部電壓提供電路，其中所述半導(dǎo)體裝置是雙倍數(shù)據(jù)速率(DDR)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。
全文摘要
本發(fā)明公開一種半導(dǎo)體裝置的內(nèi)部電壓提供電路。該內(nèi)部電壓提供電路包括第一電壓驅(qū)動(dòng)器，用以響應(yīng)于第一使能信號(hào)提供第一電壓；第二電壓驅(qū)動(dòng)器，用以響應(yīng)于第二使能信號(hào)提供第二電壓；以及第一使能信號(hào)發(fā)生器，用以根據(jù)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力產(chǎn)生具有期望時(shí)間的使能周期的第一使能信號(hào)。當(dāng)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力高于預(yù)定基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，將該使能周期設(shè)定成比預(yù)定基準(zhǔn)周期短，和當(dāng)該半導(dǎo)體裝置的電流驅(qū)動(dòng)能力低于基準(zhǔn)電流驅(qū)動(dòng)能力時(shí)，將該使能周期設(shè)定成比基準(zhǔn)周期長(zhǎng)。
文檔編號(hào)H01L27/10GK1758375SQ20051008215
公開日2006年4月12日 申請(qǐng)日期2005年7月4日 優(yōu)先權(quán)日2004年10月7日
發(fā)明者宋鎬旭 申請(qǐng)人:海力士半導(dǎo)體有限公司