專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別涉及實(shí)現(xiàn)降低閾值電壓的MISFET。
背景技術(shù)：
以往，為了降低MOS-LSI的消耗電力，持續(xù)降低電源電壓Vdd。可是，為了防止OFF(斷開)電流增加，MOSFET的閾值電壓Vth沒怎么降低。因而，有晶體管的驅(qū)動能力Id降低的趨勢。作為打破它的器件提出了動態(tài)閾值電壓MOSFET(Dynamic threshold-voltage MOSFET，DTMOSFET)(參考文獻(xiàn)Fariborz Assaderaghi等人著的“Dynamic threshold-voltageMOSFET(DTMOS)for Ultra-Low voltage VLSI”，IEEE Trans.ElectronDevices，vol.44，pp.414-421，1997)。
DTMOSFET是電氣連接?xùn)藕挖?在SOI襯底的情況下是Si-體)的MOSFET，電源電壓Vdd即使小驅(qū)動能力也大，而且是具有OFF電流小這種優(yōu)點(diǎn)的器件。這種優(yōu)點(diǎn)產(chǎn)生的原因根據(jù)DTMOSFET特有的動作原理說明，即，柵電壓傳導(dǎo)到襯底上產(chǎn)生襯底偏置效應(yīng)，晶體管ON(導(dǎo)通)時(shí)閾值電壓Vth低，OFF時(shí)閾值電壓Vth高。
進(jìn)而，除此以外具有以下所示的優(yōu)點(diǎn)(參考文獻(xiàn)A.Yagishita等人著的“Dynamic Threshold Voltage Damascene Metal Gate MOSFET(DT-DMG-MOS)with low threshold voltage，high drive current，anduniform electrical characteristics，”IEDM Tech.Dig.，pp.663-666，2000)。
(1)在DTMOSFET是縱方向(溝道面垂直方向)電場小，載流子的遷移率大，可以實(shí)現(xiàn)高的驅(qū)動能力的理由之一。
(2)在DTMOSFET中因?yàn)槌蔀閐Vg/dVch＝1，所以在不發(fā)生短溝道效應(yīng)的區(qū)域中S-factor總是約60mV/decade和理想的值(在室溫下的最佳值)。
(3)可以降低閾值電壓的偏差(閾值電壓偏差ΔVth1(DTMOSFET)＜ΔVth2(通常的MOSFET)＝。
但是，存在增大襯底偏置(バイアス)系數(shù)γ(＝dVth/dVbs)困難的問題。
如上所述，在DTMOSFET中，不能增大襯底偏置系數(shù)γ，存在不能實(shí)現(xiàn)閾值電壓進(jìn)一步降低的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供增大襯底偏置系數(shù)γ，可以實(shí)現(xiàn)閾值電壓的進(jìn)一步降低的半導(dǎo)體器件及其制造方法。
本發(fā)明為了實(shí)現(xiàn)上述目的構(gòu)成如下。
(1)本發(fā)明的半導(dǎo)體器件具備由半導(dǎo)體構(gòu)成的支持層；在該支持層的表面層中導(dǎo)入雜質(zhì)而形成的擴(kuò)散層；被配設(shè)在該擴(kuò)散層上的埋入絕緣層；被配設(shè)在上述埋入絕緣層上的島狀的活性層；形成在上述活性層內(nèi)的溝道區(qū)域；夾著上述溝道區(qū)域那樣形成在上述活性層內(nèi)的源和漏區(qū)域；被形成在上述溝道區(qū)域上的柵絕緣膜；在該柵絕緣膜上并且被形成在上述島狀的活性層的側(cè)面的，絕緣分離上述溝道區(qū)域、源區(qū)域以及漏區(qū)域的柵電極；與上述活性層連接的電極。
(2)本發(fā)明的半導(dǎo)體器件具備半導(dǎo)體襯底；被形成在半導(dǎo)體襯底內(nèi)的溝道區(qū)域；被形成在該半導(dǎo)體襯底的溝道區(qū)域上的前柵絕緣膜；被形成在該柵絕緣膜上的前柵電極；夾著上述溝道區(qū)域那樣形成在上述半導(dǎo)體襯底內(nèi)的源和漏區(qū)域；被形成在第1柵電極下方的上述半導(dǎo)體襯底內(nèi)的，和前柵電極電氣連接的，與前柵電極功函數(shù)不同的后柵電極；被形成在與前柵絕緣膜相對的第2柵電極表面的后柵絕緣膜；其中，上述后柵電極的邊緣具有圓度。
(3)本發(fā)明的形成MISFET的半導(dǎo)體器件的制造方法，其特征在于包含準(zhǔn)備順序?qū)臃e有由半導(dǎo)體構(gòu)成的支持襯底、埋入絕緣膜、半導(dǎo)體層的SOI襯底的工序；在與上述埋入絕緣膜鄰接的支持襯底的表面層導(dǎo)入雜質(zhì)形成擴(kuò)散層的工序；選擇蝕刻除了包含MISFET的源和漏區(qū)域以及溝道區(qū)域的區(qū)域以外的上述半導(dǎo)體層，形成在內(nèi)部形成源和漏區(qū)域以及溝道區(qū)域的上部構(gòu)造的工序；在上部構(gòu)造的側(cè)面形成側(cè)壁絕緣膜的工序；選擇蝕刻在上述側(cè)壁絕緣膜的側(cè)部露出的上述半導(dǎo)體層使上述埋入絕緣膜露出，在上述上部構(gòu)造的下部形成在該上部構(gòu)造的側(cè)面的側(cè)部、上面露出的下部構(gòu)造的工序；在上述下部構(gòu)造和上述側(cè)壁絕緣膜的周圍的上述埋入絕緣膜上，形成絕緣層的工序；在上述上部構(gòu)造的溝道區(qū)域上形成偽柵(ダミ-グ-ト)的工序；在上述偽柵未被覆蓋的上述上部構(gòu)造內(nèi)選擇導(dǎo)入雜質(zhì)，形成源和漏區(qū)域的工序；在上述偽柵周圍形成層間絕緣膜的工序；選擇除去上述偽柵，由上述層間絕緣膜構(gòu)成側(cè)壁，形成上述溝道區(qū)域露出的柵溝的工序；在上述柵溝底部的上部構(gòu)造上形成柵絕緣膜的工序；蝕刻上述柵溝的底的一部分的柵絕緣膜、絕緣層，形成使上述下部構(gòu)造的側(cè)面的一部分露出的孔的工序；在上述柵溝和孔內(nèi)形成柵電極的工序；蝕刻上述層間絕緣膜、絕緣層和埋入絕緣膜的一部分，形成與上述擴(kuò)散層連接的接觸孔的工序；在上述接觸孔內(nèi)，形成上層配線的工序。
(4)本發(fā)明的形成MISFET的半導(dǎo)體器件的制造方法包含在半導(dǎo)體襯底的內(nèi)部形成空洞的工序；在上述半導(dǎo)體襯底上形成與上述空洞連接的孔的工序；在上述空洞和孔的表面露出的半導(dǎo)體襯底的表面形成后柵絕緣膜的工序；在由上述后柵絕緣膜覆蓋表面的上述空洞和孔內(nèi)形成后柵電極的工序；在上述上部構(gòu)造的上述MISFET的溝道區(qū)域上形成偽柵的工序；向上述偽柵未被覆蓋的上述半導(dǎo)體襯底內(nèi)導(dǎo)入雜質(zhì)，形成源和漏區(qū)域的工序；在上述偽柵周圍形成層間絕緣膜的工序；選擇除去上述偽柵，由上述層間絕緣膜構(gòu)成側(cè)壁，形成上述半導(dǎo)體襯底和后柵電極露出的柵溝的工序；在上述柵溝的底面形成前柵絕緣膜的工序；蝕刻上述柵溝底面的上述前柵絕緣膜的一部分，形成與上述后柵電極連接的接觸孔的工序；在上述柵溝以及接觸孔內(nèi)，形成和上述后柵電極功函數(shù)不同的前柵電極的工序。
(5)本發(fā)明的形成MISFET的半導(dǎo)體器件的制造方法包含在半導(dǎo)體襯底的內(nèi)部形成空洞的工序；在上述半導(dǎo)體襯底上形成與上述空洞連接的孔的工序；在上述空洞和孔的表面露出的半導(dǎo)體襯底的表面形成后柵絕緣膜的工序；在由上述后柵絕緣膜覆蓋表面的上述空洞和孔內(nèi)形成后柵電極的工序；在上述半導(dǎo)體襯底上形成前柵絕緣膜的工序；在上述MISFET的溝道區(qū)域上的上述前柵絕緣膜上，形成和上述后柵電極功函數(shù)不同的前柵電極的工序；在未由上述前柵電極覆蓋的上述半導(dǎo)體襯底內(nèi)選擇導(dǎo)入雜質(zhì)的工序；蝕刻上述前柵電極和前柵絕緣膜的一部分，形成與上述后柵電極連接的孔的工序；在上述孔內(nèi)和前柵電極上形成電極的工序。


圖1是展示實(shí)施方式1的半導(dǎo)體器件的結(jié)構(gòu)的圖。
圖2是展示實(shí)施方式2的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖3是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖4是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖5是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖6是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖7是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖8是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖9是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖10是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖11是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖12是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖13是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖14是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖15是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖16是展示實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。
圖17是說明實(shí)施方式2的半導(dǎo)體器件的工作狀態(tài)的圖。
圖18是展示實(shí)施方式3的半導(dǎo)體器件的結(jié)構(gòu)的斷面圖。
圖19是展示實(shí)施方式4的半導(dǎo)體器件的結(jié)構(gòu)的斷面圖。
圖20是展示實(shí)施方式5的半導(dǎo)體器件的結(jié)構(gòu)的圖。
圖21是展示實(shí)施方式6的半導(dǎo)體器件的基本結(jié)構(gòu)的圖。
圖22是展示實(shí)施方式6的半導(dǎo)體器件的結(jié)構(gòu)的斷面圖。
圖23是展示實(shí)施方式7的使用了DTMOSFET的CMOS倒相器的結(jié)構(gòu)的電路圖。
圖24是展示實(shí)施方式7的邏輯電路中經(jīng)常使用的2輸入NAND電路結(jié)構(gòu)的電路圖。
圖25展示圖24所示的2輸入NAND電路的真值表的圖。
圖26是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖27是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖28是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖29是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖30是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖31是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖32是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖33是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖34是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖35是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖36是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖37是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖38是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖39是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖40是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖41是展示使用了實(shí)施方式8的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖42是展示使用了實(shí)施方式8的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖43是展示使用了實(shí)施方式8的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖44是展示使用了實(shí)施方式8的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖45是展示使用了實(shí)施方式8的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖46是展示使用了實(shí)施方式8的DTCMOS的2輸入NAND電路的制造方法的工序圖。
圖47是展示實(shí)施方式9的金屬柵DTnMOSFET的結(jié)構(gòu)的斷面圖。
圖48是展示實(shí)施方式10的半導(dǎo)體器件的制造工序的工序斷面圖。
圖49是展示實(shí)施方式10的半導(dǎo)體器件的制造工序的工序斷面圖。
圖50是展示用圖48～圖49所示的工序制成的半導(dǎo)體器件的Ig-Vg特性的特性圖。
圖51是展示用以往的制造工序制成的半導(dǎo)體器件的Ig-Vg特性的特性圖。
符號說明1支持襯底2埋入氧化膜3活性層4柵絕緣膜5金屬柵電極6p+擴(kuò)散層7EIB8溝道9側(cè)壁絕緣膜具體實(shí)施方式
以下參照

本發(fā)明的實(shí)施方式。
實(shí)施方式1一般，在DTMOSFET中，連接?xùn)?グ-ト)和阱(ウエル)(SOI襯底的情況下是Si體)把阱作為后柵(バツクグ-ト)使用。進(jìn)而，后柵的柵絕緣膜是耗盡層。為了降低閾值電壓Vth，需要增大襯底偏置系數(shù)γ。
γ＝|dVth/dVbs|＝Cdep/Cox
在此，Vbs是后偏置電壓，Cdep是由耗盡層產(chǎn)生的耗盡層電容，Cox是柵絕緣膜電容。
即，為了增大襯底偏置系數(shù)γ，只要增大耗盡層電容Cdep即可。因此，只要提高阱的雜質(zhì)濃度減小耗盡層厚即可，但如果單純提高阱的雜質(zhì)濃度則存在閾值電壓上升的問題。因而，把溝道的雜質(zhì)分布圖(プロフアイル)設(shè)置為臺階(ステツプ)狀的技術(shù)是有效的。即，需要形成在溝道表面的雜質(zhì)濃度低、在深的地方(深度＞數(shù)10nm以上)階梯狀地變化為高濃度的溝道分布圖。于是可以在低地抑制閾值電壓的同時(shí)增大襯底偏置系數(shù)γ(＝dVth/dVbs)。
但是，這樣的臺階狀溝道分布圖的形成是困難的。這是因?yàn)闉榱诵纬伤?，需要δ摻雜技術(shù)，另外，必須使溝道形成后的熱工序極其低溫化的緣故。
因而在本發(fā)明中提出圖1所示那樣的構(gòu)造的DTMOSFET。圖1是展示本發(fā)明的實(shí)施方式1的半導(dǎo)體器件的結(jié)構(gòu)的圖。圖1(a)是平面圖，圖1(b)是同一圖(a)的A-A’部的斷面圖。
本器件，如圖1所示，使用Si支持襯底1、埋入氧化膜2以及Si活性層3層積的SOI襯底。在Si支持襯底1的表面形成與埋入氧化膜2接觸的p+擴(kuò)散層6。p型Si活性層3，由下部構(gòu)造3b，和被形成在下部構(gòu)造3b上與Si支持襯底1的主面平行的斷面積比下部構(gòu)造3b小的上部構(gòu)造3a構(gòu)成。在上部構(gòu)造3a側(cè)面形成側(cè)壁絕緣膜9。在Si活性層3的上部構(gòu)造3a的溝道區(qū)域上形成柵絕緣膜4。在柵絕緣膜4上，形成覆蓋側(cè)壁絕緣膜9的表面和下部構(gòu)造3b側(cè)面的金屬柵電極5。在Si活性層3的上部構(gòu)造3a內(nèi)，如夾著金屬柵電極5那樣，形成源S和漏D。
如果在柵電極5上施加電壓，則在上部構(gòu)造3a表面形成溝道8。另外，通過從被形成在埋入氧化膜2之下的p+擴(kuò)散層6施加電場，在Si活性層3背面界面上電感應(yīng)EIB(Electrically Induced Body，蓄積空穴或者電子)7。該被電感應(yīng)的EIB7和下部構(gòu)造3b側(cè)面部的金屬柵電極5電氣連接。
這樣一來，得到以下的優(yōu)點(diǎn)。
(1)因?yàn)榭梢噪姎庑缘匦纬膳c理想的臺階狀溝道分布圖等效的構(gòu)造，所以可以增大襯底偏置系數(shù)γ。其結(jié)果，可以實(shí)現(xiàn)閾值電壓的進(jìn)一步降低。
即，可以最大限度發(fā)揮DTMOS的性能提高效果。
(2)因?yàn)橥ㄟ^電感應(yīng)的高濃度的載流子電氣連接Si半導(dǎo)體層3和金屬柵電極5，所以即使在Si半導(dǎo)體層側(cè)面不形成高濃度雜質(zhì)擴(kuò)散層也可以降低接觸電阻。
(3)因?yàn)樵赟i活性層3側(cè)面進(jìn)行柵電極5和Si活性層3的連接，所以可以減少接觸部分的平面布局(レイアウト)面積。
(4)因?yàn)镈TMOS工作，所以可以得到S因子＝60mV/decade(理想值)、低閾值電壓、高遷移率、高驅(qū)動力。
(5)根據(jù)DTMOS的工作原理，即使溝道硅厚度有偏差，也可以抑制閾值電壓偏差。
實(shí)施方式2在本實(shí)施方式中，詳細(xì)說明為了實(shí)現(xiàn)實(shí)施方式1的圖1所示的半導(dǎo)體器件的制造方法。
圖2是展示本發(fā)明的實(shí)施方式2的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。圖3～圖16是展示本發(fā)明的實(shí)施方式2的半導(dǎo)體器件的制造工序的工序斷面圖。在圖3～圖16中，圖n(a)相當(dāng)于圖2的A-A’部的斷面圖，圖n(b)相當(dāng)于圖2的B-B’部的斷面圖(n＝3～16)。
如果按照工序順序進(jìn)行說明，則首先如圖3所示，準(zhǔn)備層積有Si支持襯底11、埋入氧化層12，以及Si活性層13的SOI襯底。在此，Si活性層13的膜厚度例如是60nm。接著，向Si活性層13和Si支持襯底11離子注入硼，在埋入氧化膜12下的硅襯底11的表面層形成p+高濃度雜質(zhì)層14。
接著，如圖14所示，在Si活性層13上順序形成厚度5nm左右的硅氧化膜15、厚度100nm左右的硅氮化膜16。那樣，對硅氧化膜15以及硅氮化膜16形成圖案，使得內(nèi)部剩下源和漏區(qū)域，以及形成溝道區(qū)域的區(qū)域。而后，把硅氧化膜15以及硅氮化膜16作為掩膜，蝕刻Si活性層13達(dá)30nm左右。在至此的工序中，在Si活性層13形成凸?fàn)畹纳喜繕?gòu)造13a。
接著，如圖5所示，在整個(gè)面上堆積硅氮化膜后，通過進(jìn)行RIE等的各向異性蝕刻，在上部構(gòu)造的側(cè)壁形成側(cè)壁絕緣膜17。
如圖6所示，把側(cè)壁絕緣膜17以及硅氮化膜16用作掩膜，對Si活性層13的下部構(gòu)造進(jìn)行各向異性蝕刻，使埋入氧化膜12露出，形成深度50nm左右的淺槽(シヤロ-·トレンチ)。在至此的工序中，Si活性層13，被加工成島狀。島狀的Si活性層13，被加工為下部構(gòu)造13b，和被形成在下部構(gòu)造13b上的、與Si支持襯底11的主面平行的斷面積比下部構(gòu)造13b小的上部構(gòu)造13a。
接著，如圖7所示，在堆積硅氧化膜后，通過用CMP對硅氧化膜的表面進(jìn)行平坦化，在Si活性層13和側(cè)壁絕緣膜17的周圍形成元件分離絕緣膜18。
接著，如圖8所示，在除去殘留在Si活性層13上的硅氮化膜16和硅氧化膜15后，氧化Si活性層13的表面，形成5nm左右的薄熱氧化膜19。
接著，如圖9所示，在熱氧化膜19上，在以100nm左右的厚度堆積多晶硅后，對多晶硅形成圖案，之后在形成柵電極的區(qū)域形成偽柵20。而后，把偽柵20作為掩膜使用，進(jìn)行n型雜質(zhì)的離子注入，形成源·漏擴(kuò)散層21。在此的離子注入條件的一例為，n型雜質(zhì)是As，加速電壓是45keV，劑量(ド-ズ量)是3×1015cm-2。在離子注入后，為了使源/漏擴(kuò)散層活性化，進(jìn)行～1000℃的退火處理。
接著，如圖10所示，在堆積硅氮化膜后，通過進(jìn)行各向異性蝕刻，在偽柵20的側(cè)面形成厚度30nm左右的隔層(スペ-サ)22。在整個(gè)面上堆積TEOS-SiO2膜23大約150nm后，用CMP對TEOS-SiO2膜的表面進(jìn)行平坦化，使偽柵20和隔層22的頂上露出。
接著，如圖11所示，通過CDE或者濕蝕刻等除去偽柵20，在柵形成預(yù)定區(qū)域形成柵溝24。通過HF系的濕蝕刻，除去在柵溝24的底面露出的熱氧化膜19，使Si活性層(上部構(gòu)造)13在柵溝24的底面露出。
在此形成原本的柵絕緣膜。因?yàn)槭窃谝呀?jīng)形成源/漏后，所以以后不存在600℃以上的高溫?zé)崽幚砉ば?。因而在柵絕緣膜上不只是SiO2膜還可以使用HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和(Ba，Sr)TiO3等的高電介質(zhì)膜、強(qiáng)電介質(zhì)膜等，可以在柵電極中使用金屬材料。在柵絕緣膜中使用了高電介質(zhì)膜和強(qiáng)電介質(zhì)膜的情況下，需要根據(jù)所使用的柵絕緣膜選擇柵電極材料，可以使用Al、W、Ru、Mo、TiN、TaN、WN、Nb等。
在本實(shí)施方式中，展示作為High-k柵絕緣膜使用ZrO2膜、作為柵電極使用Al/TiN的例子。
接著，如圖12所示，氮化在柵溝24的底面露出的Si活性層13的表面從而形成薄的氮化膜(未圖示)后，堆積實(shí)際膜厚度3nm左右的ZrO2膜25。而后，作為第1層的金屬柵電極，使用CVD法形成膜厚度5nm左右的TiN膜26。
接著，如圖13所示，在TiN膜26上，形成抗蝕劑27，把抗蝕劑27作為掩膜在選擇性地蝕刻SiO2的條件下進(jìn)行RIE，形成接觸孔28。之后，通過在接觸孔28內(nèi)埋入柵電極，電氣連接?xùn)烹姌O和Si活性層(下部構(gòu)造)13。
在蝕刻時(shí)，因?yàn)橛蒘i活性層13側(cè)壁的硅氮化膜構(gòu)成的側(cè)壁絕緣膜17成為蝕刻阻擋(ストツパ-)，所以Si活性層13表面的邊緣未露出。另外，因?yàn)樵谛纬蒚iN膜26后進(jìn)行抗蝕劑加工，所以因?yàn)椴恍枰跂沤^緣膜的正上方進(jìn)行抗蝕劑圖案形成，所以不需要擔(dān)心柵絕緣膜的可靠性劣化。在Si活性的兩側(cè)面形成2個(gè)接觸孔28的原因是，即使硅體的電阻提高，施加在柵電極上的電位也可以很好地傳送到Si活性層13的各個(gè)角落。
如圖14所示，在除去抗蝕劑27后，堆積300nm左右Al膜29，在埋入柵溝24以及接觸孔28后，用CMP平坦化Al膜29表面，并且順序進(jìn)行TiN膜26和ZrO2膜25的平坦化。在至此的工序中，在柵溝24內(nèi)形成TiN膜26和Al膜29的層積構(gòu)造的金屬柵電極。
接著，如圖15所示，在整個(gè)面上用CVD法堆積TEOS-SiO2膜，形成層間絕緣膜30。而后，對層間絕緣膜30、TEOS-SiO2膜23、以及熱氧化膜19進(jìn)行圖案形成，形成與源·漏擴(kuò)散層21連接的接觸孔31a，以及與柵電極連接的接觸孔(未圖示)。另外，對層間絕緣膜30、TEOS-SiO2膜23、元件分離絕緣膜18，以及埋入氧化膜12進(jìn)行圖案形成，形成與p+擴(kuò)散層14連接的接觸孔31b。接觸孔31a和接觸孔31b的形成，可以同時(shí)進(jìn)行，也可以分別進(jìn)行。
以下，如圖16所示，在堆積配線材料，例如Al膜后，通過進(jìn)行圖案形成，形成與源·漏擴(kuò)散層21連接的上層金屬配線32，以及與p+擴(kuò)散層14連接的上層金屬配線33。這時(shí)，與Al膜29連接的上層金屬配線(未圖示)也同時(shí)形成。
通過以上的工序，完成本實(shí)施方式的半導(dǎo)體器件。
如果采用本實(shí)施方式所示的半導(dǎo)體器件，則可以得到以下效果。
(1)因?yàn)榭梢噪姎庑纬珊屠硐氲摩膿诫s溝道(臺階狀溝道分布圖)等效的溝道構(gòu)造，所以DTMOS晶體管的性能(驅(qū)動電流、襯底偏置系數(shù)等)提高。即可以最大限度地發(fā)揮DTMOS性能提高的效果。
(2)圖17展示在p+擴(kuò)散層14上施加電壓的狀態(tài)。如圖17所示，通過在p+擴(kuò)散層14上施加電壓，在與埋入氧化膜12連接的Si活性層13的底面感應(yīng)出高濃度的空穴40。因而，即使在Si活性層13和柵電極的連接部位不形成高濃度雜質(zhì)擴(kuò)散層，也可以降低接觸電阻。
實(shí)施方式3圖18是展示本發(fā)明的實(shí)施方式3的半導(dǎo)體器件的結(jié)構(gòu)的斷面圖。在本實(shí)施方式中，形成有CMOS晶體管。制造方法因?yàn)楹蛯?shí)施方式2相同所以省略。形成有p型體13a以及n+型源/漏區(qū)域21a的nMOS晶體管的EIB是空穴。另外，形成有n型體13b以及p+型源/漏區(qū)域21b的pMOS晶體管的EIB是電子。金屬柵電極29和體13a、13b，在Si活性層13下部的側(cè)面電氣連接。因?yàn)槭墙饘贃?，所以無論在n型、p型的哪個(gè)活性層都可以取得低電阻接觸。進(jìn)而，在是多晶硅柵的情況下，由于摻雜劑是n+或者p+，存在可以低電阻接觸的活性層哪一方是導(dǎo)電型的問題。
另外，溝道SOI的導(dǎo)電型，在反向模式(Inversion-mode)工作的情況下，是p型(nMOS)、n型(pMOS)，在積累模式(Accumulation-mode)工作的情況下，是n型(nMOS)、p(pMOS)。有關(guān)反向模式工作、積積模式工作的說明，請參照文獻(xiàn)Makoto Takamiya和Toshiro Hiramoto著的“High performance electrically induced body dynamic threshold SOIMOSFET(EIB-DTMOS)with large body effect and low thresholdvoltage，”IEDM Tach.Dig.pp.423-426，1998。
如果采用本實(shí)施方式，則對于nMOS、pMOS兩方，都可以得到和實(shí)施方式1、2所示的半導(dǎo)體器件相同的優(yōu)點(diǎn)。
實(shí)施方式4圖19是展示本發(fā)明的實(shí)施方式4的半導(dǎo)體器件的結(jié)構(gòu)的斷面圖。在本實(shí)施方式中，連接?xùn)烹姌O29和體(ボデイ)13的接觸(コンタクト)只在1個(gè)位置上形成。該半導(dǎo)體器件的制造方法因?yàn)楹蛯?shí)施方式2相同所以省略。由于把接觸設(shè)置為1個(gè)，因而可以得到和實(shí)施方式1、2同樣的優(yōu)點(diǎn)，進(jìn)而，因?yàn)榻佑|的數(shù)減少，所以可以減少布局面積。
實(shí)施方式5圖20是展示本發(fā)明的實(shí)施方式5的半導(dǎo)體器件的結(jié)構(gòu)的圖。
圖20(a)是半導(dǎo)體器件的平面圖，圖20(b)是同一圖(a)的A-A’部的斷面圖。如圖20所示，在埋入氧化膜上形成有兩個(gè)島狀的Si活性層13a、b。在兩個(gè)Si活性層13a、b上，分別形成有側(cè)壁絕緣膜17、ZrO2膜25以及TiN膜26。
而后，如覆蓋分別形成在兩個(gè)Si活性層13a、b上的側(cè)壁絕緣膜17、TiN膜26上以及Si活性層13的側(cè)面那樣形成柵電極29。在本實(shí)施方式的半導(dǎo)體器件中，晶體管的溝道被分成2個(gè)，通過并聯(lián)的2個(gè)子晶體管(サブトランジスタ)的結(jié)合形成1個(gè)晶體管。如圖20(a)所示，是晶體管的柵寬度W＝W1+W2。
如果是本實(shí)施方式的構(gòu)成，則除了可以得到和實(shí)施方式1一樣的效果外，因?yàn)榭梢詼p小各個(gè)柵寬度，所以柵電位可以充分地傳到體上(體的電阻對動作速度不產(chǎn)生不利影響)。當(dāng)然，也可以用2個(gè)或以上的子晶體管構(gòu)成1個(gè)晶體管。
實(shí)施方式6在本實(shí)施方式中，考慮把耗盡層置換為絕緣膜。圖21是展示本發(fā)明的實(shí)施方式6的半導(dǎo)體器件的基本結(jié)構(gòu)。如圖21所示，把以往的DTMOS的阱部分置換為后柵電極41，把耗盡層(δ摻雜層)置換為后柵絕緣膜42和硅溝道層43。這樣，把形成在前柵絕緣膜44上的前柵電極45設(shè)置成n+型poly-Si膜，把后柵電極41設(shè)置成p+型poly-Si膜，改變了前柵電極45和后柵電極41的功函數(shù)后的雙柵結(jié)構(gòu)，和以往的DTMOS一樣工作。更詳細(xì)的工作說明，請參照參考文獻(xiàn)Stephen Tang著的“Dynamic ThresholdMOSFETs for Future Integrated Circuits”(Doctor thesis at University ofCalifornia，Berkeley，2001，可以在因特網(wǎng)上找到http//www-device.eecs.berkeley.edu/～stang/thesis.pdf)。
這樣，如果把耗盡層置換為后柵絕緣膜42，因?yàn)槿菀走M(jìn)行后柵絕緣膜的薄膜化，所以可以使襯底偏置效果γ最大化。
采用這樣的構(gòu)造，形成圖22(a)、(b)那樣的DTMOSFET(也可以稱為雙柵極晶體管)。圖22是展示本發(fā)明的實(shí)施方式6的半導(dǎo)體器件的結(jié)構(gòu)的斷面圖。在圖22中，51是Si支持襯底，52是埋入絕緣膜、53是源/漏區(qū)域，54是硅襯底。圖22(a)所示的DTMOSFET使用SOI襯底形成，圖22(b)所示的DTMOSFET使用整體(バルク)的硅襯底54。在圖22(b)所示的DTMOSFET中，在形成于硅襯底54內(nèi)的空洞內(nèi)形成后柵電極41，以及后柵絕緣膜42。
通過采用在本實(shí)施方式中說明的結(jié)構(gòu)，可以實(shí)現(xiàn)具有以下那樣的優(yōu)點(diǎn)的理想的DTMOSFET。
(1)因?yàn)榭梢孕纬珊屠硐氲摩膿诫s溝道(臺階狀溝道分布圖)等效的溝道構(gòu)造，所以可以增大襯底偏置系數(shù)γ。其結(jié)果，可以實(shí)現(xiàn)閾值電壓的進(jìn)一步降低。
即可以最大限度地發(fā)揮DTMOS的性能提高效果。
(2)因?yàn)楹髺沤^緣膜將后柵電極和源/漏區(qū)域絕緣分離，所以可以形成沒有順方向接合泄漏的DTMOS晶體管。因此，即使電源電壓Vdd在0.7V或以上也可以使用DTMOS。
實(shí)施方式7在本實(shí)施方式中，說明使用在實(shí)施方式6中說明的構(gòu)造的DTMOSFET的，2輸入NAND電路。
圖23是展示使用了DTMOSFET的CMOS倒相器的結(jié)構(gòu)的電路圖。因?yàn)樵贒TMOSFET中有特征的地方是電氣連接?xùn)藕挖?，所以倒相器?nèi)的n阱、p阱之間(最一般的是，共同具有同樣?xùn)排渚€的多個(gè)DTMOS晶體管的阱相互之間)通過柵電氣短路。因而，不需要在這樣的阱之間形成分離用絕緣膜。
圖24、圖25是分別展示在邏輯電路中經(jīng)常使用的2輸入NAND的結(jié)構(gòu)的電路圖、真值表。
在圖26～40中，以該2輸入NAND電路為例，說明本發(fā)明的實(shí)施方式7的半導(dǎo)體器件的制造方法。
圖26～40是展示使用了實(shí)施方式7的DTCMOS的2輸入NAND電路的制造方法的工序圖。在圖26～圖40中，(a)是平面圖，(b)是A-A’部的斷面圖，(c)是B-B’的斷面圖，(d)是C-C’斷面圖。
按照工序順序進(jìn)行說明。首先，如圖26所示，在硅襯底81表面形成p型阱82以及n型阱83。在柵形成預(yù)定區(qū)域下的硅襯底81內(nèi)形成由ESS技術(shù)(參考文獻(xiàn)T.Sato等人著的“ESS，”IEDM Tech.Dig.，pp.000-000，1999)產(chǎn)生的空洞84。簡單地說明空洞的形成方法。在硅襯底81上用熱氧化法以及CVD法形成氧化膜層后進(jìn)行圖案形成，把該圖案形成后的氧化膜作為掩膜用公知的RIE法進(jìn)行硅襯底的蝕刻。其后，在剝離氧化膜后，通過例如在氫氣等的還原型氣體氛圍中進(jìn)行熱處理，在硅襯底81中形成空洞84。
接著，如圖27所示，在硅襯底81上，順序形成厚度5nm左右的硅氧化膜85、厚度100nm左右的硅氮化膜86。在對硅氧化膜85以及硅氮化膜86進(jìn)行圖案形成后，把圖案形成后的硅氮化膜86作為掩膜，在硅襯底81形成深度200nm左右的溝，通過在該溝中埋入硅氧化膜形成元件分離(STI)87。在形成溝時(shí)，使溝貫通空洞84，溝的底面形成得比空洞84的底面還深。通過這樣地形成，空洞84被分?jǐn)喑煽斩?4a和空洞84b二部分。
進(jìn)而，雖然空洞84在溝的側(cè)面露出，但通過使埋入溝內(nèi)的材料的堆積條件最佳化，可以不把埋入材料埋入空洞84內(nèi)。
接著，如圖28所示，全面地對硅氧化膜形成具有蝕刻選擇性的硅氮化膜88。接著，在硅氮化膜88上形成涉及nMOS一側(cè)的空洞84a和元件分離87的一部分的開口。而后，把硅氮化膜88作為掩膜用RIE除去元件分離87，形成與空洞84連接的孔89。
接著如圖29所示，在露出于空洞84a以及孔89的表面的p型阱82以及硅襯底81的表面，形成厚度4nm左右的熱氧化膜90。接著，如圖30所示，在如埋入空洞84以及孔89內(nèi)那樣堆積p+型poly-Si膜91后，用CMP法對p+型poly-Si膜91的表面進(jìn)行平坦化。硅氮化膜88作為CMP阻擋起作用。該p+型poly-Si膜91，成為nMOS一側(cè)的后柵。選擇材料使得nOS側(cè)的后柵電極的功函數(shù)比之后形成的前柵電極材料的功函數(shù)大。
接著，如圖31所示，在硅氮化膜88上形成涉及pMOS側(cè)的空洞84b和元件分離87的一部分的開口。這時(shí)，開口也可以形成為有些不一致地覆蓋在p+型poly-Si膜91上。而后，以硅氮化膜88作為掩膜用RIE除去元件分離87，形成與空洞84b連接的孔92。
接著，如圖32所示，和nMOS側(cè)一樣，在形成厚度4nm左右的熱氧化膜93后，形成n+型poly-Si膜94。該n+型poly-Si膜94，成為pMOS側(cè)的后柵。選擇材料使得pMOS側(cè)的后柵電極的功函數(shù)比之后形成的前柵電極材料的功函數(shù)小。
進(jìn)而，熱氧化膜(后柵絕緣膜)90、93的膜厚度，優(yōu)選地，形成為此后被形成在阱上的柵絕緣膜(前柵絕緣膜)的膜厚度的3倍左右的膜厚度。其原因請參照文獻(xiàn)Stephen Tang著的“Dynamic Threshold MOSFETs forFuture Integrated Circuits”(Doctor thesis at University of California，Berkeley，2001，可以在因特網(wǎng)上找到http//www-device.eecs.berkeley.edu/～stang/thesis.pdf)。
接著，如圖33所示，除去不需要的p+型poly-Si膜91、n+型poly-Si膜94，硅氮化膜88，硅氧化膜85、87。然后，在p型阱82、n型阱83、p+型poly-Si膜91以及n+型poly-Si膜94的表面，形成膜厚度4nm左右的新的硅氧化膜95。
接著，如圖34所示，在表面用LPCVD法堆積膜厚度100nm左右的硅氮化膜96。為了形成之后除去的偽柵，對硅氮化膜96進(jìn)行圖案形成，有選擇地在柵形成區(qū)域上保留。進(jìn)而，硅氮化膜96在后面的加工中作為離子注入時(shí)的掩膜、CM阻擋等使用。
然后，在用抗蝕劑覆蓋pMOS側(cè)的表面后，在nMOS一側(cè)進(jìn)行n型雜質(zhì)的離子注入，形成n+源/漏擴(kuò)散層97。在除去抗蝕劑用抗蝕劑覆蓋nMOS一側(cè)的表面后，在pMOS一側(cè)進(jìn)行p型雜質(zhì)的離子注入，形成p+源/漏擴(kuò)散層98。此時(shí)形成源/漏擴(kuò)散層97、98使得與氧化膜90、93連接。
進(jìn)而，如果有必要，則也可以形成延伸(エクステンシヨン)構(gòu)造。在延伸構(gòu)造的情況下在延伸用的離子注入后，在硅氮化膜96的側(cè)面形成由硅氧化膜構(gòu)成的側(cè)壁。用于形成側(cè)壁的硅氧化膜的膜厚度是30nm左右，延伸用n-擴(kuò)散層的注入條件，是離子種類為As，加速電壓為15keV，劑量為3×1014cm-2左右。另外，n+源/漏擴(kuò)散層的注入條件，例如是離子種類為As，加速電壓為45keV，劑量為3×1015cm-2。在全部的離子注入結(jié)束后，為了使源/漏擴(kuò)散層97、98活性化，進(jìn)行～1000℃左右的退火處理。
接著，如圖35所示，全面地堆積TEOS-SiO2膜99后，用CMP(Chemical Mechanical Polishing)對TEOS-SiO2膜99的表面進(jìn)行平坦化，使硅氮化膜96的頂上露出。
接著，如圖36所示，用濕蝕刻等除去硅氮化膜96，在柵形成預(yù)定區(qū)域上形成柵溝100。通過HF系的濕蝕刻還除去偽柵下的硅氧化膜95。
在此形成原本的柵絕緣膜。因?yàn)槭窃谝研纬稍?漏擴(kuò)散層97、98后，所以以后不存在600℃以上的高溫?zé)崽幚砉ば颉Ｒ蚨跂沤^緣膜上不只是硅氧化膜也可以使用HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和(Ba，Sr)TiO3等的高電介質(zhì)膜、強(qiáng)電介質(zhì)膜等。另外，可以在柵電極中使用金屬材料。當(dāng)在柵絕緣膜中使用了高電介質(zhì)膜、強(qiáng)電介質(zhì)膜等的情況下，需要根據(jù)所使用的柵絕緣膜選擇柵電極材料，可以使用例如Al、W、Ru、Mo、TiN、TaN、WN等。
在此說明作為High-k柵絕緣膜使用ZrO2膜，作為柵電極說明使用Al膜/TiN膜的例子。
如圖37所示，在使硅襯底81的表面薄地氮化后，堆積實(shí)際膜厚度3nm左右的ZrO2膜，形成柵絕緣膜101。而后，作為第1層的金屬柵電極，用CVD法堆積形成膜厚度5nm左右的TiN膜102。TiN膜102，作為防止金屬材料對襯底擴(kuò)散的阻擋層(barrier)金屬起作用。
在TiN膜102上，形成在p+型poly-Si膜91和n+型poly-Si膜94的界面上具有開口的抗蝕劑(未圖示)。如圖38所示，把抗蝕劑作為掩膜，進(jìn)行RIE形成接觸孔103。也可以只蝕刻TiN膜102/ZrO2膜101，形成接觸孔103。但是，如圖38所示，某種程度地蝕刻TiN膜102/ZrO2膜101下的p+型poly-Si膜91以及n+型poly-Si膜94的一方好。通過這樣，之后在使前柵和p+型poly-Si膜91以及n+型poly-Si膜94接觸時(shí)，接觸面積增加可以減小電阻。另外，因?yàn)樵谛纬蒚iN膜102后進(jìn)行抗蝕劑加工，所以不需要在柵絕緣膜的正上方進(jìn)行抗蝕劑圖案形成，可以提高柵絕緣膜的可靠性。
在除去抗蝕劑后，如圖39所示，堆積膜厚度300nm左右的Al膜104，形成TiN膜102和Al膜104的層積構(gòu)造的金屬柵。對表面進(jìn)行CMP，在平坦化Al膜104的表面的同時(shí)，除去TEOS-SiO2膜99上的Al膜104、TiN膜102以及ZrO2膜101。
金屬柵形成后和通常的LSI制造加工一樣。如圖40所示，用CVD法堆積TEOS-SiO2膜，形成層間絕緣膜105，在源/漏以及柵電極上開接觸孔106，形成由以Al為主的材料構(gòu)成的上層金屬配線107。
如上所述，如果采用本實(shí)施方式，可以得到以下的效果。
(1)因?yàn)榭梢噪姎庑纬膳c理想的δ摻雜溝道(臺階狀溝道分布圖)等效的溝道構(gòu)造，所以可以增大襯底偏置系數(shù)γ。其結(jié)果，可以實(shí)現(xiàn)閾值電壓的進(jìn)一步降低。
即，可以最大限度發(fā)揮DTMOS的性能提高效果。
(2)因?yàn)楹髺沤^緣膜將后柵電極和源/漏區(qū)域絕緣分離，所以可以形成沒有順方向接合泄露的DTMOS晶體管。因此，即使電源電壓Vdd在0.7V或以上也可以使用DTMOS。
(3)因?yàn)楣铚系琅c各晶體管獨(dú)立，所以可以實(shí)現(xiàn)在相鄰的2個(gè)晶體管的溝道(或者阱)之間沒有短路電流的DTMOS構(gòu)造。即使在相鄰的2個(gè)晶體管共有源或者漏的情況下在溝道(或者阱)間也沒有短路電流流動。因?yàn)椴恍枰~外的元件分離構(gòu)造，所以可以縮小LSI的面積。
(4)因?yàn)?主要是)把硅表面?zhèn)?前柵側(cè))作為溝道使用，不把后柵側(cè)(硅空洞的表面)用作溝道，所以不需要注意后柵側(cè)的界面能級(準(zhǔn)位)。即后柵的形成變得容易。例如本實(shí)施方式那樣，即使后柵被埋入界面能級多的空洞形成也沒問題。
(5)因?yàn)椴恍枰灿袞诺亩鄠€(gè)DTMOS晶體管的后柵間的元件分離，所以可以削減電路布局面積。在以往的MOS中，后柵是n阱、p阱，需要將兩者絕緣分離。在本實(shí)施方式中，沒有后柵電極的n+poly-Si膜和p+poly-Si膜短路的問題。
實(shí)施方式8在圖41～46中，說明本發(fā)明的實(shí)施方式8的半導(dǎo)體器件的制造方法。
圖41～46，是展示使用實(shí)施方式8的DTCMOS的2輸入NAND電路的制造方法的工序圖。在圖41～46中，(a)是平面圖，(b)是A-A’部的斷面圖，(c)是B-B’的斷面圖，(d)是C-C’的斷面圖。
首先，形成圖41所示的構(gòu)造。該構(gòu)造，經(jīng)由實(shí)施方式7的圖26～32的工序形成。
接著，如圖42所示，在除去表面的硅氮化膜86以及硅氧化膜85后，在Si襯底81表面形成膜厚度1.5nm左右的柵絕緣膜110。柵絕緣膜110，堆積SiO2膜或者ZrO2等的高電介質(zhì)膜形成。
接著，如圖43所示，用LPCVD法堆積膜厚度150nm左右的poly-Si膜111。為了把Poly-Si膜加工成柵電極形狀，在poly-Si膜上形成抗蝕劑圖案(未圖示)。蝕刻(RIE)加工poly-Si膜，形成柵電極111。
接著，在除去抗蝕劑圖案后，如圖44所示，在柵電極111的側(cè)壁形成由膜厚度40nm左右的硅氮化膜構(gòu)成的側(cè)壁絕緣膜112。接著，在用抗蝕劑覆蓋pMOS一側(cè)的表面后，對nMOS一側(cè)進(jìn)行n雜質(zhì)的離子注入，形成n+源/漏擴(kuò)散層97。在除去抗蝕劑用抗蝕劑覆蓋nMOS一側(cè)的表面后，對pMOS一側(cè)進(jìn)行p型雜質(zhì)的離子注入，形成p+源/漏擴(kuò)散層98。這時(shí)形成源/漏擴(kuò)散層與氧化膜90、93接觸。
進(jìn)而，如果有必要，則也可以形成延伸構(gòu)造。在延伸構(gòu)造的情況下在延伸用的離子注入后，在硅氮化膜96的側(cè)面形成由硅氧化膜構(gòu)成的側(cè)壁絕緣膜112。用于形成側(cè)壁絕緣膜112的硅氧化膜的膜厚度是30nm左右，延伸用n-擴(kuò)散層的注入條件，是離子種類為As，加速電壓為15keV，劑量為3×1014cm-2左右。另外，n+源/漏擴(kuò)散層的注入條件，例如是離子種類為As，加速電壓為45keV，劑量為3×1015cm-2。在全部的離子注入結(jié)束后，為了使源/漏擴(kuò)散層活性化，進(jìn)行～1000℃左右的退火處理。
在NiT膜102上，形成在p+型poly-Si膜91和n+型poly-Si膜94的界面具有開口的抗蝕劑(未圖示)。而后，如圖44所示，把抗蝕劑作為掩膜，對柵電極111以及柵絕緣膜110進(jìn)行RIE形成接觸孔113。也可以只蝕刻柵電極111以及柵絕緣膜110，形成接觸孔113。但是，如圖44所示，某種程度地蝕刻柵電極111以及柵絕緣膜110下的p+型poly-Si膜91以及n+型poly-Si膜94的一方比較好。通過那樣，之后在使前柵和p+型poly-Si膜91以及n+型poly-Si膜94接觸時(shí)，可以增加接觸面積減小電阻。
另外，因?yàn)樵谛纬蒚iN膜102后進(jìn)行抗蝕劑加工，所以不需要在柵絕緣膜110的正上方進(jìn)行抗蝕劑圖案形成，可以提高柵絕緣膜110的可靠性。
在除去抗蝕劑后，全面地堆積Co膜。其后，如圖45所示，通過退火處理，使Co膜和Si反應(yīng)，在柵電極111上、源/漏97、98上、以及連接前柵電極和后柵電極的接觸孔113部分的poly-Si膜91、94上形成CoSi2膜114。如圖45所示，因?yàn)樵谶B接前柵電極和后柵電極的接觸孔113的側(cè)面露出的柵電極111的側(cè)面沒有側(cè)壁絕緣膜112，所以即使在接觸孔113側(cè)面露出的柵電極111的表面也形成CoSi2膜114。因而，引起橋接(ブリツジング)現(xiàn)象，在A-A’方向上電氣連接?xùn)烹姌O111。用CoSi2膜114電氣連接作為前柵的柵電極111和作為后柵的poly-Si膜91、94。
在金屬柵形成后和通常的LSI制造加工一樣。如圖46所示，用CVD法堆積TEOS-SiO2膜，形成層間絕緣膜115，在源/漏以及柵電極上開接觸孔116，形成由以Al為主的材料構(gòu)成的上層金屬配線117。
如上所述，如果采用由在本實(shí)施方式中所示的制造方法形成的半導(dǎo)體器件，則可以得到和實(shí)施方式7一樣的效果。
實(shí)施方式9圖47是展示本發(fā)明的實(shí)施方式9的金屬柵DTnMOSFET的結(jié)構(gòu)的斷面圖。該DT-nMOSFET的制造方法因?yàn)楹蛯?shí)施方式7一樣，所以省略其說明。
在本實(shí)施方式中，通過改變p+型poly-Si膜91a、91b的摻雜濃度，使得一方的p+型poly-Si膜91b的費(fèi)密能級(フエルミレベル)(功函數(shù))是4.9eV，另一方的p+型poly-Si膜91a是4.7eV。如果這樣設(shè)置，則在同一LSI內(nèi)容易形成閾值電壓不同的晶體管。在本實(shí)施方式的情況下，與p+型poly-Si膜91b側(cè)的DT-nMOSFET相比，p+型poly-Si膜91a側(cè)的DT-nMOSFET的閾值電壓更高。
如果采用本實(shí)施方式，可以得到和實(shí)施方式7一樣的優(yōu)點(diǎn)。進(jìn)而，通過改變后柵的功函數(shù)，可以在一個(gè)LSI內(nèi)形成多個(gè)(2個(gè)以上)具有不同閾值電壓的晶體管。即可以解決以往的完全耗盡化器件(還包含前柵和后柵的功函數(shù)相同的以往的雙柵晶體管)的缺點(diǎn)之一(難以形成多個(gè)閾值電壓這一點(diǎn))。
實(shí)施方式10圖48～圖49是展示本發(fā)明的實(shí)施方式10的半導(dǎo)體器件的制造工序的工序斷面圖。
首先，如圖48(a)所示，用熱氧化法以及CVD法在硅襯底121上形成硅氧化膜122。對硅氧化膜122進(jìn)行圖案形成，把該圖案形成后的氧化膜122作為掩膜用公知的RIE法進(jìn)行硅襯底121的蝕刻，形成溝123。
此后，如圖48(b)所示，在剝離硅氧化膜122后，通過例如在氫氣等的還原性氣體氛圍中的熱處理，在硅襯底121中形成空洞124。有關(guān)該處理的詳細(xì)，展示在特開2000-12858公報(bào)中。通過該處理，只是空洞124正上方的硅襯底121的表面高度降低，例如用被展示在特開2001-144276公報(bào)中的方法，也可以進(jìn)行襯底121表面的平滑化。此后，通過公知的阱形成法以及元件分離法，在硅襯底121上形成元件分離區(qū)域125，在pMOS區(qū)域形成n阱126a以及在nMOS區(qū)域形成p阱126b。
接著，如圖48(d)所示，全面地形成偽柵絕緣膜127后，用CVD法，以設(shè)置偽柵電極為目的，堆積膜厚度80nm的未摻雜(アンド-プ)的多晶硅128。此后，如圖48(e)所示，在把偽柵形成用的多晶硅膜128加工成柵電極形狀后，對nMOS、pMOS各自的區(qū)域進(jìn)行用于源/漏區(qū)域129a、b的摻雜的離子注入。對nMOS區(qū)域的p阱126b離子注入As，并且對pMOS區(qū)域的n阱區(qū)域126a離子注入B，形成源/漏區(qū)域129a、b。在此，離子注入的條件，對于As、B分別設(shè)置為加速電壓30keV、劑量4×1015cm-2，以及加速電壓3keV、劑量4×1015cm-2。
接著，如圖48(f)所示，全面地用CVD法堆積硅氧化膜130后，用公知的CMP法進(jìn)行硅氧化膜130的平坦化直至偽柵128的上部露出。在該狀態(tài)下進(jìn)行RTA處理，進(jìn)行離子注入的雜質(zhì)的活性化。RTA處理，例如在氮?dú)夥諊校?00℃，進(jìn)行1秒鐘。
接著，如圖49(g)所示，對氧化膜130只有選擇地蝕刻偽柵128。偽柵128的選擇蝕刻，例如使用CDE法。進(jìn)而通過由稀氟酸進(jìn)行的濕蝕刻剝離偽柵絕緣膜127，形成柵溝131。
接著，在柵溝131的底部形成直至空洞124的開口部(未圖示)。接著，如圖49(h)所示，通過用熱氧化法以及例如用CVD法形成鉭氧化物等的高電介質(zhì)膜，形成覆蓋空洞124內(nèi)部以及襯底表面的柵絕緣膜132。
接著，如圖49(i)所示，用濺鍍(スパツタ)法堆積200nm構(gòu)成溝道的上部一側(cè)的柵電極的Ta膜133。因?yàn)闉R鍍法具有各向異性，所以只在襯底表面堆積，不形成在空洞124內(nèi)部。
接著，如圖49(j)所示，用CVD法，堆積200nm構(gòu)成溝道的下部一側(cè)的柵電極的Al膜134。Al膜134，通過先形成的開口，堆積在空洞124的內(nèi)壁。用這樣的方法，在溝道的上部和下部上，可以形成作為柵電極分別具有不同的金屬的構(gòu)造。
接著，如圖49(k)所示，在用CVD法堆積鎢膜135，直到埋住至空洞124的開口部以及柵上部的凹部之后，用CMP法進(jìn)行表面的平坦化。其后，通過進(jìn)行配線工序，制成CMOS。
在調(diào)查用以上的工序制成的CMOS的Ig-Vg特性后，成為圖50那樣。nMOS、pMOS都未發(fā)現(xiàn)其特性有不同。這與在nMOS中，用表面?zhèn)鹊臇烹姌O使晶體管先變?yōu)镺N狀態(tài)相反，在pMOS中用空洞側(cè)的柵電極使晶體管先變?yōu)镺N。作為其結(jié)果，即使在任何類型的晶體管中，也認(rèn)為可以得到相同程度的閾值電壓。在圖50所示的Ig-Vg特性中，可知在其上升中看到臺階，而這是因?yàn)樵诟鱾€(gè)類型的晶體管中，首先在具有低閾值的柵一側(cè)變?yōu)镺N狀態(tài)后，具有高閾值的柵一側(cè)變?yōu)镺N狀態(tài)的緣故。
為了比較，用除了根據(jù)圖48、49所示的工序形成空洞的工序外的工序制成不是上述那樣構(gòu)造的、不具有空洞構(gòu)造的通常的金屬柵構(gòu)造的晶體管。圖51中展示其Ig-Vg特性。在nMOS和pMOS中，可知閾值電壓約有0.8V不同。這雖然在nMOS和pMOS中溝道區(qū)域的費(fèi)密能級有約0.8V不同，但是柵電極是1種的。
在上述本實(shí)施方式中，雖然作為柵絕緣膜使用了鉭氧化膜，但是可以考慮除此以外的材料，例如硅氧化物、硅氮化物、鋁氧化物、鋯氧化物、鉿氧化物等各種絕緣膜。另外，即使作為柵電極，也不限于上述2種金屬，只要是功函數(shù)不同的二種金屬即可。作為選擇的金屬或者金屬化合物的種類的指導(dǎo)原則，通過把一方的金屬或者金屬化合物的功函數(shù)設(shè)置在4.7eV或以上，把另一方設(shè)置在4.7eV或以下，nMOS、pMOS都可以設(shè)置為低閾值電壓。另外通過把兩種功函數(shù)差設(shè)置在0.5eV～1.0V的范圍，可以把nMOS和pMOS兩者的閾值電壓設(shè)置在相同程度。作為使用的電極的金屬的種類，并不限于本實(shí)施方式所述的Al、Ta，可以使用W、Ti、Mo、Cu等。另外，也可以使用TiN等的金屬化合物和TiSi2、WSi2、MoSi2等的金屬硅化物。
另外，即使作為其制作方法，也并不限于本實(shí)施方式的方法，也可以使用同時(shí)形成上部、下部的柵電極，其后只在上部的電極進(jìn)一步堆積不同種類的金屬，只在上部的柵電極，使功函數(shù)變化的方法。或者，也可以在上部、下部兩方形成同一種類的柵電極后，只剝離上部或者下部中的一方，使用第二金屬或者金屬化合物在剝離的一側(cè)形成柵電極。
本實(shí)施方式所示的半導(dǎo)體器件，因?yàn)槭前植亢谋M化器件的非對稱雙柵MOSFET，所以不一定DTMOS工作。但是，溝道的厚度充分薄并且完全耗盡化工作，并且后柵絕緣膜厚度和溝道厚度如果滿足文獻(xiàn)StephenTang著的“Dynamic Threshold MOSFETs for Future Integrated Circuits”(Doctor thesis at University of California，Berkeley，2001，可在因特網(wǎng)上找到http//www-device.eecs.berkeley.edu/～stang/thesis.pdf)所示的條件，則DTMOS工作。
進(jìn)而，本發(fā)明并不限于上述各實(shí)施方式，在實(shí)施階段中可以在不脫離其主旨的范圍中進(jìn)行各種變形。進(jìn)而，在上述實(shí)施方式中包含各種階段的發(fā)明，通過在所揭示的多個(gè)構(gòu)成要件中的適宜組合可以抽出各種發(fā)明。例如，即使從實(shí)施方式中所示的全部構(gòu)成要件中刪除幾個(gè)構(gòu)成要件，也可以解決在本發(fā)明要解決的問題欄中所述的問題，在得到在發(fā)明的效果欄中所述的效果的情況下，可以把刪除該構(gòu)成要件的結(jié)構(gòu)作為發(fā)明抽出。
如果如上述那樣按照本發(fā)明，因?yàn)榭梢噪姎庑纬珊屠硐氲呐_階狀溝道分布圖等效的構(gòu)造，所以可以增大襯底偏置系數(shù)γ，可以實(shí)現(xiàn)閾值電壓的進(jìn)一步降低。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，具備半導(dǎo)體襯底；被形成在半導(dǎo)體襯底內(nèi)的溝道區(qū)域；被形成在該半導(dǎo)體襯底的溝道區(qū)域上的前柵絕緣膜；被形成在該前柵絕緣膜上的前柵電極；如夾著上述溝道區(qū)域那樣被形成在上述半導(dǎo)體襯底內(nèi)的源和漏區(qū)域；相對上述前柵電極被形成在上述半導(dǎo)體襯底內(nèi)、和前柵電極電氣連接、與前柵電極功函數(shù)不同的后柵電極；以及在相對上述前柵絕緣膜的上述后柵電極表面形成的后柵絕緣膜；其中，上述后柵電極的邊緣具有圓度。
2.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于向上述源和漏區(qū)域?qū)雗型雜質(zhì)，上述前柵電極的功函數(shù)比后柵電極的功函數(shù)小。
3.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于向上述源和漏區(qū)域?qū)雙型雜質(zhì)，上述前柵電極的功函數(shù)比后柵電極的功函數(shù)大。
4.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，進(jìn)一步具備被形成在上述半導(dǎo)體襯底內(nèi)的第2溝道區(qū)域；如夾著第2溝道區(qū)域那樣被形成在上述半導(dǎo)體襯底內(nèi)的第2源和漏區(qū)域；被形成在第2溝道區(qū)域上的第2前柵絕緣膜；被形成在第2前柵絕緣膜上、與上述前柵電極功函數(shù)相同的第2前柵電極；相對該第2前柵電極被形成在上述半導(dǎo)體襯底內(nèi)、與第2前柵電極電氣連接、與上述前柵電極功函數(shù)不同的第2后柵電極;以及在與第2前柵絕緣膜相對的第2后柵電極表面形成的第2后柵絕緣膜。
5.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述后柵絕緣膜的膜厚度是上述前柵絕緣膜的膜厚度的3倍或以下。
6.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述溝道區(qū)域，由前柵絕緣膜、源和漏區(qū)域、后柵絕緣膜包圍。
7.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述前柵電極和后柵電極，分別用不同的金屬或者金屬化合物構(gòu)成。
8.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述前柵電極和后柵電極，是分別被導(dǎo)入了導(dǎo)電型不同的雜質(zhì)的硅。
9.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述后柵電極由后柵絕緣膜所覆蓋。
10.一種半導(dǎo)體器件的制造方法，是形成MISFET的半導(dǎo)體器件的制造方法，其特征在于，包含在半導(dǎo)體襯底的內(nèi)部形成空洞的工序；在上述半導(dǎo)體襯底形成與上述空洞連接的孔的工序；在露出于上述空洞和孔的表面的半導(dǎo)體襯底的表面形成后柵絕緣膜的工序；在表面用上述后柵絕緣膜覆蓋的上述空洞和孔內(nèi)形成后柵電極的工序；在形成上述半導(dǎo)體襯底上的上述MISFET的柵電極的區(qū)域形成偽柵的工序；向上述偽柵未被覆蓋的上述半導(dǎo)體襯底內(nèi)導(dǎo)入雜質(zhì)，形成源和漏區(qū)域的工序；在上述偽柵周圍形成層間絕緣膜的工序；選擇除去上述偽柵，側(cè)壁用上述層間絕緣膜構(gòu)成，形成上述半導(dǎo)體襯底和后柵電極露出的柵溝的工序；在上述柵溝的底面形成前柵絕緣膜的工序；蝕刻上述柵溝底面的上述前柵絕緣膜的一部分，形成與上述后柵電極連接的接觸孔的工序；以及在上述柵溝和接觸孔內(nèi)，形成與上述后柵電極功函數(shù)不同的前柵電極的工序。
11.權(quán)利要求10所述的半導(dǎo)體器件的制造方法，其特征在于在上述前柵絕緣膜上形成阻擋層金屬，蝕刻上述阻擋層金屬和上述前柵絕緣膜的一部分形成上述接觸孔。
12.一種半導(dǎo)體器件的制造方法，是形成MISFET的半導(dǎo)體器件的制造方法，其特征在于，包含在半導(dǎo)體襯底的內(nèi)部形成空洞的工序；在上述半導(dǎo)體襯底上形成與上述空洞連接的孔的工序；在露出于上述空洞和孔的表面的半導(dǎo)體襯底的表面形成后柵絕緣膜的工序；在表面用上述后柵絕緣膜覆蓋的上述空洞和孔內(nèi)形成后柵電極的工序；在形成上述半導(dǎo)體襯底上的上述MISFET的柵電極的區(qū)域形成前柵絕緣膜的工序；在上述前柵絕緣膜上，形成與上述后柵電極功函數(shù)不同的前柵電極的工序；向未用上述前柵電極覆蓋的上述半導(dǎo)體襯底內(nèi)選擇導(dǎo)入雜質(zhì)的工序；蝕刻上述前柵電極和前柵絕緣膜的一部分，形成與上述后柵電極連接的接觸孔的工序；以及在上述接觸孔內(nèi)和前柵電極上形成電極的工序。
13.權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于作為上述后柵電極，形成主要導(dǎo)入了第1導(dǎo)電型的雜質(zhì)的硅層，作為上述前柵電極形成導(dǎo)入了第2導(dǎo)電型的雜質(zhì)的硅。
14.權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于在上述半導(dǎo)體襯底上堆積金屬膜，使上述金屬膜和上述前柵電極選擇反應(yīng)，在上述孔內(nèi)和前柵電極上形成上述電極，除去未反應(yīng)的金屬膜。
全文摘要
本發(fā)明提供了一種半導(dǎo)體器件及其制造方法，其目的在于，在DTMOS中增大襯底偏置系數(shù)γ，實(shí)現(xiàn)進(jìn)一步降低閾值電壓。具備Si支持襯底；向支持Si襯底(1)的表面層導(dǎo)入雜質(zhì)形成的擴(kuò)散層(6)；被配設(shè)在擴(kuò)散層(6)上的埋入絕緣膜(2)；被配設(shè)在埋入絕緣膜(2)上的島狀的Si活性層(3)；被形成在活性層(3)內(nèi)的溝道(8)；如夾著溝道(8)那樣被形成在活性層(3)內(nèi)的源和漏區(qū)域S、D；被形成在溝道(3)上的柵絕緣膜(4)；在該柵絕緣膜(4)上并且在活性層(3)的側(cè)面上形成的，將上述溝道(8)、源和漏S、D絕緣分離的柵電極(5)；與上述活性層連接的電極。
文檔編號H01L21/336GK1722466SQ20051008429
公開日2006年1月18日 申請日期2003年5月13日 優(yōu)先權(quán)日2002年5月13日
發(fā)明者八木下淳史, 水島一郎, 佐藤力 申請人:株式會社東芝