專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明，涉及一種半導體裝置，特別是涉及一種包含異質結(heterojunction)雙極晶體管的半導體裝置。
背景技術：
攜帶電話、PDA、DVC以及DSC之類的便攜式電子機器的功能越來越多。市場上，需要小型且質輕的產品。與此要求對應，就要求高集成的系統(tǒng)LSI。
實現(xiàn)高集成系統(tǒng)LSI的模塊的一例，為高頻雙極晶體管。作為以提高高頻雙極晶體管的高性能化為目標的結構的一例，為具有由硅鍺(SiGe)合金構成的基極層的、異質結雙極晶體管。
特開平4-179235號公報，公開了具有圖11所示的SiGe基極異質結雙極晶體管結構的半導體裝置的制造方法。圖12，為該晶體管的發(fā)射極·基極區(qū)域的部分放大圖。
如圖11所示，在P-型硅基板(未圖示)上，通過n+型集電極填埋層101，外延生長具有集電極層功能的n-型層(外延層)102。n-型層102，除了作為集電極層以及集電極取出層所必須的部分外，剩余部分被蝕刻除去。在元件分離區(qū)域中形成溝，通過氧化膜103向此溝中填埋多晶硅膜104。實施集電極形成和元件分離填埋后的基板表面，被用氧化膜(填埋氧化膜)105平坦化，再在其上通過外延生長形成基極以及發(fā)射極。即、外延生長具有內部基極層功能的p型SiGe層(SiGe合金層)106，并依次在其上外延生長具有發(fā)射極層功能的n型硅層107、以及具有發(fā)射極·接觸層(發(fā)射極電極)功能的n+型硅層108。n+型硅層108以及n型硅層107，被用氧化膜109掩蓋、由蝕刻去除，僅殘留作為發(fā)射極所必須的區(qū)域。殘留的p型SiGe層106中、具有內部基極層功能的區(qū)域的外側，被氧化膜(側壁膜)110以及氧化膜109掩蓋，蝕刻至給定深度，并在此處通過選擇外延生長形成具有外部基極層功能的p+型SiGe層111。
圖12所示的現(xiàn)有的SiGe基極異質結雙極晶體管結構中，作為發(fā)射極層的n型硅層107，為具有中央膨脹部(凸起部)的T字狀。發(fā)射極層107和發(fā)射極電極108的接觸面150，位于比側壁膜110的下面160靠上的位置。發(fā)射極-基極結合，形成于中央膨脹部的下側。因此，涉及發(fā)射極-基極結合的部分的寬度(發(fā)射極層的寬度)We2，比n+型硅層(發(fā)射極電極)108的寬度We1大了不少。
要想制造性能更高的半導體裝置(SiGe基極異質結雙極晶體管)，必須通過在現(xiàn)有結構中對n+型硅層(發(fā)射極電極)108更精細地實施加工來縮小寬度We1，作為其結果需要縮小發(fā)射極層的寬度We2。因此，導入高精度的曝光裝置必不可少。這會導致制造成本的增加。

發(fā)明內容
本發(fā)明的目的就在于，提供一種半導體裝置，其具有涉及發(fā)射極-基極結合部分的寬度被縮小后的發(fā)射極層。
本發(fā)明的一個方式的半導體裝置，具備半導體基板；集電極層，設于半導體基板上；導電層，設于集電極層上，具有基極層功能；硅膜，設于導電層上；發(fā)射極電極，設于硅膜上，具有側面；以及，第1膜，具有下面，覆蓋發(fā)射極電極的側面。硅膜，包含與發(fā)射極電極接觸，具有發(fā)射極層功能的第1區(qū)域；和，與此第1區(qū)域不同的第2區(qū)域。第1區(qū)域和發(fā)射極電極的接觸面，位于比第1膜的下面的水平面靠上的水平面。硅膜的第2區(qū)域的至少一部分，位于導電層和第1膜之間，導電層與第1膜相接。
本發(fā)明的另一個方式的半導體裝置，具備半導體基板；集電極層，設于半導體基板上；導電層，設于集電極層上，具有基極層功能；硅膜，設于導電層上；發(fā)射極電極，設于硅膜上，具有側面；以及，第1膜，具有下面，覆蓋發(fā)射極電極的側面。硅膜包含包含與發(fā)射極電極相接觸的上面的發(fā)射極層；和，除發(fā)射極層之外的硅區(qū)域。發(fā)射極層的上面，位于比第1膜的下面的水平面靠上的水平面。發(fā)射極層，位于硅膜的中央附近。硅區(qū)域，由位于發(fā)射極層之下的下部、和圍住發(fā)射極層的外緣的邊緣部構成。硅區(qū)域的邊緣部，位于導電層和第1膜之間，且與導電層以及第1膜這雙方相接。


圖1為關于本發(fā)明的第1實施方式的半導體裝置的剖面圖。
圖2為圖1的半導體裝置的部分放大圖。
圖3至圖9為用于說明有關本發(fā)明的第1實施方式的半導體裝置的制造工序的剖面圖。
圖10為有關本發(fā)明的第2實施方式的半導體裝置的剖面圖。
圖11為現(xiàn)有的SiGe基極異質結雙極晶體管的剖面圖。
圖12為圖11的晶體管的部分放大圖。
具體實施例方式
下面，對本發(fā)明的第1實施方式的半導體裝置進行說明。所有的附圖中，相同的構成要素標以相同的符號，并省略說明。
圖1為第1實施方式的SiGe基極異質結雙極晶體管的剖面圖，圖2為圖1的發(fā)射極-基極區(qū)域的部分放大圖。
如圖1所示，在硅基板1上，形成具有集電極層功能的外延層2。在外延層2的一部分上，用STI技術(Shallow Trench Isolation淺溝隔離)形成元件分離區(qū)域3。在外延層2上，形成具有基極區(qū)域功能的SiGe合金層4。SiGe合金層4上，形成硅膜5、和具有發(fā)射極層功能的n型擴散層6。n型擴散層6，是在T字狀的硅膜5上擴散n型雜質形成的層，擴散前的硅膜5被加工為T字狀。另外在n型擴散層6上，形成多晶硅膜7a以及氮化硅膜8。n型擴散層6、多晶硅膜7a、以及氮化硅膜8，再被由絕緣膜構成的側壁膜(side wall側壁)9圍住。n型擴散層6和多晶硅膜7a的接觸面50，位于比側壁膜9的下面60靠上的位置。即，接觸面50和硅基板1之間的距離，比下面60與硅基板1之間的距離的大。另外，硅膜5，位于由絕緣膜構成的側壁膜9和SiGe合金層4之間，且與側壁膜9和SiGe合金層4相接。在其周圍，形成連著基極區(qū)域的p+型擴散層10。
SiGe合金層4為本發(fā)明的“導電層”的示例，硅膜5為本發(fā)明的“第2區(qū)域”的示例，n型擴散層6為本發(fā)明的“第1區(qū)域”的示例，側壁膜9為本發(fā)明的“第1膜”的示例，多晶硅膜7a為本發(fā)明的“發(fā)射極電極”的示例。
如圖12所示，在現(xiàn)有結構的發(fā)射極層中，涉及發(fā)射極-基極結合的部分的寬度為We2。與此相對，本發(fā)明的第1實施方式中，如圖2所示，在與現(xiàn)有結構加工尺寸相同的硅膜5的內部，存在第1區(qū)域6和第2區(qū)域。第1區(qū)域6具有發(fā)射極層功能。在發(fā)射極層6的下側，形成發(fā)射極-基極結合部。即，發(fā)射極-基極結合部的寬度We3，比硅膜5和SiGe合金層4的界面的寬度(相當于圖12的寬度We2)小。另外，通過對往硅膜5擴散n型雜質進行控制，還能令發(fā)射極層6的寬度即所述結合部的寬度We3，與寬度We1實質相等。從而，不用導入高精度的曝光裝置，就能縮小發(fā)射極層6的寬度。若減小發(fā)射極層的寬度、即令寬度為We3或We1，則能用比硅膜和SiGe合金層界面的寬度為We2時小的電流，獲得相同的電流密度。因此，能夠形成耗電低的晶體管，其結果能夠獲得高性能的半導體裝置。
本發(fā)明的第1實施方式中，由于硅膜5的至少一部分，位于SiGe合金層4和側壁膜9之間的位置，且與SiGe合金膜4以及側壁膜9相接，因此發(fā)射極-基極結合部的面積，比現(xiàn)有結構(硅膜5部分還具有發(fā)射極層功能的情況)窄。因此，能夠提供將結合尺寸面積比現(xiàn)有結構窄的那部分結合電容削減掉的晶體管(半導體裝置)。
參照圖3～圖9，對本發(fā)明的第1實施方式的半導體裝置的制造工藝進行說明。
(工序1圖3)在p型硅基板1上，用例如STI技術形成元件分離區(qū)域3。然后，將n型雜質離子注入來活性化，以便制造集電極層2。例如，將磷(P)以500～4000keV左右的加速能量注入，形成3×1013cm-2至3×1015cm-2左右的濃度。
(工序2圖4)用減壓CVD(化學氣相沉積)法，令以1×1019cm- 3左右摻雜了硼(B)的硅鍺(SiGe)合金層4、以及不含鍺(Ge)的硅膜5外延生長。令SiGe合金層4、以及硅膜5的膜厚，分別為10nm至100nm左右。
雖然SiGe合金層4的Ge濃度，可在層內一定，但若令Ge濃度為從與硅膜5相接一側起朝著集電極層2逐漸增加的傾斜型輪廓(profile)，能夠縮短基極上行進的電子的行進時間，形成高速動作的晶體管。此時優(yōu)選令Ge濃度，與硅膜5相接的一側為實質0％左右、與集電極層2相接的一側為15％至20％左右。
在硅膜5上，可與SiGe合金層4同樣摻雜硼(B)，或也可不實施摻雜。
再有，在SiGe合金層4的成膜之前，也可用減壓CVD法，使不含硼(B)的硅膜、或不含硼(B)的SiGe合金層外延生長。
(工序3圖5)然后，用平版印刷法設置抗蝕膜圖案，通過干蝕刻，將硅膜5以及SiGe合金層4的不需要的部分除去。
(工序4圖6)用減壓CVD法，將摻雜1×1020cm-3左右以上的n型雜質的多晶硅膜7成膜，再將氮化硅膜8成膜。作為n型雜質，使用例如砷(As)或磷(P)。令多晶硅膜7的膜厚，為100nm至300nm左右，令氮化硅膜8的膜厚，為50nm至200nm左右。
(工序5圖7)用平版印刷法設置抗蝕膜圖案，并用干蝕刻，按照氮化硅膜8、多晶硅膜7、硅膜5的順序實施蝕刻加工。此時，不是實施干蝕刻直到硅膜5完全除去，而是在SiGe合金層4上的整個面上殘留有一部分的狀態(tài)下就結束干蝕刻。從而，硅膜5完成T字形狀70。此時，多晶硅膜7，被加工成具有發(fā)射極電極功能的多晶硅膜7a，和位于SiGe合金層4與硅膜5的周圍、由多晶硅膜構成的側壁膜7b。
(工序6圖8)采用CVD法形成氧化硅膜，接著通過用干蝕刻法實施全面蝕刻，在氮化硅膜8、多晶硅膜7a、以及硅膜5的中央膨脹部(凸起部)的周圍，形成由氧化硅膜構成的側壁膜9。再通過將例如將四乙氧基硅烷(TEOS)/氧(O2)混合氣體以720℃左右加熱處理，來將氧化硅膜成膜，并且膜厚約為100nm至400nm左右。
(工序7圖9)采用離子注入法、將硼(B)離子注入之后，由熱處理實施活性化，并形成p+擴散層10。離子注入條件，為例如將BF2以1keV至30keV的加速能量，完成1×1014cm-2至5×1015cm-2的注入量。在此注入條件下，由于離子不能通過存在于多晶硅膜7a上的膜厚約100nm的氮化硅膜8，因此多晶硅膜7a中不會注入硼。
(工序8圖1)然后，實施熱處理，使多晶硅膜7a的n型雜質擴散至硅膜5之中，形成n型擴散層6。其結果，在硅膜5內形成發(fā)射極-基極結合。熱處理，采用RTA裝置，實施5秒～30秒左右、1050℃左右的熱處理。
硅膜5內形成的發(fā)射極層(n型擴散層)6，雖然由來自多晶硅膜7a的n型雜質的擴散形成，但由于擴散并非僅在縱深方向、還往橫向行進，因此有效的發(fā)射極寬度可能比多晶硅膜7a的寬度寬。然而，在本發(fā)明的第1實施方式中，由于發(fā)射極層(n型擴散層6)和發(fā)射極電極(多晶硅膜7a)的接觸面50，位于比側壁膜9的下面60靠上的位置，因此側壁膜9構成擴散屏障，阻礙向n型擴散層6的橫向擴散。因此，縮小了發(fā)射極層的寬度。
最后，雖未特別圖示，但在除去氮化硅膜8之后，在多晶硅膜7a以及p+擴散層10上，形成鈷(Co)或鈦(Ti)，并實施熱處理來形成硅化鈷膜或硅化鈦膜。然后，將等離子TEOS膜等的層間絕緣膜堆積在半導體基板的表面上，形成NPN晶體管的集電極電極部、基極電極部、以及發(fā)射極電極部的接觸開口，并通過形成由鈦等構成的勢壘(barrier)金屬層、以及由鋁或鋁合金構成的導電層，可制造具有NPN晶體管的雙極晶體管。
通過第1實施方式，作為發(fā)射極層的第1區(qū)域6的寬度We3，比硅膜5和導電層4之間的界面的寬度(圖12的We3)小。此結構，相比發(fā)射極層160的寬度、與硅膜和導電層106之間的界面的寬度We3相同的結構，用較小的電流能夠獲得同樣的電流密度，能夠獲得較高的電流放大率。因此，能夠制造耗電量小的晶體管。另外，由于硅膜5的第2區(qū)域的至少一部分(例如外緣部)，位于導電層4和第1膜9之間，且與導電層4以及第1膜9相接，因此涉及發(fā)射極-基極結合的部分的面積，比第2區(qū)域也具有發(fā)射極層功能的現(xiàn)有結構(例如圖12)小。因此，能夠制造將結合面積比現(xiàn)有結構減小的那部分結合電容削減的晶體管。從而，本發(fā)明能夠提供高性能的半導體裝置。
通過第1實施方式，第1區(qū)域6和發(fā)射極電極7a之間的接觸面50，位于比第1膜9的下面60靠上的位置。因此，第1膜9構成雜質的擴散屏障，抑制雜質往橫向擴散。從而，能夠將第1區(qū)域6的寬度We3控制性良好地縮小。
通過第1實施方式，SiGe合金層4的帶隙比硅膜5的帶隙窄。與第1區(qū)域6的下面未達到導電層4之中的情況(第1區(qū)域6的下面處于硅膜5中的情況)相比，從發(fā)射極層往基極層注入的電子所對應的屏障變低。其結果，發(fā)射極注入效率變大，能夠獲得更高的電流放大率，提供性能更高的半導體裝置。
圖10，為本發(fā)明的第2實施方式的SiGe基極異質結雙極晶體管的剖面圖。與第1實施方式不同的地方在于，n型擴散層6的下面設于SiGe合金層4之中。
硅膜5a為本發(fā)明“第2區(qū)域”的示例，n型擴散層6a為本發(fā)明“第1區(qū)域”的示例。
通過n型擴散層6a的下面達到SiGe合金層4之中，與未達到SiGe合金層4的情況相比，從具有發(fā)射極層功能的n型擴散層6a的下面、至集電極層2的距離變短，能夠縮短從發(fā)射極層側流入集電極層的電子的移動時間，能夠形成高速動作的晶體管。從而，能夠提供性能更高的半導體裝置。
要制造本發(fā)明的第2實施方式的半導體裝置，在第1實施方式的工序2中，用減壓CVD法將硅膜5a形成30nm左右，并在工序8中，使用RTA裝置、實施5秒左右1050℃左右的熱處理。如此，由于多晶硅膜7a的n型雜質，朝著集電極層2側擴散40nm左右，因此通過膜厚30nm左右的硅膜5a、到達SiGe合金層4內。其結果，與n型擴散層6a的下面(發(fā)射極-基極結合部)沒有到達SiGe合金層4之中的情況(n型擴散層6a的下面處于硅膜5a之中的情況)相比，發(fā)射極注入效率變大，能夠獲得更高的電流放大率。這是因為，在n型擴散層6a的下面處于SiGe合金層4之中的情況下，SiGe合金層的帶隙比硅膜的帶隙窄，與n型擴散層6a的下面處于硅膜5a之中的情況相比，從發(fā)射極層往基極層注入的電子所對應的屏障的高度縮小。從而，由于能令從發(fā)射極層往基極層注入的電子所對應的屏障的高度，比從基極層注入到發(fā)射極層的空穴所對應的屏障的高度還要更小，因此能夠提高發(fā)射極注入效率，能夠實現(xiàn)更高的電流放大率。從而，能夠提供性能更高的半導體裝置。
第2實施方式具有與第1實施方式相同的優(yōu)點。
在本發(fā)明中，導電層包含因導入P型或N型雜質而獲得導電性的半導體。
以上，雖然根據(jù)實施方式對本發(fā)明進行了詳細說明，但本發(fā)明并非限定于此，在不脫離本發(fā)明的主旨的范圍內，可以適用于各種雙極晶體管。
權利要求
1.一種半導體裝置，其特征在于具備半導體基板(1)；集電極層(2)，設于所述半導體基板(1)上；導電層(4)，設于所述集電極層上，具有基極層功能；硅膜(5)，設于所述導電層上；發(fā)射極電極(7a)，設于所述硅膜上，具有側面；以及，第1膜(9)，具有下面(60)，覆蓋所述發(fā)射極電極(7a)的所述側面，所述硅膜(5)，包含與所述發(fā)射極電極(7a)接觸，具有發(fā)射極層(6)功能的第1區(qū)域(6)；和，與此第1區(qū)域不同的第2區(qū)域，所述第1區(qū)域(6)和所述發(fā)射極電極(7a)之間的接觸面(50)，位于比所述第1膜(9)的所述下面的水平面靠上方的水平面，所述硅膜(5)的所述第2區(qū)域的至少一部分，位于所述導電層(4)和所述第1膜(9)之間，所述導電層(4)與所述第1膜(9)相接。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于所述發(fā)射極電極(7a)包含雜質，所述第1區(qū)域(6)通過實施從所述發(fā)射極電極向所述硅膜的所述雜質的熱擴散來形成。
3.根據(jù)權利要求1所述的半導體裝置，其特征在于所述導電層(4)為硅鍺(SiGe)合金層，所述第1區(qū)域(6)的下面達到所述導電層之中。
4.根據(jù)權利要求1所述的半導體裝置，其特征在于所述接觸面(50)到所述半導體基板的距離，比所述第1膜(9)的所述下面到所述半導體基板的距離大。
5.一種半導體裝置，其特征在于具備半導體基板(1)；集電極層(2)，設于所述半導體基板(1)上；導電層(4)，設于所述集電極層上，具有基極層功能；硅膜(5)，設于所述導電層上；發(fā)射極電極(7a)，設于所述硅膜上，具有側面；以及，第1膜(9)，具有下面(60)，覆蓋所述發(fā)射極電極(7a)的所述側面，所述硅膜(5)包含包含與所述發(fā)射極電極(7a)相接觸的上面(50)的發(fā)射極層(6)；和，除所述發(fā)射極層之外的硅區(qū)域，所述發(fā)射極層(6)的上面(50)，位于比所述第1膜(9)的所述下面的水平面靠上方的水平面，所述發(fā)射極層(6)，位于所述硅膜(5)的中央附近，所述硅區(qū)域，由位于所述發(fā)射極層之下的下部、和圍住所述發(fā)射極層的外緣的邊緣部構成，所述硅區(qū)域的所述邊緣部，位于所述導電層(4)和所述第1膜(9)之間，且與所述導電層(4)以及所述第1膜(9)這雙方相接。
6.根據(jù)權利要求5所述的半導體裝置，其特征在于所述發(fā)射極電極(7a)包含雜質，所述第1區(qū)域(6)通過實施從所述發(fā)射極電極向所述硅膜的所述雜質的熱擴散來形成。
7.根據(jù)權利要求5所述的半導體裝置，其特征在于所述導電層(4)為硅鍺(SiGe)合金層，所述第1區(qū)域(6)的下面達到所述導電層之中。
8.根據(jù)權利要求5所述的半導體裝置，其特征在于所述接觸面(50)到所述半導體基板的距離，比所述第1膜(9)的所述下面到所述半導體基板的距離大。
9.(圖2)根據(jù)權利要求5所述的半導體裝置，其特征在于所述硅區(qū)域的所述下部，僅與所述導電層(4)相接。
10.(圖2)根據(jù)權利要求5所述的半導體裝置，其特征在于所述第1膜，為沿著所述發(fā)射極電極的所述側面延伸的筒狀的側壁(9)，所述側壁，具有沿著與所述半導體基板平行的面測定的第1寬度(9的直徑)，所述發(fā)射極層(6)，具有沿著與所述半導體基板平行的面測定的第2寬度(We3)，所述第2寬度小于所述第1寬度。
11.(圖2)根據(jù)權利要求10所述的半導體裝置，其特征在于所述硅膜(5)，具有沿著與所述半導體基板平行的面測定的第3寬度(5的直徑)，所述第3寬度小于所述第1寬度、大于所述第2寬度(We3)。
全文摘要
本發(fā)明提供一種設置有具有窄的基極結合部分的發(fā)射極層的半導體裝置。半導體裝置，包含設于半導體基板上的集電極層。導電層設于集電極層上，具有基極層功能。硅膜設于導電層上。發(fā)射極電極設于硅膜上。第1膜覆蓋發(fā)射極電極的側面。硅膜包含與發(fā)射極電極接觸，具有發(fā)射極層功能的第1區(qū)域；和，與此第1區(qū)域不同的第2區(qū)域。第1區(qū)域和發(fā)射極電極的接觸面，位于比第1膜的下面的水平面靠上的水平面。硅膜的第2區(qū)域的至少一部分，位于導電層和第1膜之間，導電層與第1膜相接。
文檔編號H01L29/737GK1722461SQ20051008469
公開日2006年1月18日 申請日期2005年7月18日 優(yōu)先權日2004年7月16日
發(fā)明者藤原秀二, 小出辰彥 申請人:三洋電機株式會社