專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，更具體地講，涉及一種用于控制施加于金屬氧化物半導(dǎo)體(MOS)晶體管上的基底電壓的技術(shù)，其中源極與基底彼此分開。
背景技術(shù)：
在CMOS晶體管中，當(dāng)在沿正向施加基底偏壓(正向偏壓)的狀態(tài)下施加噪聲時(shí)，可能發(fā)生閉鎖現(xiàn)象。為了描述閉鎖現(xiàn)象，寄生雙極晶體管(可控硅整流器結(jié)構(gòu))保持為在供電端子和接地端子之間恒定地產(chǎn)生大電流的導(dǎo)通狀態(tài)。閉鎖現(xiàn)象的產(chǎn)生會(huì)導(dǎo)致大規(guī)模集成電路(LSI)發(fā)生故障并且操作失效。
如圖9所示，作為用于防止產(chǎn)生閉鎖現(xiàn)象的慣用方法，提供二極管元件來控制基底電壓的上限。在所示的結(jié)構(gòu)中，該二極管元件中產(chǎn)生的二極管電流被轉(zhuǎn)換為電壓，該電壓與預(yù)定的閾值進(jìn)行比較，以便將產(chǎn)生的基底偏壓控制在預(yù)定的閾值之下。例如，這種構(gòu)造在日本未審專利申請(qǐng)公開2001-156261中有所敘述(第4-6、19頁，圖9和圖77)。
但是，該二極管中產(chǎn)生的電流根據(jù)其形狀而變化。因此，該二極管不是必定能提供適合于準(zhǔn)確測(cè)量構(gòu)成半導(dǎo)體集成電路的物理結(jié)構(gòu)中所產(chǎn)生的電壓的結(jié)構(gòu)。此外，因?yàn)殚]鎖現(xiàn)象是由于雙極晶體管的可控硅整流器結(jié)構(gòu)所放大的電流而產(chǎn)生的，所以閉鎖現(xiàn)象會(huì)根據(jù)PMOS基底電壓和NMOS基底電壓的值而在不同情況下產(chǎn)生。換句話說，存在正向偏壓僅產(chǎn)生在NMOS基底中的情況，以及正向偏壓同時(shí)產(chǎn)生在NMOS和PMOS基底中的情況。因此，很難精確控制使用二極管的慣用技術(shù)中的閉鎖現(xiàn)象。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的是防止在MOS晶體管基底受到正向偏壓時(shí)產(chǎn)生閉鎖現(xiàn)象，以獲得更高的操作頻率。根據(jù)本發(fā)明的一種半導(dǎo)體集成電路包括MOS基底，具有相互分開的基底區(qū)域(MOS)和源極區(qū)域；偽(dummy)MOS電路，與該MOS電路基底分離，并具有相互分開的基底區(qū)域(偽)和源極區(qū)域(偽)；基底電壓產(chǎn)生電路，用于產(chǎn)生要施加到該基底區(qū)域(MOS)和基底區(qū)域(偽)上的基底電壓；比較電路，用于測(cè)量該偽MOS基底中產(chǎn)生的電流。該基底區(qū)域(偽)與源極區(qū)域(偽)的面積比基本上等于基底區(qū)域(MOS)與源極區(qū)域(MOS)的面積比。
根據(jù)前述結(jié)構(gòu)，寄生雙極晶體管的特性，即例如閉鎖現(xiàn)象產(chǎn)生的概率，可以被容易而精確地觀測(cè)，這是因?yàn)閭蜯OS電路也準(zhǔn)確地模擬了該要被控制的MOS電路的寄生雙極晶體管。以前面方式，可以預(yù)測(cè)并因此防止要控制的邏輯電路的MOS電路中的閉鎖現(xiàn)象等。
在如上構(gòu)造的半導(dǎo)體集成電路中，該比較電路優(yōu)選計(jì)算基底區(qū)域(偽)中產(chǎn)生的電流與源極區(qū)域(偽)中產(chǎn)生的電流之間的比率，并將計(jì)算得到的電流比與預(yù)定基準(zhǔn)閾值進(jìn)行比較。
如上構(gòu)造的半導(dǎo)體集成電路優(yōu)選包括用于將噪聲施加到基底區(qū)域(偽)和源極區(qū)域(偽)中的至少一個(gè)的噪聲發(fā)生器。
根據(jù)前面構(gòu)造，噪聲被積極地施加到基底區(qū)域(偽)和源極區(qū)域(偽)中的至少一個(gè)，從而可以以更高的精確性檢測(cè)邏輯電路的MOS電路中的閉鎖現(xiàn)象等。
此外，根據(jù)本發(fā)明的一種半導(dǎo)體集成電路包括MOS基底，具有相互分開的基底區(qū)域(MOS)和源極區(qū)域；偽MOS電路，與該MOS電路基底分離，并具有相互分開的基底區(qū)域(偽)和源極區(qū)域(偽)；基底電壓產(chǎn)生電路，用于產(chǎn)生要施加到該基底區(qū)域(MOS)和基底區(qū)域(偽)上的基底電壓；比較電路，用于測(cè)量該偽MOS基底中產(chǎn)生的電流，其中面積比(源極區(qū)域(偽)面積/基底區(qū)域(偽)面積)大于面積比(源極區(qū)域(MOS)面積/基底區(qū)域(MOS)面積)。
根據(jù)前述構(gòu)造，可以得到增加基極電流和集電極電流之間比率的物理結(jié)構(gòu)。結(jié)果，可以顯著提高偽MOS電路中到閉鎖現(xiàn)象的轉(zhuǎn)換，并且可以以更高的精確度檢測(cè)到邏輯電路的MOS電路中的閉鎖現(xiàn)象。因此，可以進(jìn)一步提高檢測(cè)閉鎖現(xiàn)象的精確性。
如上構(gòu)造的半導(dǎo)體集成電路，還包括極限電壓產(chǎn)生電路，其中該極限電壓產(chǎn)生電路優(yōu)選根據(jù)該電流比與基準(zhǔn)閾值的比較結(jié)果，限制由該基底電壓產(chǎn)生電路產(chǎn)生的基底電壓。
結(jié)果，可以在閉鎖現(xiàn)象等可能發(fā)生的時(shí)間點(diǎn)預(yù)測(cè)并因此防止閉鎖現(xiàn)象等。
根據(jù)本發(fā)明，可以準(zhǔn)確地模擬要控制的邏輯電路的MOS電路中的寄生雙極晶體管，從而可以容易和精確地觀測(cè)其中產(chǎn)生的任何現(xiàn)象。結(jié)果，可以預(yù)測(cè)并因此防止MOS電路中產(chǎn)生的閉鎖現(xiàn)象等。
當(dāng)極限電壓產(chǎn)生電路適于根據(jù)源極電流和基底電流之間的比率限制基底電壓時(shí)，可以進(jìn)一步確信能夠達(dá)到前述效果。
此外，該半導(dǎo)體集成電路適于如下方式使得相對(duì)于MOS電路中布置形狀的面積比是適當(dāng)?shù)?，或者將噪聲顯著地施加于偽MOS電路，這樣可以更精確地檢測(cè)到MOS電路中的閉鎖現(xiàn)象。


通過如下優(yōu)選實(shí)施例的描述，本發(fā)明的這些及其它目的和優(yōu)點(diǎn)將變得清楚，并且在本發(fā)明所附帶的權(quán)利要求中將變得明顯。本說明書中沒有提到的本發(fā)明的許多其它優(yōu)點(diǎn)，在本領(lǐng)域技術(shù)人員實(shí)施本發(fā)明時(shí)將會(huì)被意識(shí)到。
圖1是圖示根據(jù)本發(fā)明優(yōu)選實(shí)施例的半導(dǎo)體集成電路構(gòu)造的結(jié)構(gòu)圖。
圖2是圖示根據(jù)該優(yōu)選實(shí)施例的閉鎖監(jiān)測(cè)電路的詳細(xì)構(gòu)造的電路圖。
圖3是根據(jù)該優(yōu)選實(shí)施例的偽MOS電路的圖示。
圖4是根據(jù)該優(yōu)選實(shí)施例的偽MOS電路的布置形狀(layout-shape)元件的圖示。
圖5是根據(jù)該優(yōu)選實(shí)施例的偽MOS電路的另一實(shí)例的圖示。
圖6顯示了根據(jù)該優(yōu)選實(shí)施例的SRAM電路的布置。
圖7是圖示根據(jù)該優(yōu)選實(shí)施例的極限電壓產(chǎn)生電路(下限電壓產(chǎn)生電路)的構(gòu)造的電路圖。
圖8是圖示根據(jù)該優(yōu)選實(shí)施例的基底電壓產(chǎn)生電路的構(gòu)造的電路圖。
圖9是PMOS晶體管和NMOS晶體管的基底偏壓-閾值電壓的曲線圖。
圖10是根據(jù)慣用技術(shù)的電流/電壓轉(zhuǎn)換電路的圖示。
具體實(shí)施例方式
下面參照附圖描述本發(fā)明的優(yōu)選實(shí)施例。圖1是圖示根據(jù)該優(yōu)選實(shí)施例的半導(dǎo)體集成電路10的構(gòu)造的結(jié)構(gòu)圖。
半導(dǎo)體集成電路10包括用于實(shí)現(xiàn)某項(xiàng)功能的邏輯電路11、基底電壓產(chǎn)生電路12、閉鎖監(jiān)測(cè)電路13和極限電壓產(chǎn)生電路14。
基底電壓產(chǎn)生電路12提供基底電壓到MOS電路中PMOS晶體管或NMOS晶體管的基底，以便在邏輯電路11中進(jìn)行控制。閉鎖監(jiān)測(cè)電路13監(jiān)測(cè)從基底電壓產(chǎn)生電路12提供到邏輯電路11的MOS電路的基準(zhǔn)電壓。極限電壓產(chǎn)生電路14控制基底電壓產(chǎn)生電路12的正向偏壓的極限值。
極限電壓產(chǎn)生電路14在邏輯電路11控制的MOS晶體管是PMOS晶體管的情況下，產(chǎn)生用于控制施加于PMOS晶體管的基底電壓的下限，同時(shí)在邏輯電路11控制的MOS晶體管是NMOS晶體管的情況下，產(chǎn)生用于控制施加于NMOS晶體管的基底電壓的上限。
圖2是圖示閉鎖監(jiān)測(cè)電路13的詳細(xì)構(gòu)造的實(shí)例的電路圖。閉鎖監(jiān)測(cè)電路13包括作為邏輯電路11的MOS晶體管的操作狀態(tài)準(zhǔn)確模擬的偽MOS電路21、第一電壓控制電路22、第二電壓控制電路23、電流/電壓轉(zhuǎn)換電路24、噪聲發(fā)生器25和26，以及用于從差動(dòng)放大器等輸出微分值的比較器27。
參照?qǐng)D3A-3C和圖4及圖5，說明偽MOS電路21的詳細(xì)構(gòu)造的實(shí)例。圖3A是偽MOS電路21的截面圖，圖3B是偽MOS電路21的平面圖，圖3C是僅寄生雙極晶體管的水平元件被取出的等效電路圖。
偽MOS電路21的剖視結(jié)構(gòu)是三阱結(jié)構(gòu)，其中提供有四個(gè)寄生雙極晶體管P1-P4。偽MOS電路21的最低部件是由硅形成的P基底。沿水平方向(該基底的平面方向)設(shè)置的兩個(gè)元件P2和P3是觸發(fā)閉鎖現(xiàn)象的雙極元件。這些元件P2和P3的結(jié)構(gòu)如圖3C所示。當(dāng)其電流增益超過“1”產(chǎn)生閉鎖現(xiàn)象時(shí)，這兩個(gè)雙極元件P2和P3進(jìn)入可控硅整流器狀態(tài)。此外，在圖3B中，N阱上的源極-漏極區(qū)域是P+擴(kuò)散層，而其上的基底區(qū)域是作為P+擴(kuò)散層的反轉(zhuǎn)擴(kuò)散層的N+擴(kuò)散層。P阱上的源極-漏極區(qū)域是N+擴(kuò)散層，而其上的基底區(qū)域是P+擴(kuò)散層。
圖4顯示邏輯電路11中普通MOS電路11a和偽MOS電路21的物理結(jié)構(gòu)。偽MOS電路21的基底區(qū)域的大小表示為寬(L)×長(W)，而普通MOS電路11a基底區(qū)域的大小表示為寬(L)×長(2.5W)，這表明偽MOS電路21基底區(qū)域(偽)的尺寸小于普通MOS電路11a基底區(qū)域的尺寸。此外，普通MOS電路11a的源極-漏極區(qū)域(MOS)的寬度為D，而偽MOS電路21的源極-漏極區(qū)域(偽)的寬度為1.2D，這表明偽MOS電路21的源極-漏極區(qū)域(偽)的尺寸大于普通MOS電路11a的源極-漏極區(qū)域(MOS)的尺寸。更具體地講，就寄生雙極晶體管而言，偽MOS電路21的基極面積小于普通MOS電路11a的基極面積，而其發(fā)射極和集電極面積大于普通MOS電路11a的發(fā)射極和集電極面積。因此，由偽MOS電路21的這種物理結(jié)構(gòu)產(chǎn)生的寄生雙極晶體管獲得的電流增益大于由普通MOS電路11a的這種物理結(jié)構(gòu)產(chǎn)生的寄生雙極晶體管獲得的電流增益。在偽MOS電路21的布置形狀元件中，基底區(qū)域與源極區(qū)域的面積比(源極區(qū)域(偽)面積/基底區(qū)域(偽)面積)設(shè)定為大于普通MOS電路11a中的基底區(qū)域與源極區(qū)域的面積比(源極區(qū)域(MOS)面積/基底區(qū)域(MOS)面積)，以便以更高的頻率和更高的精度監(jiān)測(cè)普通MOS電路11a中的閉鎖現(xiàn)象。
但是，對(duì)應(yīng)的面積比可以設(shè)置為相等，使得能夠以同樣方式監(jiān)測(cè)普通MOS電路11a中的閉鎖現(xiàn)象。圖5顯示的是偽MOS電路21b的物理布置，其中偽MOS電路21b具有與圖6中所示的SRAM電路布置中存儲(chǔ)單元陣列A的存儲(chǔ)器陣列相同的形狀。在圖5的情況下，在存儲(chǔ)單元陣列和偽MOS電路中，源極-漏極區(qū)域和基底區(qū)域分別具有相同的形狀和相同的尺寸。
再次參照?qǐng)D2，詳細(xì)描述閉鎖監(jiān)測(cè)電路13的構(gòu)造。
第一電壓控制電路22包括用于輸出微分值的比較器22b和Nch的MOS晶體管Q1?；鶞?zhǔn)電壓22a被施加于比較器22b的非反轉(zhuǎn)輸入端子(+)?；鶞?zhǔn)電壓22a對(duì)應(yīng)于用于操作邏輯電路11的MOS晶體管的供電電壓。晶體管Q1的源極反饋連接到比較器22b的反轉(zhuǎn)輸入端子(-)。因此，第一電壓控制電路22具有使電源供電線路22c的電壓值保持在恒定電平的反饋結(jié)構(gòu)。第一電壓控制電路22的電源供電線路22c被連接到偽MOS電路21的PNP晶體管。
第二電壓控制電路23包括用于輸出微分值的比較器23b和Nch的MOS晶體管Q2?；鶞?zhǔn)電壓23a被施加于比較器23b的非反轉(zhuǎn)輸入端子(+)?；鶞?zhǔn)電壓23a對(duì)應(yīng)于用于邏輯電路11的MOS晶體管的基底電勢(shì)。晶體管Q2的源極反饋連接到比較器23b的反轉(zhuǎn)輸入端子(-)。因此，第二電壓控制電路23具有使基底供電線路23c的電壓值保持在恒定電平的反饋結(jié)構(gòu)。第二電壓控制電路23的基底供電線路23c被連接到偽MOS電路21的NPN晶體管。
噪聲發(fā)生器25相對(duì)于電源供電線路22c電容耦合，噪聲發(fā)生器26相對(duì)于基底供電線路23c電容耦合。當(dāng)提供噪聲發(fā)生器25和26時(shí)，噪聲積極地施加于偽MOS電路21上，以便可以更精確地檢測(cè)到邏輯電路11的MOS電路中的閉鎖現(xiàn)象。在上述情況下，噪聲發(fā)生器25和26的信號(hào)波形如希望的那樣彼此相反。更理想的是，可控硅整流器時(shí)間參數(shù)與噪聲發(fā)生器25和26是同步的。
電流/電壓轉(zhuǎn)換電路24包括Nch的MOS晶體管Q3、Q4、Q5和Q6。第一電壓控制電路22中的比較器22b的輸出端子被連接到晶體管Q1和Q3的柵極。晶體管Q3的漏極被連接到晶體管Q4，還被連接到微分輸出比較器27的非反轉(zhuǎn)輸入端子(+)。晶體管Q4形成為二極管結(jié)構(gòu)，從而導(dǎo)致電壓下降。
第二電壓控制電路23中比較器23b的輸出端子被連接到晶體管Q2和Q5的柵極。晶體管Q5的漏極被連接到晶體管Q6，還被連接到比較器27的反轉(zhuǎn)輸入端子(-)。晶體管Q6形成為二極管結(jié)構(gòu)，從而導(dǎo)致電壓下降。
比較器27的輸出端子27a被連接到極限電壓產(chǎn)生電路14，從而將電流比檢測(cè)信號(hào)傳遞到極限電壓產(chǎn)生電路14。晶體管Q1和Q3的源極被連接到與晶體管Q2和Q5的源極電勢(shì)共同的電勢(shì)。晶體管Q4和Q6的源極接地。晶體管Q1和Q3的源極以及晶體管Q2和Q5的源極不必連接到共同的電勢(shì)，可以分別連接到不同的電勢(shì)。
作為用于控制元件偏差的對(duì)策，晶體管Q1、Q2、Q3和Q5具有相同的尺寸。此外，晶體管Q4和Q6也優(yōu)選具有相同的尺寸。但是，當(dāng)允許一定程度的偏差時(shí)，上述部件可以不必具有相同的尺寸。
邏輯電路11中MOS晶體管的源極電流表示反映偽MOS電路21的供電電流的值。偽MOS電路21的源極電流由電流/電壓轉(zhuǎn)換電路24的晶體管Q3和Q4根據(jù)其電流量轉(zhuǎn)換為電壓值。
邏輯電路11中MOS晶體管的基底電流表示反映偽MOS電路21的基底電流的值。偽MOS電路21的基底電流由電流/電壓轉(zhuǎn)換電路24的晶體管Q5和Q6根據(jù)其電流量轉(zhuǎn)換為電壓值。
由電流/電壓轉(zhuǎn)換電路24進(jìn)行電流/電壓轉(zhuǎn)換而得到的兩個(gè)電壓值被輸入比較器27中，以進(jìn)行比率(基底電流/供電電流)的運(yùn)算。由于在該運(yùn)算中得到的這兩個(gè)電壓值(分別對(duì)應(yīng)于偽MOS電路21的源極電流和基底電流)的比率(基底電流/供電電流)更大，因此比較器27增加從輸出端子27a輸出的電流比檢測(cè)信號(hào)。
當(dāng)其電流增益如前所述超過“1”時(shí)，構(gòu)成偽MOS電路21的雙極元件P2和P3進(jìn)入可控硅整流器狀態(tài)，就會(huì)產(chǎn)生閉鎖現(xiàn)象。基于該特性，可以根據(jù)從比較器27輸出的電流比檢測(cè)信號(hào)，估計(jì)在偽MOS電路21中產(chǎn)生閉鎖現(xiàn)象的概率和在MOS電路11a中產(chǎn)生閉鎖現(xiàn)象的概率。下面給出具體描述。
比較器27計(jì)算偽MOS電路21中供電電流和基底電流(供電電流-基底電流)之間的比率(基底電流/供電電流)，以便監(jiān)測(cè)雙極元件P2和P3的電流增益。只要該比率(基底電流/供電電流)等于或者低于預(yù)定值，那么雙極元件P2和P3的電流增益就不會(huì)超過“1”，也就不會(huì)在偽MOS電路21(MOS電路11a)中產(chǎn)生閉鎖現(xiàn)象。
當(dāng)該比率(基底電流/供電電流)等于或者大于該預(yù)定值時(shí)，雙極元件P2和P3的電流增益等于或者大于“1”，并且在偽MOS電路21(MOS電路11a)中產(chǎn)生閉鎖現(xiàn)象。隨著比率(基底電流/供電電流)的值增加，閉鎖現(xiàn)象就更有可能產(chǎn)生。
如所描述的那樣，當(dāng)監(jiān)測(cè)比較器27的輸出(電流比檢測(cè)信號(hào))時(shí)，可以間接地監(jiān)測(cè)到MOS電路11a中產(chǎn)生閉鎖現(xiàn)象的概率。在比較器27中，比率(基底電流/供電電流)的預(yù)定值用作為基準(zhǔn)閾值。
圖7是極限電壓產(chǎn)生電路14的電路圖。極限電壓產(chǎn)生電路14包括A/D轉(zhuǎn)換器31、解碼器32、梯形電阻器、開關(guān)元件S1、S2、...、Sn。A/D轉(zhuǎn)換器31具有“n”階量化級(jí)，并提供有數(shù)據(jù)保持功能。A/D轉(zhuǎn)換器31對(duì)比較器27的輸出(電流比檢測(cè)信號(hào))進(jìn)行A/D轉(zhuǎn)換。此外，A/D轉(zhuǎn)換器31隨著所輸入的電流比檢測(cè)信號(hào)變小而使輸出數(shù)據(jù)數(shù)值減小，而隨著所輸入的電流比檢測(cè)信號(hào)變大而使該輸出數(shù)據(jù)數(shù)值增大。
結(jié)果，隨著閉鎖現(xiàn)象產(chǎn)生的概率變高，電流比檢測(cè)信號(hào)被A/D轉(zhuǎn)換為更大的值。
解碼器32包括n位的解碼器，并對(duì)A/D轉(zhuǎn)換器31的輸出進(jìn)行解碼。梯形電阻器包括多個(gè)具有相同電阻值、且相互串聯(lián)連接的電阻元件R1、R2、...、Rn。多個(gè)開關(guān)元件S1、S2、...、Sn的一端被連接到相應(yīng)電阻元件R1、R2、...、Rn的連接點(diǎn)，而它們的另一端被共同連接到極限電壓輸出端子14a。開關(guān)元件S1、S2、...、Sn根據(jù)解碼器32的輸出開或關(guān)，并且隨著A/D轉(zhuǎn)換器31輸出的增加而被供給更大的電壓。
梯形電阻器的兩個(gè)端部電壓分別是最大電壓(1V)和最小電壓(0V)。但是，這兩個(gè)端部電壓都可以使用任選的值，由梯形電阻器進(jìn)行電壓調(diào)節(jié)的最大電壓(供電電壓)1V優(yōu)選對(duì)應(yīng)于用于操作邏輯電路11的MOS電路的供電電壓值。
基底電壓產(chǎn)生電路12提供基底電壓到邏輯電路11的MOS晶體管和閉鎖監(jiān)測(cè)電路13。此外，極限電壓指令信號(hào)從極限電壓產(chǎn)生電路14的極限電壓輸出端子14a被輸入到基底電壓產(chǎn)生電路12，并且被提供到邏輯電路11的基底電壓的極限電壓基于極限電壓指令信號(hào)而被控制。
當(dāng)邏輯電路11中的控制對(duì)象是PMOS晶體管時(shí)，極限電壓產(chǎn)生電路14產(chǎn)生下限電壓指令信號(hào)，而當(dāng)邏輯電路11中的控制對(duì)象是NMOS晶體管時(shí)，極限電壓產(chǎn)生電路14產(chǎn)生上限電壓指令信號(hào)。
圖8顯示基底電壓產(chǎn)生電路12的特定構(gòu)造的實(shí)例?；纂妷寒a(chǎn)生電路12將監(jiān)測(cè)器單元41的監(jiān)測(cè)器輸出與VREF基準(zhǔn)電壓彼此進(jìn)行比較，從而根據(jù)電源42的電流值產(chǎn)生基底電壓BN?；纂妷寒a(chǎn)生電路12將產(chǎn)生的基底電壓BN提供到邏輯電路11的MOS晶體管的基底和閉鎖監(jiān)測(cè)電路13。此時(shí)，基底電壓產(chǎn)生電路12根據(jù)從極限電壓產(chǎn)生電路14輸入的極限電壓指令信號(hào)，限制基底電壓BN的值。
接著描述根據(jù)如前所述構(gòu)造的本實(shí)施例的半導(dǎo)體集成電路的操作。該描述是基于如下假設(shè)進(jìn)行的邏輯電路11中要控制的MOS電路是PMOS晶體管。
圖9A和9B是基底偏壓-閾值電壓曲線。如圖9A所示，在PMOS晶體管中，PN結(jié)沿正向方向偏壓，閾值電壓降低，并且當(dāng)基底電勢(shì)低于源極電勢(shì)時(shí)，操作加速。另一方面，在NMOS晶體管中，PN結(jié)沿正向方向偏壓，閾值電壓降低，并且如圖9B所示，當(dāng)基底電勢(shì)高于源極電勢(shì)時(shí)，操作加速。在PMOS和NMOS晶體管中，閉鎖現(xiàn)象更有可能發(fā)生在閾值電壓降低的正向偏壓的時(shí)候。
基底電壓從基底電壓產(chǎn)生電路12被提供到邏輯電路11的PMOS晶體管的基底。基底電壓也被提供到閉鎖監(jiān)測(cè)電路13。閉鎖監(jiān)測(cè)電路13監(jiān)測(cè)偽MOS電路21的操作，從而監(jiān)測(cè)邏輯電路11中閉鎖現(xiàn)象的產(chǎn)生狀態(tài)。下面給出詳細(xì)描述。
流過偽MOS電路21的PNP晶體管的電流對(duì)應(yīng)于邏輯電路11中PMOS晶體管的供電電壓VDD。根據(jù)這種對(duì)應(yīng)關(guān)系，流過偽MOS電路21的PNP晶體管的電流由第一電壓控制電路22的晶體管Q1進(jìn)行檢測(cè)，并且由電流/電壓轉(zhuǎn)換電路24的晶體管Q3和Q4將檢測(cè)的電流值轉(zhuǎn)換為電壓。由此轉(zhuǎn)換的電壓對(duì)應(yīng)于邏輯電路11中PMOS晶體管的供電電壓VDD。
流過偽MOS電路21的NPN晶體管的電流對(duì)應(yīng)于邏輯電路11中PMOS晶體管的基底電壓。根據(jù)這種對(duì)應(yīng)關(guān)系，流過偽MOS電路21的NPN晶體管的電流由第二電壓控制電路23的晶體管Q2進(jìn)行檢測(cè)，并且由電流/電壓轉(zhuǎn)換電路24的晶體管Q5和Q6將檢測(cè)的電流值轉(zhuǎn)換為電壓。由此轉(zhuǎn)換的電壓對(duì)應(yīng)于邏輯電路11中PMOS晶體管的基底電壓。
從晶體管Q3和Q4輸出的電壓(＝供電電壓VDD)被施加于比較器27的非反轉(zhuǎn)輸入端子(+)。從晶體管Q5和Q6輸出的電壓(＝基底電壓BN)被施加于比較器27的反轉(zhuǎn)輸入端子(-)。
比較器27計(jì)算所輸入的兩個(gè)電壓之間的比率(基底電流/供電電流)，并將計(jì)算結(jié)果作為電流比檢測(cè)信號(hào)輸出到極限電壓產(chǎn)生電路14。極限電壓產(chǎn)生電路14隨著輸入的電流比檢測(cè)信號(hào)值的變小，降低A/D轉(zhuǎn)換器31的輸出數(shù)據(jù)值，而隨著電流比檢測(cè)信號(hào)值的變大，增加A/D轉(zhuǎn)換器31的輸出數(shù)據(jù)值。
結(jié)果，解碼器32移位控制被ON控制的開關(guān)元件Si(i＝1、2、...、n)的ON/OFF轉(zhuǎn)向點(diǎn)(梯形電阻器有效處的電阻設(shè)定點(diǎn))。因此，隨著電流比檢測(cè)信號(hào)的值變小，A/D轉(zhuǎn)換器31的輸出數(shù)據(jù)值也減小。相應(yīng)地，開關(guān)元件Si的ON/OFF轉(zhuǎn)向點(diǎn)被移位為更接近最小電壓(0V)。
隨著梯形電阻器的電阻分界點(diǎn)越來越接近最小電壓(0V)，從極限電壓輸出端子14a輸出的極限電壓(下限電壓)降低。因此極限電壓(下限電壓)被反饋控制并被提供到基底電壓產(chǎn)生電路12。
極限電壓(下限電壓)表示提供到邏輯電路11的PMOS晶體管的正向偏壓基底電壓的下限調(diào)整值?；纂妷寒a(chǎn)生電路12根據(jù)所提供的極限電壓(下限電壓)設(shè)置正向偏壓基底電壓的下限調(diào)整值。由于極限電壓(下限電壓)降低，因而基底電壓產(chǎn)生電路12將正向偏壓基底電壓的下限調(diào)整值轉(zhuǎn)換得更低。因此，所提供的基底電壓被轉(zhuǎn)換的允許電平范圍向更低側(cè)延伸。結(jié)果，所提供的基底電壓被進(jìn)一步向下變換，從而進(jìn)一步提高操作PMOS晶體管的頻率。在這種情況下，就沒有產(chǎn)生閉鎖現(xiàn)象的風(fēng)險(xiǎn)。
相反，A/D轉(zhuǎn)換器31的輸出數(shù)據(jù)值隨著電流比檢測(cè)信號(hào)的值變大而變小。結(jié)果，開關(guān)元件Si的ON/OFF轉(zhuǎn)向點(diǎn)被移為更接近最大電壓(1V)。
隨著梯形電阻器的電阻分界點(diǎn)越來越接近最大電壓(1V)，從極限電壓輸出端子14a輸出的極限電壓(下限電壓)增加。因此極限電壓(下限電壓)被反饋控制并被提供到基底電壓產(chǎn)生電路12。
由于極限電壓(下限電壓)變高，因而基底電壓產(chǎn)生電路12將正向偏壓基底電壓的下限調(diào)整值移到更高側(cè)。因此，所提供的基底電壓被轉(zhuǎn)換的范圍的允許電平向更高側(cè)延伸。于是，所提供的基底電壓向下移動(dòng)的范圍(允許電平)變窄，這樣，當(dāng)PMOS晶體管以更高頻率操作時(shí)，所提供的基底電壓的向下移動(dòng)受到限制。
當(dāng)施加到比較器43的反轉(zhuǎn)輸入端子(-)的下限電壓超過施加到它的非反轉(zhuǎn)輸入端子(+)的基底電壓BN時(shí)，比較器43的輸出接近“L”電平，響應(yīng)于此，NMOS晶體管Q7的電流值減小。于是，基底電壓BN的值不再降低。結(jié)果，可以避免邏輯電路11中要被控制的PMOS晶體管中的閉鎖現(xiàn)象。以上述方式，正向偏壓提供的基底電壓盡可能低向下移動(dòng)，以便以更高頻率操作PMOS晶體管，同時(shí)由于可靠地防止了閉鎖現(xiàn)象，因此也可以確保穩(wěn)定操作。
當(dāng)兩個(gè)噪聲發(fā)生器25和26被適配成產(chǎn)生彼此反相的電壓時(shí)，可以更有效地防止閉鎖現(xiàn)象的產(chǎn)生。
前述操作是基于PMOS晶體管是控制對(duì)象進(jìn)行的，但是，也可以使用NMOS晶體管作為控制對(duì)象，在這種情況下，操作邏輯是相反的，是以極限電壓產(chǎn)生電路14適于產(chǎn)生上限電壓而不是下限電壓的方式進(jìn)行的。在這種構(gòu)造情況下，基底電壓產(chǎn)生電路12縮小了提供到NMOS晶體管的基底電壓向上移動(dòng)的范圍(允許電平)，從而可以有效地防止閉鎖現(xiàn)象。更具體地講，正向偏壓提供的基底電壓盡可能地向上移動(dòng)，以便以更高頻率操作NMOS晶體管，同時(shí)由于可以可靠地防止閉鎖現(xiàn)象，因此也可以確保穩(wěn)定操作。
根據(jù)本發(fā)明的半導(dǎo)體集成電路作為一種用于在正向偏壓被提供到MOS電路的基底時(shí)防止閉鎖現(xiàn)象的技術(shù)是非常有效的，其中MOS電路中基底和源極彼此分開，以得到更高的操作頻率，此外，該半導(dǎo)體集成電路可以應(yīng)用于使用半導(dǎo)體芯片的芯片設(shè)備。
例如，本發(fā)明的說明書描述了其中使用偽MOS基底來監(jiān)測(cè)閉鎖現(xiàn)象產(chǎn)生可能性的構(gòu)造，但是可以不必使用偽MOS電路。作為可替換的結(jié)構(gòu)，可以使用用于執(zhí)行實(shí)際操作的MOS晶體管在操作沒有執(zhí)行期間監(jiān)測(cè)閉鎖現(xiàn)象產(chǎn)生的可能性。
此外，本發(fā)明并不局限于用于防止閉鎖現(xiàn)象，還可以有效地使用于其它用途。例如，當(dāng)較大的基底電壓過多地施加于正向側(cè)(MOS晶體管以更高頻率操作的一側(cè)的電壓)時(shí)，整個(gè)電流消耗呈指數(shù)地開始增加并超過一電壓值。因此，當(dāng)基底區(qū)域的電流值與源極區(qū)域的電流值之間的比率被控制在預(yù)定范圍內(nèi)時(shí)，MOS晶體管的操作可以在規(guī)定電流消耗范圍內(nèi)達(dá)到更高頻率。
雖然所描述的是目前認(rèn)為的本發(fā)明優(yōu)選實(shí)施例，但是應(yīng)該理解，可以對(duì)其進(jìn)行各種修改，并且認(rèn)為所有這種落入本發(fā)明本質(zhì)精神和范圍內(nèi)的修改均涵蓋在所附帶的權(quán)利要求內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括MOS基底，具有相互分開的基底區(qū)域(MOS)和源極區(qū)域；偽MOS電路，與該MOS電路基底分離，并具有相互分開的基底區(qū)域(偽)和源極區(qū)域(偽)；基底電壓產(chǎn)生電路，用于產(chǎn)生要施加到該基底區(qū)域(MOS)和基底區(qū)域(偽)上的基底電壓；和比較電路，用于測(cè)量該偽MOS基底中產(chǎn)生的電流，其中基底區(qū)域(偽)與源極區(qū)域(偽)之間的面積比基本上等于基底區(qū)域(MOS)與源極區(qū)域(MOS)之間的面積比。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中該比較電路計(jì)算基底區(qū)域(偽)中產(chǎn)生的電流與源極區(qū)域(偽)中產(chǎn)生的電流之間的比率，并將計(jì)算得到的電流比與預(yù)定基準(zhǔn)閾值進(jìn)行比較。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路，還包括用于將噪聲施加到基底區(qū)域(偽)和源極區(qū)域(偽)中的至少一個(gè)的噪聲發(fā)生器。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路，還包括極限電壓產(chǎn)生電路，其中該極限電壓產(chǎn)生電路根據(jù)該電流比與基準(zhǔn)閾值的比較結(jié)果，限制由該基底電壓產(chǎn)生電路產(chǎn)生的基底電壓。
5.如權(quán)利要求4所述的半導(dǎo)體集成電路，其中該MOS電路包括PMOS晶體管，和該極限電壓產(chǎn)生電路根據(jù)該電流比限制該P(yáng)MOS晶體管基底電壓的下限電壓。
6.如權(quán)利要求4所述的半導(dǎo)體集成電路，其中該MOS電路包括NMOS晶體管，和該極限電壓產(chǎn)生電路限制該NMOS晶體管基底電壓的上限電壓。
7.如權(quán)利要求4所述的半導(dǎo)體集成電路，其中該MOS電路是包含PMOS晶體管和NMOS晶體管的電路，和該極限電壓產(chǎn)生電路限制該P(yáng)MOS晶體管基底電壓的下限電壓，并限制該NMOS晶體管基底電壓的上限電壓。
8.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中該MOS電路是存儲(chǔ)單元。
9.一種半導(dǎo)體集成電路，包括MOS基底，具有相互分開的基底區(qū)域(MOS)和源極區(qū)域；偽MOS電路，與該MOS電路基底分離，并具有相互分開的基底區(qū)域(偽)和源極區(qū)域(偽)；基底電壓產(chǎn)生電路，用于產(chǎn)生要施加到該基底區(qū)域(MOS)和基底區(qū)域(偽)上的基底電壓；和比較電路，用于測(cè)量該偽MOS基底中產(chǎn)生的電流，其中面積比(源極區(qū)域(偽)面積/基底區(qū)域(偽)面積)大于面積比(源極區(qū)域(MOS)面積/基底區(qū)域(MOS)面積)。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中該比較電路計(jì)算基底區(qū)域(偽)中產(chǎn)生的電流與源極區(qū)域(偽)中產(chǎn)生的電流之間的比率，并將計(jì)算得到的電流比與預(yù)定基準(zhǔn)閾值進(jìn)行比較。
11.如權(quán)利要求9所述的半導(dǎo)體集成電路，還包括用于將噪聲施加到基底區(qū)域(偽)和源極區(qū)域(偽)中的至少一個(gè)的噪聲發(fā)生器。
12.如權(quán)利要求9所述的半導(dǎo)體集成電路，還包括極限電壓產(chǎn)生電路，其中該極限電壓產(chǎn)生電路根據(jù)該電流比與基準(zhǔn)閾值的比較結(jié)果，限制由該基底電壓產(chǎn)生電路產(chǎn)生的基底電壓。
13.一種半導(dǎo)體集成電路，包括MOS基底，具有相互分開的基底區(qū)域(MOS)和源極區(qū)域；基底電壓產(chǎn)生電路，用于產(chǎn)生要施加到該基底區(qū)域(MOS)上的基底電壓；和比較電路，用于計(jì)算基底區(qū)域(MOS)中產(chǎn)生的電流與源極區(qū)域(MOS)中產(chǎn)生的電流之間的比率，并將計(jì)算得到的電流比與預(yù)定基準(zhǔn)閾值進(jìn)行比較。
14.如權(quán)利要求13所述的半導(dǎo)體集成電路，還包括極限電壓產(chǎn)生電路，其中該極限電壓產(chǎn)生電路根據(jù)該電流比與基準(zhǔn)閾值的比較結(jié)果，限制由該基底電壓產(chǎn)生電路產(chǎn)生的基底電壓。
15.如權(quán)利要求13所述的半導(dǎo)體集成電路，其中該MOS電路包括PMOS晶體管，和該極限電壓產(chǎn)生電路根據(jù)該電流比限制該P(yáng)MOS晶體管基底電壓的下限電壓。
16.如權(quán)利要求13所述的半導(dǎo)體集成電路，其中該MOS電路包括NMOS晶體管，和該極限電壓產(chǎn)生電路限制該NMOS晶體管基底電壓的上限電壓。
17.如權(quán)利要求13所述的半導(dǎo)體集成電路，其中該MOS電路包括PMOS晶體管和NMOS晶體管，和該極限電壓產(chǎn)生電路限制該P(yáng)MOS晶體管基底電壓的下限電壓，并限制該NMOS晶體管基底電壓的上限電壓。
18.如權(quán)利要求13所述的半導(dǎo)體集成電路，其中該MOS電路是存儲(chǔ)單元。
全文摘要
根據(jù)本發(fā)明的半導(dǎo)體集成電路包括MOS基底，具有相互分開的基底區(qū)域(MOS)和源極區(qū)域；偽MOS電路，與該MOS電路基底分離，并具有相互分開的基底區(qū)域(偽)和源極區(qū)域(偽)；基底電壓產(chǎn)生電路，用于產(chǎn)生要施加到該基底區(qū)域(MOS)和基底區(qū)域(偽)上的基底電壓；比較電路，用于測(cè)量該偽MOS基底中產(chǎn)生的電流，其中基底區(qū)域(偽)與源極區(qū)域(偽)的面積比基本上等于基底區(qū)域(MOS)與源極區(qū)域(MOS)的面積比。
文檔編號(hào)H01L27/02GK1728381SQ20051008718
公開日2006年2月1日 申請(qǐng)日期2005年7月27日 優(yōu)先權(quán)日2004年7月27日
發(fā)明者炭田昌哉 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社