專利名稱：雙列直插存儲模塊和計算機存儲系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及計算機存儲器子系統(tǒng)，并且更特別地涉及具有增強的容錯性的帶緩沖的存儲模塊。
背景技術：
計算機存儲子系統(tǒng)已發(fā)展了多年，但是仍保留許多一貫的屬性。20世紀80年代早期的計算機存儲子系統(tǒng)，例如與本申請共同轉讓的LeVallee等人的美國專利No.4475194中公開的計算機存儲子系統(tǒng)，包括一存儲控制器，具有陣列器件、緩沖器、端接器和附屬定時及控制功能的存儲組件(被發(fā)明人同時稱為基本存儲模塊(BSM))，以及一些點到點總線，以允許每個存儲組件與該存儲控制器經(jīng)由其自身的點到點地址和數(shù)據(jù)總線進行通信。圖1示出這個20世紀80年代早期的計算機存儲子系統(tǒng)的示例，該子系統(tǒng)包括兩個BSM、一存儲控制器、一維護控制臺、和連接BSM和存儲控制器的點到點地址及數(shù)據(jù)總線。
來自與本申請共同轉讓的Dell等人的美國專利No.5513135的圖2示出一種早期的同步存儲模塊，該模塊包括同步動態(tài)隨機存取存儲器(DRAM)8、緩沖裝置12、一優(yōu)化的引腳排列、一互連、以及一電容解耦方法以便利操作。該專利還說明了使用例如鎖相環(huán)(PLL)的設備來在該模塊上使用時鐘再驅動。
來自共同轉讓的Grundon等人的美國專利No.6510100的圖3示出存儲子系統(tǒng)10的簡圖和說明，該子系統(tǒng)在傳統(tǒng)的多點短截線(stub)總線通道上包括最多4個帶寄存器的雙列直插存儲模塊(DIMM)40。該子系統(tǒng)包括一存儲控制器20、一外部時鐘緩沖器30、帶寄存器的DIMM 40、地址總線50、控制總線60和數(shù)據(jù)總線70，在地址總線50和數(shù)據(jù)總線70上具有端接器95。
圖4示出20世紀90年代的存儲子系統(tǒng)，該子系統(tǒng)是從圖1中的結構發(fā)展而來的，并且包括一存儲控制器402，一個或多個高速點到點通道404，每個該通道與一總線到總線轉換器芯片406相連接，并且每個通道具有一同步存儲器接口408，該接口使得能夠與一個或多個帶寄存器的DIMM 410相連接。在此實現(xiàn)中，該高速、點到點通道404以兩倍的DRAM數(shù)據(jù)速率工作，使得該總線到總線轉換器芯片406能夠以完全的DRAM數(shù)據(jù)速率操作一個或兩個帶寄存器的DIMM存儲通道。每個帶寄存器的DIMM包括一PLL、寄存器、DRAM、一電可擦可編程只讀存儲器(EEPROM)和端接器、以及其他無源元件。
如圖5中所示，存儲子系統(tǒng)經(jīng)常通過一存儲控制器與單個存儲模塊或在“短截線”總線上互連的兩個或更多存儲模塊相連接構成。圖5是一多點短截線總線存儲器結構的簡圖，該結構與圖3中所示的結構類似。此結構在成本、性能、可靠性和升級能力之間實現(xiàn)了合理的折衷，但是對可連接在該短截線總線上的模塊的數(shù)量有固有的限制。可連接在短截線總線上的模塊的數(shù)量的極限與在總線上傳送的信息的數(shù)據(jù)傳輸率直接相關。隨著數(shù)據(jù)傳輸率增加，必須減小短截線的數(shù)量和長度以確保穩(wěn)健的存儲操作。提高總線的速度通常會導致總線上的模塊的數(shù)量減小，最優(yōu)的電接口是其中單個模塊直接連接在單個控制器上的接口，或一具有很少的(如果有的話)將導致反射和阻抗不連續(xù)的短截線的點到點接口。因為大多數(shù)存儲模塊的數(shù)據(jù)寬度為64或72位，所以此結構也需要大量的引腳以傳送地址、命令和數(shù)據(jù)。作為代表性的引腳數(shù)，圖5中示出120個引腳。
來自與本申請共同轉讓的Petty的美國專利No.4723120的圖6涉及在多點通信結構中應用菊花鏈結構，否則該結構將需要多個端口，每個端口經(jīng)由點到點接口與單獨的設備相連接。通過采用菊花鏈機構，可形成具有較少端口(或通道)的控制站，并且通道上的每個設備可利用標準的上行和下行協(xié)議，而與它們在該菊花鏈結構中的位置無關。
圖7示出根據(jù)美國專利No.4723120的教導實現(xiàn)的菊花鏈存儲總線。存儲控制器連接在存儲總線315上，該總線進一步連接在模塊310a上。模塊310a上的緩沖器將總線315上的信息再驅動到模塊310b上，模塊310b進一步將總線315再驅動到被指示為310n的模塊位置。每個模塊310a包括DRAM 311a和緩沖器320a。總線315可被描述為具有菊花鏈結構，每個總線在性質上是點到點的。
由于性能增強、可靠性提高和/或功耗減少的新系統(tǒng)的出現(xiàn)，客戶將經(jīng)常用這些新系統(tǒng)代替現(xiàn)有系統(tǒng)。然而，為了減少總購買成本，許多客戶可能希望在新系統(tǒng)中重新使用他們的許多或所有的存儲器件—經(jīng)常結合該系統(tǒng)新的存儲技術，以便利用提高的速度和密度。同時，也希望能夠以可靠的方式提供高速度、高密度的存儲能力，這種方式可抵抗故障，如引腳斷裂、單點故障和其他相關故障，并且可支持其中所增加的DRAM體的寬度。

發(fā)明內容
本發(fā)明的示例性實施例包括一種雙列直插存儲模塊(DIMM)，該DIMM包括一個長度為大約151.2到大約151.5毫米的卡、多個與該卡連接的單獨的局部存儲器件以及一個與該卡連接的緩沖裝置，該緩沖裝置被配置為用于轉換一封包化的存儲器接口。該卡包括在其上配置的至少276根引腳。
進一步的示例性實施例包括一種雙列直插存儲模塊(DIMM)，該DIMM包括一個長度大約為151.35毫米的卡、多個與該卡連接的單獨的局部存儲器件以及一個與該卡連接的緩沖裝置。該緩沖裝置被配置為將信息再驅動到以級聯(lián)方式連接的一個或多個外部存儲模塊，并且在該卡上形成至少一個定位鍵。
進一步的示例性實施例包括一種計算機存儲系統(tǒng)，該系統(tǒng)包括一存儲控制器裝置、通過一組至少兩條單端(single-ended)總線與該存儲控制器裝置相連接的第一雙列直插存儲模塊(DIMM)，該第一DIMM包括一個長度為大約151.2到大約151.5毫米的卡、多個與該卡連接的單獨的局部存儲器件、以及一個與該卡連接的緩沖裝置。該緩沖裝置被配置為用于轉換一封包化的存儲器接口。還包括誤碼校正(ECC)邏輯用于識別和校正總線故障，并且一組至少兩條高速總線將第一DIMM與該存儲控制器裝置和第二DIMM中的至少一個相連接。
另外的示例性實施例包括一種計算機存儲系統(tǒng)，該系統(tǒng)包括一個雙列直插存儲模塊(DIMM)，該DIMM包括一個長度為大約151.2到大約151.5毫米的卡、多個與該卡連接的單獨的局部存儲器件、以及一個與該卡連接的緩沖裝置，該緩沖裝置被配置為用于轉換一封包化的存儲器接口。多個高速總線與DIMM通信用于實現(xiàn)到相對于該DIMM的上游設備和下游設備的級聯(lián)連接。該DIMM還包括多個在卡上布置的高速總線接口引腳，從而對于一條給定的高速總線，與之關聯(lián)的第一部分高速總線接口引腳位于該卡相對于長度中點的一側，而與之關聯(lián)的第二部分高速總線接口引腳位于該卡相對于長度中點的另一側。
另外的示例性實施例包括一種雙列直插存儲模塊(DIMM)，該DIMM包括一個長度為大約151.2到大約151.5毫米的卡、多個與該卡連接的單獨的局部存儲器件、以及一個與該卡連接的緩沖裝置，該緩沖裝置被配置為用于轉換一封包化的存儲器接口。該卡包括在其上配置的至少276根引腳，其中第一部分引腳被配置為工作于第一供電電壓，而第二部分引腳被配置為工作于第二供電電壓。


下面說明附圖，其中在各圖中同樣的元件使用同樣的標號圖1示出現(xiàn)有技術的經(jīng)由分離的點到點鏈路與兩個帶緩沖的存儲組件相連接的存儲控制器；圖2示出現(xiàn)有技術的具有緩沖裝置的同步存儲模塊；圖3示出現(xiàn)有技術的使用帶寄存器的DIMM的存儲子系統(tǒng)；圖4示出現(xiàn)有技術的具有點到點通道、帶寄存器的DIMM以及一2∶1總線倍速器的存儲子系統(tǒng)；圖5示出現(xiàn)有技術的使用多點存儲器“短截線”總線的存儲器結構；圖6示出現(xiàn)有技術的在多點通信結構中的菊花鏈結構，該多點通信結構否則將需要多個端口；圖7示出現(xiàn)有技術的在存儲控制器和存儲模塊之間的菊花鏈連接；圖8示出可被本發(fā)明的示例性實施例利用的級聯(lián)存儲器結構；圖9描述了一種由本發(fā)明的示例性實施例使用的存儲器結構，該存儲器結構帶有級聯(lián)的存儲模塊和單向總線；圖10是一幅由本發(fā)明的示例性實施例使用的一種276根引腳的帶緩沖的存儲模塊(DIMM)的正視圖；圖11是一幅由本發(fā)明的示例性實施例使用的一種多模式緩沖裝置的高級邏輯流程的框圖；圖12是一個包括示例性緩沖裝置的典型應用和操作模式的表；圖13是一幅可由本發(fā)明的示例性實施例使用的以多模式緩沖裝置制造的帶緩沖的DIMM的簡化框圖；圖14是一幅可由本發(fā)明的示例性實施例使用的以多模式緩沖裝置制造的帶緩沖的DIMM的簡化框圖；圖15(包括圖15a和圖15b)是一個表，該表說明了一種根據(jù)本發(fā)明的進一步實施例的、圖10的示例性276根引腳的DIMM的功能引腳布局。
具體實施例方式
本發(fā)明的示例性實施例提供了一種靈活、高速和高可靠性的存儲系統(tǒng)體系結構和互連結構，該結構包括在任何兩個高速互連接口之間的單端、點到點互連。根據(jù)希望的屬性例如可靠性、性能、密度、空間、成本、元件重用和其他因素，該存儲子系統(tǒng)可在若干結構之一中實現(xiàn)。一總線到總線轉換器芯片通過包括多種可選的存儲器接口模式而允許這種靈活性。這最大化了系統(tǒng)設計者在為每次安裝定義最佳解決方案時的靈活性，并同時通過使用通用裝置最小化了產品開發(fā)成本以及最大化了規(guī)模經(jīng)濟效果。此外，本發(fā)明的示例性實施例提供了一條遷移路徑，該遷移路徑允許一安裝從一通用緩沖裝置實現(xiàn)帶緩沖的存儲模塊和無緩沖的和/或帶寄存器的存儲模塊的混合。
存儲子系統(tǒng)可利用緩沖裝置以支持帶緩沖的存儲模塊(通過具有增強的可靠性特征的封包化的、多傳輸?shù)慕涌谥苯舆B接到存儲控制器)和/或現(xiàn)有的無緩沖的或帶寄存器的存儲模塊(與一等效總線上的相同的緩沖裝置一起，該緩沖裝置被編程為以與為這些模塊類型定義的存儲器接口相一致的方式操作)。存儲子系統(tǒng)可以用一種速度與帶緩沖的存儲模塊通信，并用另一種速度(典型地用較慢的速度)與無緩沖的和帶寄存器的存儲模塊通信。維持了與帶緩沖的模塊結構相關的許多屬性，包括增強的高速總線錯誤檢測和校正特征以及存儲器級聯(lián)功能。然而，當與大多數(shù)帶寄存器的和無緩沖的DIMM通信時，由于與它們相關的網(wǎng)拓撲(net topology)和負載，整體性能可能會降低。
圖8示出一種級聯(lián)存儲結構，當帶緩沖的存儲模塊806(例如，緩沖裝置包含在存儲模塊806中)與緩沖控制器802通信時，本發(fā)明的示例性實施例可使用該結構。此存儲結構包括一存儲控制器802，該存儲控制器經(jīng)由一高速點到點總線804與一個或多個存儲模塊806通信。圖8中所示的示例性實施例中的每個總線804包括大約50條用于傳送地址、命令、數(shù)據(jù)和時鐘的高速線。通過使用上述現(xiàn)有技術中所述的點到點總線，可能優(yōu)化該總線設計以便可顯著地提高數(shù)據(jù)傳輸率，以及通過在多個周期上傳送數(shù)據(jù)來降低總線引腳數(shù)。圖4示出這樣一種存儲子系統(tǒng)，其中任何一條將存儲控制器與一個總線轉換器相連接的總線上的數(shù)據(jù)傳輸率(例如達每個引腳1066Mb/s)與任何一條在該總線轉換器與一個或多個存儲模塊之間的總線上的數(shù)據(jù)傳輸率(例如達每個引腳533Mb/s)的比率是2∶1，而如圖8所示的本發(fā)明的示例性實施例提供了4∶1的總線速度比率，以最大化總線效率并最小化引腳數(shù)。
盡管點到點互連允許較高的數(shù)據(jù)傳輸率，但是必須通過使每個通道保持合理數(shù)量的存儲模塊806和存儲器件(歷史上為每個通道4個存儲模塊，每個存儲模塊具有4到36個芯片，但是最高為每個通道8個存儲模塊，最低為每個通道一個存儲模塊)來使整個存儲子系統(tǒng)具有效率。使用點到點總線要求在每個存儲模塊上必須有一總線再驅動功能，以便存儲模塊可級聯(lián)，從而每個存儲模塊與其他存儲模塊以及存儲控制器802互連。
圖9示出本發(fā)明的示例性實施例利用的具有級聯(lián)存儲模塊和單向總線的存儲器結構，其中所有的存儲模塊806是帶緩沖的存儲模塊806。由該級聯(lián)結構中的存儲模塊806提供的功能之一是將存儲總線上的信號再驅動到其他存儲模塊806或存儲控制器802上的再驅動功能。圖9包括一個存儲控制器802和在兩條存儲總線(下行存儲總線904和上行存儲總線902)的每一個上的以直接或級聯(lián)方式連接到存儲控制器802的4個存儲模塊806a、806b、806c和806d。存儲模塊806a以直接方式與存儲控制器802連接。存儲模塊806b、806c和806d以級聯(lián)方式與控制器802連接。
本發(fā)明的一示例性實施例包括位于存儲控制器802和存儲模塊806a(“DIMM#1”)之間以及位于級聯(lián)存儲器結構中的每個相繼的存儲模塊806b-d(“DIMM#2”、“DIMM#3”和“DIMM#4”)之間的兩條單向總線。下行存儲總線904包含22個單端信號和一差分時鐘對。下行存儲總線904用于從存儲控制器802將地址、控制、數(shù)據(jù)和誤碼校正(ECC)位在幾個時鐘周期上下行傳送給在該級聯(lián)存儲通道中安裝的一個或多個存儲模塊806。上行存儲總線902包含23個單端信號和一差分時鐘對，并用于從源存儲模塊806將總線級數(shù)據(jù)和ECC位上行傳送給存儲控制器802。使用此存儲器結構，以及在DRAM數(shù)據(jù)傳輸率(例如，每個引腳400到800Mb/s)和單向存儲總線數(shù)據(jù)傳輸率(例如，每個引腳1.6到3.2Gb/s)之間的4∶1數(shù)據(jù)傳輸率倍增，可將每個存儲通道的存儲控制器802信號引腳數(shù)從大約120個引腳減小到大約50個引腳。
圖10描述了由本發(fā)明的示例性實施例使用的帶緩沖的存儲模塊806的正視圖1006和后視圖1008。在本發(fā)明的示例性實施例中，每個存儲模塊806包括一個尺寸大約為6英寸長、1.5英寸高的空卡，其具有18個DRAM位置、一多模式緩沖裝置1002、以及本領域中已知但未顯示出的眾多小元件(例如，電容、電阻、EEPROM)。在本發(fā)明的一示例性實施例中，卡的尺寸是5.97英寸長、1.2英寸高。在本發(fā)明的一示例性實施例中，多模式緩沖裝置1002位于存儲模塊806前面的中心區(qū)域，如圖10的正視圖1006中所描述的。同步DRAM(SDRAM)1004位于多模式緩沖裝置1002的任一側，以及位于存儲模塊806的背面，如圖10的后視圖1008中所描述的?？梢岳迷撆渲靡员阌诘蕉嗄Ｊ骄彌_裝置1002的高速接線以及使信號從緩沖裝置到SDRAM 1004。
DRAM封裝外形是高/窄的(即矩形的)DRAM封裝和短/寬的(即近似方形的)DRAM封裝的結合。經(jīng)過這樣配置后，單個卡設計可適應或“高”或“寬”的DRAM器件/封裝組合，從而與過去的和預測的裝置趨勢相一致。此外，緩沖裝置1002在形狀上是矩形，從而允許在高速封裝互連和DIMM接頭引腳之間的最小距離，以及減少當使用最優(yōu)的接地基準結構時高速信號在封裝中為到達可用的高速引腳而必須傳播的距離。
同樣如圖10所示，特別地將定位鍵810(槽口)的位置從卡808的長度l的中點偏移(相對于先前各代的模型)，以便確保DIMM無法完全插入到意在用于不同模塊類型的連接器中。另外，定位鍵的位置也防止了反向插入DIMM，并考慮到了對終端用戶正確插入DIMM的視覺輔助。在所說明的范例中，定位鍵810位于引腳80/218和81/219之間。如此，沿著卡808的長度l的距離d1大于距離d2。
圖11是一幅由本發(fā)明的示例性實施例使用的一種多模式緩沖裝置1002的高級邏輯流程的框圖。多模式緩沖裝置1002可如前所述位于存儲模塊806上和/或位于系統(tǒng)板或卡上以便與無緩沖的和帶寄存器的存儲模塊通信。在圖的左下和右下部分中的框(1124、1128、1130、1134)與接收或驅動高速總線804相關聯(lián)。“上行”是指總線902在存儲控制器802的方向上傳送信息，而“下行”是指總線904在離開存儲控制器802的方向上傳送信息。
參照圖11，將來自上游存儲組件(即存儲模塊806)或存儲控制器802的數(shù)據(jù)、命令、地址、ECC和時鐘信號從下行存儲總線904接收到接收器組件1124。接收器功能塊1124向下行存儲總線904提供宏和支持邏輯，并且在本發(fā)明的一示例性實施例中支持一22位、高速、從屬接收器總線。接收器功能塊1124將時鐘信號傳送給一時鐘邏輯和分配功能塊1118(例如，以產生4∶1時鐘信號)。時鐘邏輯和分配功能塊1118還接收來自遍布和雜項信號1110的數(shù)據(jù)輸入。這些信號通常包括用于時鐘分配PLL的控制和建立信息、用于BIST(內置的自檢測)模式的檢測輸入、可編程時間設置等。接收器功能塊1124將數(shù)據(jù)、命令、ECC和地址信號傳送給總線備用邏輯塊1126，以在從前面的存儲組件傳送期間使用備用線的情況下，當可應用時，重新設置數(shù)據(jù)的位設置。在本發(fā)明的示例性實施例中，總線備用邏輯塊1126由多路復用器實現(xiàn)以在需要時移動信號位置。接下來，將原信號或重新排序的信號輸入另一個總線備用邏輯塊1136，以在必要時修改或重新排序信號位置，以考慮可能存在于當前的存儲組件和下游存儲組件之間的任何有缺陷的互連。然后，將該原信號或重新排序的信號輸入到驅動器功能塊1128，以便經(jīng)由下行存儲總線904將該信號傳送給鏈中的下一個存儲模塊806。在本發(fā)明的示例性實施例中，使用多路復用器來實現(xiàn)總線備用邏輯1136。驅動器功能塊1128為下行存儲總線904提供宏和支持邏輯，并且在本發(fā)明的一示例性實施例中，支持一22位、高速、低等待時間的級聯(lián)總線驅動器。
除了將原信號或重新排序的信號輸入總線備用邏輯1136之外，總線備用邏輯1126還將原信號或重新排序的信號輸入下行總線ECC功能塊1120，以對幀進行錯誤檢測和校正。下行總線ECC功能塊1120作用于從下行存儲總線904通過多模式緩沖裝置1002接收或傳遞的任何信息，以判定是否存在總線錯誤。下行總線ECC功能塊1120分析總線信號，以判定它們是否有效。接下來，下行總線ECC功能塊1120將已校正的信號傳送給命令狀態(tài)機1114。命令狀態(tài)機1114將與命令譯碼或沖突相關聯(lián)的錯誤標志輸入到遍布和雜項功能塊1110。下游和上游模塊也將錯誤標志和/或錯誤數(shù)據(jù)(如果有的話)呈現(xiàn)給該遍布和雜項功能塊1110，以能夠將這些錯誤報告給存儲控制器、處理器、服務處理器或其他錯誤管理部件。
參照圖11，該遍布和雜項功能塊1110將錯誤標志和/或錯誤數(shù)據(jù)傳送給存儲控制器802。通過從此鏈中的每個存儲模塊806收集錯誤標志和/或錯誤數(shù)據(jù)，存儲控制器802將能夠識別故障段，而不必啟動進一步診斷，即使在本設計的一些實施例中可進行其他的診斷。另外，一旦達到故障數(shù)量或故障類型的安裝選擇的閾值(例如1、2、10或20)，則通常響應于來自存儲控制器802的輸入，遍布和雜項功能塊1110可用備用線替代故障段。在本發(fā)明的一示例性實施例中，為每組4個傳送進行錯誤檢測和校正，從而允許在接收到構成一幀的8個傳送的一半之后譯碼和啟動操作。對來自下行存儲總線904的通過存儲模塊806的所有信號進行錯誤檢測和校正，而不管該些信號是將被特定的存儲模塊806處理。下行總線ECC功能塊1120將來自已校正信號的數(shù)據(jù)位輸入到寫數(shù)據(jù)緩沖器1112。
命令狀態(tài)機1114還判定該些已校正信號(包括數(shù)據(jù)、命令和地址信號)是否指向存儲模塊806并應當由其處理。如果已校正信號指向存儲模塊806，則命令狀態(tài)機1114確定采取什么行動，并且可啟動DRAM行動、寫緩沖器行動、讀緩沖器行動或它們的組合。根據(jù)存儲模塊806的類型(帶緩沖的、無緩沖的、帶寄存器的)，命令狀態(tài)機1114選擇合適的驅動特性、定時和定時關系。與DRAM規(guī)范一致地，寫數(shù)據(jù)緩沖器1112將數(shù)據(jù)信號傳送給存儲數(shù)據(jù)接口1106，而命令狀態(tài)機1114將相關聯(lián)的地址和命令信號傳送給存儲命令接口1108。存儲數(shù)據(jù)接口1106從存儲器件讀取存儲數(shù)據(jù)1142，并將存儲數(shù)據(jù)寫入存儲器件。
在存儲模塊806執(zhí)行一命令例如讀命令之后，與存儲器件“讀”定時一致地，要傳送給存儲控制器802的數(shù)據(jù)信號可臨時存儲在讀數(shù)據(jù)緩沖器1116內。讀數(shù)據(jù)緩沖器1116將讀數(shù)據(jù)傳送到上行總線ECC功能塊1122中。上行總線ECC功能塊1122為讀數(shù)據(jù)緩沖器1116中的信號生成校驗位。該些校驗位和來自讀數(shù)據(jù)緩沖器1116的信號被輸入到上行數(shù)據(jù)多路復用功能塊1132。該上行數(shù)據(jù)多路復用功能塊1132通過總線備用邏輯1138和驅動器功能塊1130將數(shù)據(jù)合并到上行存儲總線902上。如果需要的話，總線備用邏輯1138可重定向該些信號以考慮當前的存儲模塊806和上游接收模塊(或存儲控制器)之間的有缺陷的段。驅動器功能塊1130經(jīng)由上行存儲總線902將原信號或重新排序的信號傳送給鏈中的下一個存儲組件(即存儲模塊806)或存儲控制器802。在本發(fā)明的一示例性實施例中，使用多路復用器實現(xiàn)總線備用邏輯1138以將信號移位。驅動器功能塊1130為上行存儲總線902提供宏和支持邏輯，并且在本發(fā)明的一示例性實施例中支持一23位、高速、低等待時間的級聯(lián)驅動器總線。
上行存儲總線902中的數(shù)據(jù)、時鐘和ECC信號還被任何上游存儲模塊806中的任何上游多模式緩沖裝置1002接收。這些信號需要被上行傳遞到達下一個存儲模塊806或存儲控制器802。參照圖11，來自下游存儲組件(即，存儲組件806)的數(shù)據(jù)、ECC和時鐘信號在上行存儲總線902上被接收到接收器功能塊1134中。接收器功能塊1134為上行存儲總線902提供宏和支持邏輯，并且在本發(fā)明的一示例性實施例中支持一23位、高速、從屬接收器總線。接收器功能塊1134將數(shù)據(jù)和ECC信號通過總線備用功能塊1140傳遞到上行數(shù)據(jù)多路復用功能塊1132，并然后傳遞到總線備用邏輯塊1138。信號經(jīng)由驅動器功能塊1130傳送給上行存儲總線902。
除了將數(shù)據(jù)和ECC信號傳遞到上行數(shù)據(jù)多路復用功能塊1132之外，總線備用功能塊1140還將原始的或重新排序的數(shù)據(jù)和ECC信號輸入到上行總線ECC功能塊1122，以對幀進行錯誤檢測和校正。上行總線ECC功能塊1122在從多模式緩沖裝置1002接收或通過的來自上行存儲總線902任何信息上進行操作，以判定是否存在總線錯誤。上行總線ECC功能塊1122分析該數(shù)據(jù)和ECC信號，以判定該數(shù)據(jù)是否有效。接下來，上行總線ECC功能塊1122將任何錯誤標志和/或錯誤數(shù)據(jù)傳送給遍布和雜項功能塊1110，以便傳送給存儲控制器802。另外，一旦達到預先確定的故障數(shù)量或類型的閾值，則通常響應于存儲控制器802的指示，遍布和雜項功能塊1110可用備用段替代故障段。
圖11中的框圖是可以由本發(fā)明的示例性實施例使用的多模式緩沖裝置1002的一種實現(xiàn)。在無需違背本發(fā)明的范圍的情況下其他的實現(xiàn)也是可能的。
圖12是一個包括示例性緩沖裝置的典型應用和操作模式的表。描述了三類緩沖模式1208帶緩沖的DIMM 1202；帶寄存器的DIMM 1204；以及無緩沖的DIMM 1206。從存儲器命令接口1108輸出的“a”和“b”總線能夠根據(jù)應用被邏輯地配置以在一種或多種所述模式下操作。所述表包括列(rank)欄1210，其包含每個DIMM的列數(shù)；片選(CS)欄，其包含所用的緩沖器CS輸出數(shù)以及每個CS的負載；時鐘欄1214，其包含所用的緩沖器時鐘對數(shù)以及每個時鐘對的負載；以及雜項欄1216，其包含接線拓撲信息。負載指到存儲模塊806上的DRAM、寄存器、緩沖器、PLL或適當裝置的接收器輸入。
如圖12所示，帶緩沖的DIMM實現(xiàn)支持每列最多9個存儲器件，其中每個設備具有一8位的接口(共72位)。如果在給定的由各當前千兆位裝置所構成的模塊上所有的8個列都被插裝，則該模塊的總存儲密度將是8千兆字節(jié)。如由CS欄1212(CS通常被用于DIMM上作為一列選擇，以激活該列內的所有存儲器件)和時鐘欄1214內的表項目所表明的，變化的負載和網(wǎng)結構需要不同的用于多模式緩沖裝置1002的驅動器特性(如，驅動強度)。此外，由于帶寄存器的DIMM通常在所有通過該DIMM上的寄存器的輸入(地址和命令輸入)上增加一個單時鐘延遲，多模式緩沖裝置1002需要通過確保準確的地址和命令對數(shù)據(jù)的定時來適應所述的額外的時鐘時延。更進一步地，無緩沖的DIMM以及高負載的帶緩沖的DIMM的應用，由于在地址和某些命令行(例如，行地址選通(RAS)、列地址選通(CAS)和寫使能(WE))上的高負載，經(jīng)常需要雙轉換(2T)尋址。在后一種情況下，緩沖器進行如此操作以允許這些輸出兩個時鐘周期，以便在將CS引腳驅動到低電平以捕捉這些DRAM輸入并啟動新的動作之前達到并維持有效的電平。
圖12中的術語“網(wǎng)拓撲”指兩個或更多個裝置之間的接線互連結構的繪圖和/或文本描述?！帮w越拓撲”(fly-by-topology)是這樣一種接線互連結構，在該結構中源(驅動器)連接到沿著導線的長相連的兩個或多個裝置，該導線通常終止于最遠端，其中沿著導線的裝置在基于通過導線的飛行時間和離開源的距離的時間接收到來自源的信號?！癟”網(wǎng)拓撲是這樣一種接線互連結構，該結構包括一個通過一條出現(xiàn)分支或拆分的導線連接到兩個或更多個裝置的源(驅動器)。每個分支或拆分意在包含近似的導線長度和負載。一般說來，單個導線將在單個分支點處拆分成兩個分支，并且每個分支包含近似的線長度和負載。被接線到單個寄存器或時鐘的輸入通常被認為是點到點的。被接線到多個寄存器或PLL的輸入通常被接線到“T”網(wǎng)結構內，以使每個接收器大致同時地接收具有近似的波形的輸入。以上定義的“T”網(wǎng)典型地不是終端端接的(end-terminated)，而是通常包括在分支點之前的導線部分中的串聯(lián)的電阻端接。
圖13是一幅可由本發(fā)明的示例性實施例使用的帶有多模式緩沖裝置1002的帶緩沖的DIMM存儲模塊的簡化框圖。它提供了這樣的網(wǎng)結構和負載的一個示例，所述的網(wǎng)結構和負載與按照圖12的表中的信息用18個DDR2八位存儲器件產生的兩列帶緩沖的DIMM相關聯(lián)。將CS和時鐘信號接線到飛越結構中，圖中所示的從干線導線到每個存儲器件的線顯得較長，這僅僅是為了簡化該圖。飛越網(wǎng)的終端端接并未顯示，但其包括在該示例性實施例中。
圖14是一幅可由本發(fā)明的示例性實施例使用的用多模式緩沖裝置1002產生的帶緩沖的DIMM存儲模塊806的簡化框圖。它提供了這樣的網(wǎng)結構和負載的一個示例，所述網(wǎng)結構和負載與按照圖12的表中的信息用8位存儲器件產生的8列帶緩沖的DIMM存儲模塊806相關聯(lián)。在本示例中，每個CS輸出控制9個存儲器件(72位)，而圖13中每個CS控制4個或5個存儲器件(32到40位)。
最后，圖15是一個表，該表說明了根據(jù)本發(fā)明的進一步實施例的、圖10的示例性性276根引腳的DIMM的功能引腳布局。除了布局和每個引腳到銷的大致距離(毫米)之外，圖15也提供了對每個引腳的功能描述，包括那些用作冗余引腳的引腳和用于特殊控制功能的引腳。在圖15中，使用后綴“r”標明了用作冗余引腳的引腳。如前所述，標明的引腳1-138在DIMM的前側從左到右排列，同時當觀察DIMM的前側時，引腳139-276位于引腳1-138的后面。
在一示例性實施例中，每個冗余引腳位于各自的主功能引腳之后，對于該主功能引腳，該冗余引腳是冗余的。例如，冗余服務引腳serv_ifc(1)_r和serv_ifc(2)_r(引腳142、143)分別直接位于服務引腳serv_ifc(1)和serv_ifc(2)(引腳4、5)之后。以這種方式，DIMM可以抵抗單點故障存儲器停運(例如，假設DIMM向一側或另一測彎曲或翹起)。
在276根引腳的布局內包括的各種功能中有一對連續(xù)性引腳(1，138)和范圍觸發(fā)引腳(3，141)。如將通過考察與傳統(tǒng)布局中的引腳排列(在傳統(tǒng)布局中每組執(zhí)行相似功能的引腳位于DIMM的相同部分)相對的圖15的引腳分配表認識到的，本實施例使用了創(chuàng)新性的布置，其中，中心區(qū)域用于4條高速總線中的兩條(s3_us，輸出DIMM到上游DIMM或到存儲控制器)，以及(ds_s3，DIMM到上游DIMM(輸入))。將另外兩條高速總線每個拆分成兩半，其中帶有用于每條總線的信號的大致一半的、每條總線的一半(us_s3，控制器或DIMM到DIMM(輸入)，以及s3_ds，DIMM到下游DIMM(輸出))，被布置在中心區(qū)域引腳位置的某一端。由于緩沖裝置放置在靠近模塊中心的位置，可以減少用于在中心和外部區(qū)域中的每個引腳的接線長度的變化。
如也可以從圖15中注意到的，該引腳布局提供了在第一電壓電平(如，1.8伏特)和第二電壓電平(如，1.2伏特，如引腳75、213、79、217處所示)上的功率。以這種方式，系統(tǒng)的邏輯部分可獨立于為系統(tǒng)的主存儲器部分加電和/或在為系統(tǒng)的主存儲器部分加電之前進行操作，從而提供額外的系統(tǒng)存儲器使用靈活性和/或功率節(jié)約。
如上所述，本發(fā)明的實施例可體現(xiàn)為計算機實現(xiàn)的過程和用于實現(xiàn)這些過程的裝置的形式。本發(fā)明的實施例還可體現(xiàn)為包括指令的計算機程序代碼的形式，該些指令包含在有形的介質例如軟盤、CD-ROM、硬盤驅動器或任何其他的計算機可讀存儲介質中，其中，當該計算機程序代碼加載到計算機中并被計算機執(zhí)行時，該計算機變?yōu)橛糜趯崿F(xiàn)本發(fā)明的裝置。本發(fā)明還可體現(xiàn)為這樣的計算機程序代碼的形式，即例如存儲在一存儲介質中，加載到計算機中和/或被計算機執(zhí)行，或在一些傳送介質上傳遞例如在電線或電纜上傳遞，通過光纖或經(jīng)由電磁輻射傳遞，其中，當該計算機程序代碼加載到計算機中并被計算機執(zhí)行時，該計算機變?yōu)橛糜趯崿F(xiàn)本發(fā)明的裝置。當實現(xiàn)于通用微處理器上時，計算機程序代碼段配置該微處理器以創(chuàng)建特定的邏輯電路。
盡管已參照示例性實施例說明了本發(fā)明，但是本技術領域內的技術人員應理解，可進行多種變型或用等效物替代本發(fā)明的部件，而不會偏離本發(fā)明的范圍。另外，可進行多種修改以使特定的環(huán)境或材料適應于本發(fā)明的教導，而不會偏離本發(fā)明的實質范圍。因此，本發(fā)明并不是要局限于所公開的作為執(zhí)行本發(fā)明的最好方式的特定實施例，而是本發(fā)明將包括所有落在所附權利要求的范圍內的實施例。此外，術語第一、第二等的使用并不是指示任何順序或重要性，而是使用術語第一、第二等將一個部件與其他部件區(qū)分開。
權利要求
1.一種雙列直插存儲模塊，包括長度為大約151.2到大約151.5毫米的卡；多個與該卡連接的單獨的局部存儲器件；與該卡連接的緩沖裝置，所述緩沖裝置被配置用于轉換封包化的存儲器接口；以及所述卡包括在其上配置的至少276根引腳。
2.權利要求1的DIMM，還包括在所述卡上形成的定位鍵，其中所述定位鍵位于相對于該卡的長度的非中心位置。
3.權利要求1的DIMM，其中所述至少276根引腳排列于第一行引腳和在所述第一行后面的第二行引腳中。
4.權利要求3的DIMM，還包括多個在所述至少276根引腳中的多個冗余引腳，其中相對于給定主功能引腳的給定冗余引腳直接位于所述主功能引腳后面。
5.權利要求1的DIMM，其中所述至少276根引腳還包括一對連續(xù)性引腳，所述一對連續(xù)性引腳中的一個位于所述卡的一端，而所述一對連續(xù)性引腳中的另一個位于所述卡的另一端。
6.一種雙列直插存儲模塊，包括長度大約為151.35毫米的卡；多個與所述卡連接的單獨的局部存儲器件；與所述卡連接的緩沖裝置，所述緩沖裝置被配置為將信息再驅動到以級聯(lián)方式連接的一個或多個外部存儲模塊；以及至少一個在所述卡上形成的定位鍵。
7.權利要求6的DIMM，還包括多個在所述卡上形成的至少276根引腳。
8.權利要求7的DIMM，其中至少一個定位鍵位于相對于所述卡的長度的非中心位置。
9.權利要求7的DIMM，其中所述至少276根引腳排列于第一行引腳和在所述第一行后面的第二行引腳中。
10.權利要求9的DIMM，還包括多個在所述至少276根引腳中的冗余引腳，其中相對于給定主功能引腳的給定冗余引腳直接位于所述主功能引腳后面。
11.權利要求7的DIMM，其中所述至少276根引腳還包括一對連續(xù)性引腳，所述一對連續(xù)性引腳中的一個位于所述卡的一端，而所述一對連續(xù)性引腳中的另一個位于所述卡的另一端。
12.一種計算機存儲系統(tǒng)，包括存儲控制器裝置；以及通過一組至少兩條單端總線與所述存儲控制器裝置連接的第一雙列直插存儲模塊(DIMM)，所述第一DIMM包括長度為大約151.2到大約151.5毫米的卡、多個與所述卡連接的單獨的局部存儲器件、以及與所述卡連接的緩沖裝置，所述緩沖裝置被配置用于轉換封包化的存儲器接口。
13.權利要求12的計算機存儲系統(tǒng)，還包括用于識別和校正總線故障的誤碼校正邏輯。
14.權利要求12的計算機存儲系統(tǒng)，還包括一組至少兩條高速總線，所述總線用于將所述第一DIMM連接到所述存儲控制器裝置和第DIMM中的至少一個。
15.權利要求12的計算機存儲系統(tǒng)，其中所述第一DIMM還包括多個在所述卡上形成的至少276根引腳。
16.權利要求15的計算機存儲系統(tǒng)，其中至少一個定位鍵位于相對于該卡的長度的非中心位置。
17.權利要求15的計算機存儲系統(tǒng)，其中所述至少276根引腳排列于第一行引腳和在所述第一行后面的第二行引腳中。
18.權利要求17的計算機存儲系統(tǒng)，還包括多個在所述至少276根引腳中的冗余引腳，其中相對于給定主功能引腳的給定冗余引腳直接位于所述主功能引腳后面。
19.權利要求15的計算機存儲系統(tǒng)，其中所述至少276根引腳還包括一對連續(xù)性引腳，所述一對連續(xù)性引腳中的一個位于所述卡的一端，而所述一對連續(xù)性引腳中的另一個位于所述卡的另一端。
20.一種計算機存儲系統(tǒng)，包括雙列直插存儲模塊，該DIMM包括卡、多個與所述卡連接的單獨的局部存儲器件、以及與所述卡連接的緩沖裝置，所述緩沖裝置被配置用于轉換封包化的存儲器接口；多個與所述DIMM通信的高速總線，用于實現(xiàn)到相對于所述DIMM的上游裝置和下游裝置的級聯(lián)連接；以及所述DIMM還具有多個排列在所述卡上的高速總線接口引腳，從而對于第一條高速總線，與之關聯(lián)的所述高速總線接口引腳的第一部分位于相對于所述卡的長度的中點的所述卡的一側，以及與之關聯(lián)的所述高速總線接口引腳的第二部分位于相對于所述中點的所述卡的另一側；以及對于第二條高速總線，高速總線接口引腳聚集在相對于所述中點的所述卡的中心周圍。
21.權利要求20的計算機存儲系統(tǒng)，其中所述DIMM還包括多個在所述卡上形成的至少276根引腳。
22.權利要求20的計算機存儲系統(tǒng)，其中至少一個定位鍵位于相對于該卡的長度的非中心位置。
23.權利要求20的計算機存儲系統(tǒng)，其中所述至少276根引腳排列于第一行引腳和在所述第一行后面的第二行引腳中。
24.權利要求20的計算機存儲系統(tǒng)，其中所述長度為大約151.2到大約151.5毫米。
25.權利要求20的計算機存儲系統(tǒng)，還包括多個在所述至少276根引腳中的冗余引腳，其中相對于給定主功能引腳的給定冗余引腳直接位于所述主功能引腳后面。
26.一種雙列直插存儲模塊(DIMM)，包括長度為大約151.2到大約151.5毫米的卡；多個與所述卡連接的單獨的局部存儲器件；與所述卡連接的緩沖裝置，所述緩沖裝置被配置用于轉換封包化的存儲器接口；以及所述卡包括在其上配置的至少276根引腳，其中所述引腳的第一部分被配置為操作于第一供電電壓，而所述引腳的第二部分被配置為操作于第二供電電壓。
27.權利要求26的DIMM，其中所述第一供電電壓用于操作與所述緩沖裝置相關聯(lián)的邏輯裝置，而所述第二供電電壓用于操作所述多個單獨的局部存儲器件。
28.權利要求27的DIMM，還包括在所述卡上形成的定位鍵，其中所述定位鍵位于相對于該卡的長度的非中心位置。
29.權利要求27的DIMM，其中所述至少276根引腳排列于第一行引腳和在所述第一行后面的第二行引腳中。
30.權利要求29的DIMM，還包括多個在所述至少276根引腳中的冗余引腳，其中相對于給定主功能引腳的給定冗余引腳直接位于所述主功能引腳后面。
31.權利要求30的DIMM，其中所述至少276根引腳還包括一對連續(xù)性引腳，所述一對連續(xù)性引腳中的一個位于所述卡的一端，而所述一對連續(xù)性引腳中的另一個位于所述卡的另一端。
全文摘要
一種雙列直插存儲模塊(DIMM)包括一個長度為大約151.2到大約151.5毫米的卡、多個與所述卡連接的單獨的局部存儲器件，以及一個與所述卡連接的緩沖裝置，所述緩沖裝置被配置用于轉換封包化的存儲器接口。所述卡包括在其上配置的至少276根引腳。
文檔編號H01L25/00GK1728073SQ200510087309
公開日2006年2月1日 申請日期2005年7月28日 優(yōu)先權日2004年7月30日
發(fā)明者D·M·德雷普斯, F·D·費拉艾奧洛, K·C·高爾, M·W·凱洛格, R·里彭斯 申請人:國際商業(yè)機器公司