專利名稱：互補(bǔ)非易失性存儲(chǔ)器件及其操作和制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)器件及其制造方法，更具體而言，涉及一種互補(bǔ)非易失性存儲(chǔ)器件及其操作和制造方法，包括該器件的邏輯器件和半導(dǎo)體器件，以及用于該器件的讀電路。
背景技術(shù)：
只讀存儲(chǔ)器(ROM)為非易失性存儲(chǔ)器，其能夠被分類為掩模型只讀存儲(chǔ)器，電可擦除可編程只讀存儲(chǔ)器(EEPROM)及其它，其中掩模型只讀存儲(chǔ)器在制造過程中根據(jù)訂貨人的訂單而被編程。
快閃存儲(chǔ)器也是非易失性存儲(chǔ)器，是對(duì)傳統(tǒng)EEPROM的改進(jìn)并且包括單元陣列，組成該單元陣列從而以塊單位、扇區(qū)單位或芯片單位進(jìn)行擦除并且以位單位進(jìn)行編程。
快閃存儲(chǔ)器的結(jié)構(gòu)能夠被分為NOR型和NAND型。
NOR型快閃存儲(chǔ)器的單元在位線和地線之間并行排列，NAND型快閃存儲(chǔ)器的單元是串行排列的。
更具體地，NOR型快閃存儲(chǔ)器能夠被分為AND型，DINOR型，以及虛擬接地陣列(VGA)型。
在NOR型快閃存儲(chǔ)器中，由于讀取和編程所需的地址解碼類似于DRAM而構(gòu)成，因此外圍電路很簡單并且訪問時(shí)間被縮短。另一方面，每個(gè)單元都需要位線的接觸電極，使得與NAND型快閃存儲(chǔ)器相比單元面積增加了，并且進(jìn)行擦除和編程所需的時(shí)間很長。
在NAND型快閃存儲(chǔ)器中，擦除和編程比NOR型快閃存儲(chǔ)器執(zhí)行更短的時(shí)間。但是，由于在讀取之前需要選擇相關(guān)塊并且單元的串行連接會(huì)導(dǎo)致工作電阻的增加，因此讀取速度相對(duì)比較低。
同時(shí)，常規(guī)的快閃存儲(chǔ)器一般為N型存儲(chǔ)器，并且根據(jù)溝道的閾值電壓取決于向氮化物中注入或是從中發(fā)射的電子的原則，在每個(gè)單元中只能存儲(chǔ)一個(gè)數(shù)據(jù)。也就是說，存儲(chǔ)在每個(gè)單元中的位數(shù)是受到限制的。
還有，由于常規(guī)快閃存儲(chǔ)器以在先數(shù)據(jù)被完全擦除并且新數(shù)據(jù)被重新寫入而與在前存儲(chǔ)狀態(tài)無關(guān)的方式工作，因此需要有大量的功耗。
更具體而言，在讀操作中，依據(jù)在讀電壓上測(cè)量到的電流差來檢測(cè)數(shù)據(jù)“0”或“1”，該測(cè)量利用了根據(jù)閾值電壓偏移的電流位移。如果每個(gè)單元的位數(shù)為2或更多，則在讀電壓上測(cè)量的電流差較高并且提供了較大電流，從而消耗大量的功率。這樣，連續(xù)位的按比例增加很困難。
為了克服該缺點(diǎn)，通過在達(dá)到參考電流時(shí)使用測(cè)量閾值電壓的方法來讀取數(shù)據(jù)。但是，該方法是電流檢測(cè)方法并且還需要包括比較器和讀出放大器的復(fù)雜電路結(jié)構(gòu)。

發(fā)明內(nèi)容
首先，本發(fā)明提供了一種互補(bǔ)非易失性存儲(chǔ)器件，該器件增加了每個(gè)單元的位數(shù)，使用電壓檢測(cè)方法克服了對(duì)于位按比例擴(kuò)大(bit scale-up)的限制，改進(jìn)了操作速度，降低了操作期間的功耗，能夠以單元為單位訪問，同時(shí)進(jìn)行讀、擦除以及寫，縮短了工藝過程，具有高集成度，將存儲(chǔ)器和邏輯電路實(shí)現(xiàn)為單個(gè)芯片。
根據(jù)本發(fā)明的一個(gè)方面，該互補(bǔ)存儲(chǔ)器件包括第一非易失性存儲(chǔ)器和第二非易失性存儲(chǔ)器，它們被順序的堆疊并且具有彼此互補(bǔ)的關(guān)系，其中該第二非易失性存儲(chǔ)器被翻轉(zhuǎn)。
該互補(bǔ)存儲(chǔ)器件可以進(jìn)一步包括設(shè)置在第一和第二非易失性存儲(chǔ)器之間的結(jié)合部件(bonding member)。
該第一非易失性存儲(chǔ)器可以包括第一襯底，該第一襯底包括第一隔離層，設(shè)置在第一隔離層之間的p型第一雜質(zhì)區(qū)以及p型第二雜質(zhì)區(qū)，以及設(shè)置在p型第一和第二雜質(zhì)區(qū)之間的第一溝道區(qū)；以及，設(shè)置在第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)，其中該第一柵堆疊結(jié)構(gòu)包括順序堆疊的第一絕緣層，第一數(shù)據(jù)存儲(chǔ)層，第二絕緣層以及第一控制柵。
并且，其中該第二非易失性存儲(chǔ)器可以包括襯底，該襯底包括隔離層，設(shè)置在所述隔離層之間的n型第一雜質(zhì)區(qū)以及n型第二雜質(zhì)區(qū)，和設(shè)置在n型第一和第二雜質(zhì)區(qū)之間的溝道區(qū)；以及，設(shè)置在溝道區(qū)上的柵堆疊結(jié)構(gòu)，其中該柵堆疊結(jié)構(gòu)包括順序堆疊的第一絕緣層，數(shù)據(jù)存儲(chǔ)層，第二絕緣層，以及控制柵。
該互補(bǔ)非易失性存儲(chǔ)器件可以進(jìn)一步包括分別設(shè)置在n型第一和第二雜質(zhì)區(qū)上并延伸到n型第一和第二雜質(zhì)區(qū)外部的第一接觸墊層(contact padlayer)和第二接觸墊層。
并且，該第二非易失性存儲(chǔ)器可以包括第二襯底，該第二襯底包括第二隔離層，設(shè)置在第二隔離層之間的n型第一雜質(zhì)區(qū)和n型第二雜質(zhì)區(qū)，以及設(shè)置在n型第一和第二雜質(zhì)區(qū)之間的第二溝道區(qū)；以及，設(shè)置在n型第一和第二雜質(zhì)區(qū)之間第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)，其中該第二柵堆疊結(jié)構(gòu)包括順序堆疊的第三絕緣層，第二數(shù)據(jù)存儲(chǔ)層，第四絕緣層以及第二控制柵。其中，p型第二雜質(zhì)區(qū)和n型第二雜質(zhì)區(qū)彼此相連。
該互補(bǔ)非易失性存儲(chǔ)器件可以進(jìn)一步包括分別設(shè)置在p型第一和第二雜質(zhì)區(qū)上并延伸到p型第一和第二雜質(zhì)區(qū)外部的第一接觸墊層和第二接觸墊層。
該互補(bǔ)非易失性存儲(chǔ)器件可以進(jìn)一步包括分別設(shè)置在p型第一和第二雜質(zhì)區(qū)上并延伸到p型第一和第二雜質(zhì)區(qū)外部的第一接觸墊層和第二接觸墊層；以及，覆蓋第一和第二接觸墊層以及第一柵堆疊結(jié)構(gòu)的第一層間電介質(zhì)。并且，該互補(bǔ)非易失性存儲(chǔ)器件可以進(jìn)一步包括分別設(shè)置在n型第一和第二雜質(zhì)區(qū)上并延伸到n型第一和第二雜質(zhì)區(qū)外部的第三接觸墊層和第四接觸墊層；以及，覆蓋第三和第四接觸墊層以及第二柵堆疊結(jié)構(gòu)并且結(jié)合到第一層間電介質(zhì)的第二層間電介質(zhì)。
第三和第四接觸墊層的延伸長度可以比第一和第二接觸墊層的延伸長度短。
該第一襯底可以為SOI襯底或硅襯底。
該第一數(shù)據(jù)存儲(chǔ)層可以為氮化硅層、納米點(diǎn)層以及高k層之一。
該數(shù)據(jù)存儲(chǔ)層可以為氮化硅層、納米點(diǎn)層以及高k層之一。
該互補(bǔ)非易失性存儲(chǔ)器件可以進(jìn)一步包括設(shè)置在一堆疊結(jié)構(gòu)中并且分別與第一和第二接觸墊層相連的第一導(dǎo)電插塞和第二導(dǎo)電插塞，其中該堆疊結(jié)構(gòu)包括第二襯底、第二隔離層、第二層間電介質(zhì)以及第一層間電介質(zhì)；設(shè)置在一堆疊結(jié)構(gòu)中并分別與第三和第四接觸墊層相連的第三導(dǎo)電插塞和第四導(dǎo)電插塞，其中該堆疊結(jié)構(gòu)包括第二襯底，第二隔離層；設(shè)置在一堆疊結(jié)構(gòu)中并與第一柵堆疊結(jié)構(gòu)相連的第一柵導(dǎo)電插塞，其中該堆疊結(jié)構(gòu)包括第二襯底，第二隔離層，第二層間電介質(zhì)以及第一層間電介質(zhì)；設(shè)置在第二襯底中并與第二柵堆疊結(jié)構(gòu)相連的第二柵導(dǎo)電插塞；分別設(shè)置在第二襯底的第一至第四導(dǎo)電插塞的周圍并覆蓋第一至第四導(dǎo)電插塞的整個(gè)表面的第一至第四接觸墊；以及，分別設(shè)置在第一和第二柵導(dǎo)電插塞的周圍并覆蓋第一和第二柵導(dǎo)電插塞的整個(gè)表面的第一柵接觸墊和第二柵接觸墊。
可以設(shè)置該第一層間電介質(zhì)使得第一柵堆疊結(jié)構(gòu)的頂表面被暴露出來。
可以設(shè)置該第二層間電介質(zhì)使得第二柵堆疊結(jié)構(gòu)的頂表面被暴露出來。
可以設(shè)置該第一層間電介質(zhì)使得第一柵堆疊結(jié)構(gòu)的頂表面被暴露出來。
該第一和第二接觸墊層可以延伸到第一隔離層上或第一隔離層上方。
該第三和第四接觸墊層可以延伸到第二隔離層上或第二隔離層上方。
該互補(bǔ)非易失性存儲(chǔ)器件可以進(jìn)一步包括覆蓋第二柵堆疊結(jié)構(gòu)并結(jié)合到第一層間電介質(zhì)的第二層間電介質(zhì)。
并且，該互補(bǔ)非易失性存儲(chǔ)器件可以包括設(shè)置在一堆疊結(jié)構(gòu)中并分別與第一和第二接觸墊層相連的第一導(dǎo)電插塞和第二導(dǎo)電插塞，其中該堆疊結(jié)構(gòu)包括第二襯底，第二隔離層，第二層間電介質(zhì)以及第一層間電介質(zhì)；設(shè)置在第二襯底中并分別與n型第一和第二雜質(zhì)區(qū)相連的第三導(dǎo)電插塞和第四導(dǎo)電插塞；設(shè)置在一堆疊結(jié)構(gòu)中并與第一柵堆疊結(jié)構(gòu)相連的第一柵導(dǎo)電插塞，其中該堆疊結(jié)構(gòu)包括第二襯底，第二隔離層，第二層間電介質(zhì)以及第一層間電介質(zhì)，設(shè)置在第二襯底中并與第二柵堆疊結(jié)構(gòu)相連的第二柵導(dǎo)電插塞，分別設(shè)置在第二襯底的第一至第四導(dǎo)電插塞周圍并覆蓋第一至第四導(dǎo)電插塞的整個(gè)表面的第一至第四接觸墊；以及，分別設(shè)置在第一和第二柵導(dǎo)電插塞周圍并覆蓋第一和第二柵導(dǎo)電插塞的整個(gè)表面的第一柵接觸墊和第二柵接觸墊。
該襯底可以為SOI襯底或硅襯底。
第二，本發(fā)明提供了一種互補(bǔ)非易失性存儲(chǔ)器件的操作方法。
根據(jù)本發(fā)明的一個(gè)方面，該方法可以包括讀取被寫入在第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)；以及，將讀取的數(shù)據(jù)(下文中稱為第一數(shù)據(jù))與要被寫入的數(shù)據(jù)(下文中稱為第二數(shù)據(jù))進(jìn)行比較。
當(dāng)比較結(jié)果為第一數(shù)據(jù)與第二數(shù)據(jù)相同時(shí)，被寫入在第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)可以保持被存儲(chǔ)。
當(dāng)比較結(jié)果為第一數(shù)據(jù)與第二數(shù)據(jù)完全不同時(shí)，該方法可以進(jìn)一步包括在p型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差；將第一寫電壓施加到第一柵堆疊結(jié)構(gòu)；在n型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差；以及，將第二寫電壓施加到第二柵堆疊結(jié)構(gòu)。
當(dāng)比較結(jié)果為第一數(shù)據(jù)與第二數(shù)據(jù)部分地不同時(shí)，被寫入在第一和第二非易失性存儲(chǔ)器之一中的數(shù)據(jù)可以保持被存儲(chǔ)，并且被寫入在第一和第二非易失性存儲(chǔ)器的另一個(gè)中的數(shù)據(jù)可以被改變。
通過將0V施加到n型第一和第二雜質(zhì)區(qū)以及第二柵堆疊結(jié)構(gòu)，被寫入在第二非易失性存儲(chǔ)器中的數(shù)據(jù)可以保持被存儲(chǔ)。
通過在n型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差并將寫電壓施加到第二柵堆疊結(jié)構(gòu)，數(shù)據(jù)可以被寫入到第二非易失性存儲(chǔ)器中。
根據(jù)本發(fā)明的另一個(gè)方面，互補(bǔ)非易失性存儲(chǔ)器件的擦除方法可以包括在n型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差；以及，通過將擦除電壓施加到第二堆疊結(jié)構(gòu)來擦除被寫入在第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
該擦除方法可以進(jìn)一步包括在p型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差；以及，通過將擦除電壓施加到第一柵堆疊結(jié)構(gòu)來擦除被寫入在第一非易失性存儲(chǔ)器中的數(shù)據(jù)。
在擦除數(shù)據(jù)之前，可以進(jìn)行讀取和確認(rèn)被寫入在第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
并且，在擦除被寫入在第一非易失性存儲(chǔ)器中的數(shù)據(jù)之前，可以進(jìn)行讀取和確認(rèn)被寫入在第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
根據(jù)本發(fā)明的又一個(gè)方面，互補(bǔ)非易失性存儲(chǔ)器件的擦除方法可以包括在p型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差；以及，通過將擦除電壓施加到第一柵堆疊結(jié)構(gòu)來擦除被寫入在第一非易失性存儲(chǔ)器中的數(shù)據(jù)。
其中，在擦除數(shù)據(jù)之前，可以進(jìn)行讀取和確認(rèn)被寫入在第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
根據(jù)本發(fā)明的又一個(gè)方面，互補(bǔ)非易失性存儲(chǔ)器件的讀取方法可以包括將電壓施加到第一和第二柵堆疊結(jié)構(gòu)并緩慢降低該電壓直到從非易失性存儲(chǔ)器件檢測(cè)到輸出電壓；當(dāng)從非易失性存儲(chǔ)器件檢測(cè)到第一輸出電壓時(shí)，通過感知(perceive)被施加到第一和第二柵堆疊結(jié)構(gòu)的電壓來讀取被寫入在第一非易失性存儲(chǔ)器中的第一數(shù)據(jù)；在從非易失性存儲(chǔ)器件檢測(cè)到第一輸出電壓的同時(shí)切斷被施加到第一和第二柵堆疊結(jié)構(gòu)的電壓；基于表示第一和第二非易失性存儲(chǔ)器的輸入電壓-輸出電壓特性的互補(bǔ)特性曲線，一旦所述電壓被切斷而將能夠讀取被寫入在第二非易失性存儲(chǔ)器中的數(shù)據(jù)的電壓施加到第一和第二柵堆疊結(jié)構(gòu)時(shí)，測(cè)量非易失性存儲(chǔ)器件的第二輸出電壓；通過將檢測(cè)到第一輸出電壓時(shí)被施加到第一和第二柵堆疊結(jié)構(gòu)的電壓與第二輸出電壓進(jìn)行比較，來讀取被寫入在第二非易失性存儲(chǔ)器中的第二數(shù)據(jù)；以及，組合并輸出第一和第二數(shù)據(jù)。
其中，讀取被寫入在第一非易失性存儲(chǔ)器中的第一數(shù)據(jù)可以進(jìn)一步包括在電壓被施加到第一和第二柵堆疊結(jié)構(gòu)時(shí)，將從非易失性存儲(chǔ)器輸出的電壓與第一參考電壓進(jìn)行比較；在從非易失性存儲(chǔ)器輸出的電壓變成第一輸出電壓的時(shí)刻，將施加到第一和第二柵堆疊結(jié)構(gòu)的電壓與第二參考電壓進(jìn)行比較；以及，在從非易失性存儲(chǔ)器件輸出的電壓變成第一輸出電壓的時(shí)刻被施加到第一和第二柵堆疊結(jié)構(gòu)的電壓高于第二參考電壓時(shí)，輸出對(duì)應(yīng)于被寫入在第一非易失性存儲(chǔ)器中的數(shù)據(jù)的位數(shù)據(jù)(bit data)。
可以通過使用與第一和第二非易失性存儲(chǔ)器的輸出端相連的電壓比較電路來測(cè)量第二輸出電壓。其中，測(cè)量非易失性存儲(chǔ)器件的第二輸出電壓可以包括一旦所述電壓被斷開之后，就將0V電壓施加到第一和第二柵堆疊結(jié)構(gòu)?？梢詮木w管來施加該0V電壓，其中該晶體管在所述電壓被斷開的同時(shí)導(dǎo)通，并且具有一個(gè)接地的端子和連接在電源與非易失性存儲(chǔ)器件的第一和第二柵堆疊結(jié)構(gòu)之間的另一個(gè)端子。
該讀取方法可以進(jìn)一步包括在讀取被寫入在非易失性存儲(chǔ)器件中的數(shù)據(jù)之后，部分或全部地改變讀出的數(shù)據(jù)。
在第一和第二非易失性存儲(chǔ)器的每一個(gè)中可以寫入至少1位數(shù)據(jù)。
根據(jù)本發(fā)明的又一方面，互補(bǔ)非易失性存儲(chǔ)器件的讀取方法可以包括讀取被寫入在第一非易失性存儲(chǔ)器中的第一數(shù)據(jù)；讀取被寫入在第二非易失性存儲(chǔ)器中的第二數(shù)據(jù)；以及組合該第一和第二數(shù)據(jù)并輸出至少2位數(shù)據(jù)。
其中，讀取被寫入在第一非易失性存儲(chǔ)器中的第一數(shù)據(jù)可以進(jìn)一步包括將電壓施加到第一和第二柵堆疊結(jié)構(gòu)并降低該電壓，直到從非易失性存儲(chǔ)器件檢測(cè)到輸出電壓；檢測(cè)來自非易失性存儲(chǔ)器件的第一輸出電壓；在檢測(cè)到第一輸出電壓之后，切斷施加到第一和第二柵堆疊結(jié)構(gòu)的電壓；在檢測(cè)到第一輸出電壓的時(shí)刻，將施加到第一和第二柵堆疊結(jié)構(gòu)的電壓與參考電壓進(jìn)行比較；以及，通過對(duì)比較結(jié)果進(jìn)行編碼來輸出位數(shù)據(jù)。
讀取被寫入在第二非易失性存儲(chǔ)器中的第二數(shù)據(jù)可以進(jìn)一步包括將電壓施加到第一和第二柵堆疊結(jié)構(gòu)并緩慢降低電壓，直到從非易失性存儲(chǔ)器件檢測(cè)到輸出電壓；檢測(cè)來自非易失性存儲(chǔ)器件的第一輸出電壓；在檢測(cè)到第一輸出電壓之后，切斷被施加到第一和第二柵堆疊結(jié)構(gòu)的電壓；根據(jù)表示第一和第二非易失性存儲(chǔ)器輸入電壓-輸出電壓特性的互補(bǔ)特性曲線，將能夠讀取被寫入在第二非易失性存儲(chǔ)器中數(shù)據(jù)的電壓施加到第一和第二柵堆疊結(jié)構(gòu)；當(dāng)能夠讀取被寫入在第二非易失性存儲(chǔ)器中數(shù)據(jù)的電壓被施加到第一和第二柵堆疊結(jié)構(gòu)時(shí)，測(cè)量非易失性存儲(chǔ)器件的第二輸出電壓；將第二輸出電壓與參考電壓進(jìn)行比較；以及，通過對(duì)比較結(jié)果進(jìn)行編碼來輸出位數(shù)據(jù)。其中，該讀取方法可以進(jìn)一步包括一旦斷開被施加到第一和第二柵堆疊結(jié)構(gòu)的電壓之后，就將0V電壓施加到第一和第二柵堆疊結(jié)構(gòu)。
可以使用晶體管來施加0V電壓，其中該晶體管在施加到第一和第二柵堆疊結(jié)構(gòu)的電壓被切斷的同時(shí)導(dǎo)通，并且具有一個(gè)接地的端子和連接在電源與非易失性存儲(chǔ)器件的第一和第二柵堆疊結(jié)構(gòu)之間的另一個(gè)端子。
該讀取方法可以進(jìn)一步包括，在讀取被寫入在非易失性存儲(chǔ)器件中的數(shù)據(jù)之后，部分或全部地將讀出的數(shù)據(jù)改變?yōu)槠渌麛?shù)據(jù)。
第三，本發(fā)明還提供了一種互補(bǔ)非易失性存儲(chǔ)器件的制造方法。
根據(jù)本發(fā)明的一個(gè)方面，該制造方法可以包括在第一襯底上形成第一非易失性存儲(chǔ)器；在第二襯底上形成第二非易失性存儲(chǔ)器，該第二非易失性存儲(chǔ)器具有與第一非易失性存儲(chǔ)器互補(bǔ)的關(guān)系；以及，將第一和第二襯底結(jié)合從而使第一和第二非易失性存儲(chǔ)器彼此面對(duì)。
形成第一非易失性存儲(chǔ)器可以包括在第一襯底的預(yù)定區(qū)域形成第一隔離層，在第一隔離層之間的第一襯底中形成彼此分開的p型第一和第二雜質(zhì)區(qū)，以及在p型第一和第二雜質(zhì)區(qū)之間形成第一溝道區(qū)；在第一溝道區(qū)上形成第一柵堆疊結(jié)構(gòu)，該第一柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；分別在p型第一和第二雜質(zhì)區(qū)上形成第一接觸墊層和第二接觸墊層；在第一襯底上形成第一層間電介質(zhì)，該第一層間電介質(zhì)覆蓋第一柵堆疊結(jié)構(gòu)以及第一和第二接觸墊層；以及，平坦化該第一層間電介質(zhì)的表面。
形成第一柵堆疊結(jié)構(gòu)可以包括在第一襯底上順序形成第一絕緣層，第一數(shù)據(jù)存儲(chǔ)層，第二絕緣層以及第一控制柵；在第一控制柵上形成光致抗蝕劑圖案，該光致抗蝕劑圖案限定了第一溝道區(qū)；以及，使用光致抗蝕劑圖案作為蝕刻掩模，順序的蝕刻第一控制柵，第二絕緣層，第一數(shù)據(jù)存儲(chǔ)層以及第一絕緣層。
可以形成該第一和第二接觸墊層，使得它們延伸到第一隔離層上或者其上方。
該第一襯底可以為n型硅襯底以及SOI襯底之一。
該第二襯底可以為p型硅襯底以及SOI襯底之一。
形成第二非易失性存儲(chǔ)器可以包括在第二襯底上形成第二隔離層，在第二隔離層之間的第二襯底中形成n型第一和第二雜質(zhì)區(qū)，以及在n型第一和第二雜質(zhì)區(qū)之間形成第二溝道；在第二溝道區(qū)上形成第二柵堆疊結(jié)構(gòu)，該第二堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；分別在n型第一和第二雜質(zhì)區(qū)上形成第三接觸墊層和第四接觸墊層；在第二襯底上形成第二層間電介質(zhì)，該第二層間電介質(zhì)覆蓋第二柵堆疊結(jié)構(gòu)以及第三和第四接觸墊層；以及平坦化該第二層間電介質(zhì)的表面。
可以對(duì)第一層間電介質(zhì)的表面進(jìn)行平坦化，直到暴露出第一柵堆疊結(jié)構(gòu)。還有，可以對(duì)第二層間電介質(zhì)的表面進(jìn)行平坦化，直到暴露出第二柵堆疊結(jié)構(gòu)。
形成第二非易失性存儲(chǔ)器可以包括在第二襯底上形成第二隔離層，在第二隔離層之間的第二襯底中形成n型第一和第二雜質(zhì)區(qū)，以及在n型第一和第二雜質(zhì)區(qū)之間形成第二溝道區(qū)；在第二溝道上形成第二柵堆疊結(jié)構(gòu)，該第二柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；分別在n型第一和第二雜質(zhì)區(qū)上形成第三接觸墊層和第四接觸墊層；在第二襯底上形成第二層間電介質(zhì)，該第二層間電介質(zhì)覆蓋第二柵堆疊結(jié)構(gòu)以及第三和第四接觸墊層；以及平坦化該第二層間電介質(zhì)的表面。
形成第二柵堆疊結(jié)構(gòu)可以包括在第二襯底上順序形成第三絕緣層，第二數(shù)據(jù)存儲(chǔ)層，第四絕緣層以及第二控制柵；在第二控制柵上形成光致抗蝕劑圖案，該光致抗蝕劑圖案限定了第二溝道區(qū)；以及使用光致抗蝕劑圖案作為蝕刻掩模順序地蝕刻第二控制柵，第三絕緣層，第二數(shù)據(jù)存儲(chǔ)層以及第四絕緣層。
可以形成該第三和第四接觸墊層，使得它們延伸到第二隔離層上或其上方。
形成第二非易失性存儲(chǔ)器可以包括在第二襯底上形成第二隔離層，在第二隔離層之間的第二襯底中形成n型第一和第二雜質(zhì)區(qū)，以及在n型第一和第二雜質(zhì)區(qū)之間形成第二溝道；在第二溝道區(qū)上形成第二柵堆疊結(jié)構(gòu)，該第二柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；在第二襯底上形成第二層間電介質(zhì)，該第二層間電介質(zhì)覆蓋第二柵堆疊結(jié)構(gòu)；以及平坦化該第二層間電介質(zhì)的表面。
形成第二非易失性存儲(chǔ)器可以包括在第二襯底上形成第二隔離層，在第二隔離層之間的第二襯底中形成n型第一和第二雜質(zhì)區(qū)，以及在n型第一和第二雜質(zhì)區(qū)之間形成第二溝道；在第二溝道區(qū)上形成第二柵堆疊結(jié)構(gòu)，該第二柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；在第二襯底上形成第二層間電介質(zhì)，該第二層間電介質(zhì)覆蓋第二柵堆疊結(jié)構(gòu)；以及平坦化該第二層間電介質(zhì)的表面。
該制造方法可以進(jìn)一步包括在將第一和第二襯底結(jié)合之后，在包括第二襯底、第二隔離層、第二層間電介質(zhì)以及第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一通孔和第二通孔，該第一和第二通孔分別暴露第一和第二接觸墊層；分別用第一導(dǎo)電插塞和第二導(dǎo)電插塞填充第一和第二通孔；在包括第二襯底、第二隔離層以及第二層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第三通孔和第四通孔，該第三和第四通孔分別暴露第三和第四接觸墊層；分別用第三導(dǎo)電插塞和第四導(dǎo)電插塞填充第三和第四通孔；在包括第二通孔，第二隔離層，第二層間電介質(zhì)以及第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一柵通孔，該第一柵通孔暴露第一柵堆疊結(jié)構(gòu)；用第一柵導(dǎo)電插塞填充第一柵通孔；在第二襯底中形成第二柵通孔，該第二柵通孔暴露第二柵堆疊結(jié)構(gòu)；用第二柵導(dǎo)電插塞填充第二柵通孔；以及分別在第一和第二柵通孔周圍形成第一柵墊(gate pad)和第二柵墊，以分別覆蓋第一和第二柵導(dǎo)電插塞的整個(gè)表面，同時(shí)分別在第一至第四通孔周圍形成第一至第四接觸墊，以分別覆蓋第一至第四導(dǎo)電插塞的整個(gè)表面。
該制造方法可以進(jìn)一步包括在將第一和第二襯底結(jié)合之后，在包括第二襯底、第二隔離層、第二層間電介質(zhì)以及第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一通孔和第二通孔，該第一和第二通孔分別暴露第一和第二接觸墊層；分別用第一導(dǎo)電插塞和第二導(dǎo)電插塞填充第一和第二通孔；在包括第二襯底以及第二隔離層的堆疊結(jié)構(gòu)中形成第三通孔和第四通孔，該第三和第四通孔分別暴露第三和第四接觸墊層；分別用第三導(dǎo)電插塞和第四導(dǎo)電插塞填充第三和第四通孔；在包括第二通孔，第二隔離層，第二層間電介質(zhì)以及第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一柵通孔，該第一柵通孔暴露第一柵堆疊結(jié)構(gòu)；用第一柵導(dǎo)電插塞填充第一柵通孔；在第二襯底中形成第二柵通孔，該第二柵通孔暴露第二柵堆疊結(jié)構(gòu)；用第二柵導(dǎo)電插塞填充第二柵通孔；以及分別在第一和第二柵通孔周圍形成第一柵墊和第二柵墊，以分別覆蓋第一和第二柵導(dǎo)電插塞的整個(gè)表面，同時(shí)分別在第一至第四通孔周圍形成第一至第四接觸墊，以分別覆蓋第一至第四導(dǎo)電插塞的整個(gè)表面。
在將第一和第二襯底結(jié)合之后，該制造方法可以進(jìn)一步包括在包括第二襯底、第二隔離層、第二層間電介質(zhì)以及第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一通孔和第二通孔，該第一和第二通孔分別暴露第一和第二接觸墊層；分別用第一導(dǎo)電插塞和第二導(dǎo)電插塞填充第一和第二通孔；在第二襯底中形成第三通孔和第四通孔，該第三和第四通孔分別暴露n型第一和第二雜質(zhì)區(qū)；分別用第三導(dǎo)電插塞和第四導(dǎo)電插塞填充第三和第四通孔；在包括第二通孔，第二隔離層，第二層間電介質(zhì)以及第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一柵通孔，該第一柵通孔暴露第一柵堆疊結(jié)構(gòu)；用第一柵導(dǎo)電插塞填充第一柵通孔；在第二襯底中形成第二柵通孔，該第二柵通孔暴露第二柵堆疊結(jié)構(gòu)；用第二柵導(dǎo)電插塞填充第二柵通孔；以及分別在第一和第二柵通孔周圍形成第一柵墊和第二柵墊，以分別覆蓋第一和第二柵導(dǎo)電插塞的整個(gè)表面，同時(shí)分別在第一至第四通孔周圍形成第一至第四接觸墊，以分別覆蓋第一至第四導(dǎo)電插塞的整個(gè)表面。
在形成n型第一和第二雜質(zhì)區(qū)之前，該制造方法可以進(jìn)一步包括在比其中設(shè)置n型第一和第二雜質(zhì)區(qū)的位置更深的位置形成一雜質(zhì)層，該雜質(zhì)層將第二襯底分為兩部分。
并且，在將第一和第二襯底結(jié)合之前，該制造方法可以進(jìn)一步包括移除被雜質(zhì)層劃分的部分第二襯底，其中沒有形成n型第一和第二雜質(zhì)區(qū)。
第四，本發(fā)明提供了一種包括互補(bǔ)非易失性存儲(chǔ)器件的邏輯器件。
該邏輯器件可以包括第一非易失性存儲(chǔ)器；第二非易失性存儲(chǔ)器，其與第一非易失性存儲(chǔ)器具有互補(bǔ)關(guān)系；第三非易失性存儲(chǔ)器；以及第四非易失性存儲(chǔ)器，其與第三非易失性存儲(chǔ)器具有互補(bǔ)關(guān)系，其中第一至第四非易失性存儲(chǔ)器被順序堆疊，并且第二和第四非易失性存儲(chǔ)器被翻轉(zhuǎn)并堆疊。
第一和第四非易失性存儲(chǔ)器可以是相同的n型非易失性存儲(chǔ)器，并且第二和第三非易失性存儲(chǔ)器可以是相同的p型非易失性存儲(chǔ)器。
該第一非易失性存儲(chǔ)器可以包括第一襯底，該襯底包括第一隔離層，設(shè)置在第一隔離層之間的第一和第二雜質(zhì)區(qū)，以及設(shè)置在第一和第二雜質(zhì)區(qū)之間的第一溝道區(qū)；設(shè)置在第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)；分別設(shè)置在第一和第二雜質(zhì)區(qū)上的第一接觸墊層和第二接觸墊層；以及覆蓋第一和第二接觸墊層以及第一柵堆疊結(jié)構(gòu)的第一層間電介質(zhì)。
該第二非易失性存儲(chǔ)器可以包括第二襯底，該襯底包括第二隔離層，設(shè)置在第二隔離層之間的第三和第四雜質(zhì)區(qū)，以及設(shè)置在第三和第四雜質(zhì)區(qū)之間的第二溝道區(qū)；設(shè)置在第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)；分別設(shè)置在第三和第四雜質(zhì)區(qū)上的第三接觸墊層和第四接觸墊層；以及覆蓋第三和第四接觸墊層和第二柵堆疊結(jié)構(gòu)并結(jié)合到第一層間電介質(zhì)的第二層間電介質(zhì)。
該第三非易失性存儲(chǔ)器可以包括第三襯底，該襯底包括第三隔離層，設(shè)置在第三隔離層之間的第五和第六雜質(zhì)區(qū)以及設(shè)置在第五和第六雜質(zhì)區(qū)之間的第三溝道區(qū)，該第三襯底結(jié)合到第二襯底；設(shè)置在第三溝道區(qū)上的第三柵堆疊結(jié)構(gòu)；分別設(shè)置在第五和第六雜質(zhì)區(qū)上的第五接觸墊層和第六接觸墊層；以及覆蓋第五和第六接觸墊層和第三柵堆疊結(jié)構(gòu)的第三層間電介質(zhì)。
該第四非易失性存儲(chǔ)器可以包括第四襯底，該襯底包括第四隔離層，設(shè)置在第四隔離層之間的第七和第八雜質(zhì)區(qū)，以及設(shè)置在第七和第八雜質(zhì)區(qū)之間的第四溝道區(qū)；設(shè)置在第四溝道區(qū)上的第四柵堆疊結(jié)構(gòu)；分別設(shè)置在第七和第八雜質(zhì)區(qū)上的第七接觸墊層和第八接觸墊層；以及覆蓋第七和第八接觸墊層以及第四柵堆疊結(jié)構(gòu)并結(jié)合到第三層間電介質(zhì)的第四層間電介質(zhì)。
該第四非易失性存儲(chǔ)器可以包括第四襯底，該襯底包括第四隔離層，設(shè)置在第四隔離層之間的第七和第八雜質(zhì)區(qū)，以及設(shè)置在第七和第八雜質(zhì)區(qū)之間的第四溝道區(qū)；設(shè)置在第四溝道區(qū)上的第四柵堆疊結(jié)構(gòu)；以及覆蓋第四柵堆疊結(jié)構(gòu)并結(jié)合到第三層間電介質(zhì)的第四層間電介質(zhì)。
第一至第四襯底中的每一個(gè)可以為SOI襯底和硅襯底之一。并且，第一至第八接觸墊層中的每一個(gè)可以延伸到相鄰隔離層。第一至第八接觸墊層中的某些接觸墊中的每一個(gè)可以延伸到相鄰隔離層的上方，而第一至第八接觸墊層中的其他接觸墊中的每一個(gè)延伸到相鄰隔離層上。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，該邏輯器件可以進(jìn)一步包括分別設(shè)置在設(shè)置于第一和第二接觸墊層上的堆疊結(jié)構(gòu)上的第一導(dǎo)電插塞和第二導(dǎo)電插塞，使得第一導(dǎo)電插塞和第二導(dǎo)電插塞分別與第一和第二接觸墊層相連；分別設(shè)置在設(shè)置于第三和第四接觸墊層上的堆疊結(jié)構(gòu)上的第三導(dǎo)電插塞和第四導(dǎo)電插塞，使得第三導(dǎo)電插塞和第四導(dǎo)電插塞分別與第三和第四接觸墊層相連；分別設(shè)置在設(shè)置于第五和第六接觸墊層上的堆疊結(jié)構(gòu)上的第五導(dǎo)電插塞和第六導(dǎo)電插塞，使得第五導(dǎo)電插塞和第六導(dǎo)電插塞分別與第五和第六接觸墊層相連；分別設(shè)置在設(shè)置于第七和第八接觸墊層上的堆疊結(jié)構(gòu)上的第七導(dǎo)電插塞和第八導(dǎo)電插塞，使得第七導(dǎo)電插塞和第八導(dǎo)電插塞分別與第七和第八接觸墊層相連；設(shè)置在設(shè)置于第一柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上的第一柵導(dǎo)電插塞，使得其與第一柵堆疊結(jié)構(gòu)相連；設(shè)置在設(shè)置于第二柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上的第二柵導(dǎo)電插塞，使得其與第二柵堆疊結(jié)構(gòu)相連；設(shè)置在設(shè)置于第三柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上的第三柵導(dǎo)電插塞，使得其與第三柵堆疊結(jié)構(gòu)相連；設(shè)置在設(shè)置于第四柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上的第四柵導(dǎo)電插塞，使得其與第四柵堆疊結(jié)構(gòu)相連；連接第一、第三和第七導(dǎo)電插塞的第一接觸墊；連接第四和第六導(dǎo)電插塞的第二接觸墊；連接第二和第八導(dǎo)電插塞的第三接觸墊；連接到第五導(dǎo)電插塞的第四接觸墊；連接第一和第二柵導(dǎo)電插塞的第一柵接觸墊；以及連接第三和第四柵導(dǎo)電插塞的第二柵接觸墊。
根據(jù)本發(fā)明的另一個(gè)實(shí)施例，該邏輯器件可以進(jìn)一步包括分別設(shè)置在設(shè)置于第一和第二接觸墊層上的堆疊結(jié)構(gòu)上的第一導(dǎo)電插塞和第二導(dǎo)電插塞，使得第一導(dǎo)電插塞和第二導(dǎo)電插塞分別與第一和第二接觸墊層相連；分別設(shè)置在設(shè)置于第三和第四接觸墊層上的堆疊結(jié)構(gòu)上的第三導(dǎo)電插塞和第四導(dǎo)電插塞，使得第三導(dǎo)電插塞和第四導(dǎo)電插塞分別與第三和第四接觸墊層相連；分別設(shè)置在設(shè)置于第五和第六接觸墊層上的堆疊結(jié)構(gòu)上的第五導(dǎo)電插塞和第六導(dǎo)電插塞，使得第五導(dǎo)電插塞和第六導(dǎo)電插塞分別與第五和第六接觸墊層相連；分別設(shè)置在設(shè)置于第七和第八接觸墊層上的堆疊結(jié)構(gòu)上的第七導(dǎo)電插塞和第八導(dǎo)電插塞，使得第七導(dǎo)電插塞和第八導(dǎo)電插塞分別與第七和第八接觸墊層相連；設(shè)置在設(shè)置于第一柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上的第一柵導(dǎo)電插塞，使得其與第一柵堆疊結(jié)構(gòu)相連；設(shè)置在設(shè)置于第二柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上的第二柵導(dǎo)電插塞，使得其與第二柵堆疊結(jié)構(gòu)相連；設(shè)置在設(shè)置于第三柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上的第三柵導(dǎo)電插塞，使得其與第三柵堆疊結(jié)構(gòu)相連；設(shè)置在設(shè)置于第四柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上的第四柵導(dǎo)電插塞，使得其與第四柵堆疊結(jié)構(gòu)相連；連接第一、第三、第五和第七導(dǎo)電插塞的第一接觸墊；連接第四和第六導(dǎo)電插塞的第二接觸墊；連接第二和第八導(dǎo)電插塞的第三接觸墊；連接第一和第二柵導(dǎo)電插塞的第一柵接觸墊；以及連接第三和第四柵導(dǎo)電插塞的第二柵接觸墊。
第一至第四柵堆疊結(jié)構(gòu)中的每一個(gè)可以包括順序堆疊的第一絕緣層，一個(gè)或多個(gè)數(shù)據(jù)存儲(chǔ)層，第二絕緣層，以及控制柵。
該第一至第八接觸墊層可以具有相同的延伸長度。第一至第八接觸墊中的一些具有與另一些的延伸長度不同的延伸長度。
在第一、第三、第五和第七接觸墊層中，第一接觸墊層可具有最長的延伸長度，第三接觸墊層具有第二長的延伸長度，第五接觸墊層具有第三長的延伸長度，第七接觸墊層具有最短的延伸長度。
第一至第八接觸墊層中的至少一些可以在不同方向上延伸。第一至第六接觸墊層可以延伸相同的長度。第一至第六接觸墊層中的至少一些可以在不同方向上延伸。并且，在第一、第三和第五接觸墊層中，第一接觸墊層可具有最長的延伸長度，第三接觸墊層具有第二長的延伸長度，第五接觸墊層具有最短的延伸長度。并且，在第一、第三、第五和第七接觸墊層中，第一接觸墊層可具有最長的延伸長度，第三接觸墊層具有第二長的延伸長度，第五接觸墊層具有第三長的延伸長度，第七接觸墊層具有最短的延伸長度。
第五，本發(fā)明提供了一種包括CMOSFET的半導(dǎo)體器件，其中本發(fā)明被用于該CMOSFET。
該半導(dǎo)體器件可以包括CMOSFET，該CMOSFET包括第一晶體管以及與該第一晶體管具有互補(bǔ)關(guān)系的第二晶體管，其中該第一和第二晶體管彼此結(jié)合，使得第一和第二晶體管的柵彼此面對(duì)。
該半導(dǎo)體器件可以進(jìn)一步包括其上設(shè)置有CMOSFET的第一半導(dǎo)體器件，并且還進(jìn)一步包括設(shè)置在該CMOSFET上的第二半導(dǎo)體器件。
該第一半導(dǎo)體器件可以包括輸入/輸出(I/O)和控制器件、射頻(RF)專用集成電路(ASIC)器件以及模擬ASIC器件中的至少一個(gè)。該第二半導(dǎo)體器件可以包括中央處理器(CPU)、高速緩沖存儲(chǔ)器、主存儲(chǔ)器以及數(shù)字信號(hào)處理器(DSP)芯片中的至少一個(gè)。
第六，本發(fā)明提供了一種用于互補(bǔ)非易失性存儲(chǔ)器件的讀電路。
根據(jù)本發(fā)明的一個(gè)方面，該讀電路可以包括存儲(chǔ)器件，其包括具有互補(bǔ)關(guān)系的第一非易失性存儲(chǔ)器和第二非易失性存儲(chǔ)器；第一電壓比較單元，其用于將存儲(chǔ)器件的輸出電壓與第一參考電壓進(jìn)行比較；第一電源單元，其用于將具有預(yù)定范圍的掃描電壓施加給存儲(chǔ)器件；第二電壓比較單元，其響應(yīng)第一電壓比較單元的輸出信號(hào)而工作并將施加到存儲(chǔ)器件輸入端的電壓與第二參考電壓進(jìn)行比較；編碼器，其對(duì)第二電壓比較單元的輸出信號(hào)進(jìn)行編碼；第一調(diào)節(jié)單元(regulating unit)，其調(diào)節(jié)從第一電源單元施加給存儲(chǔ)器件的掃描電壓；第二調(diào)節(jié)單元，其響應(yīng)第一電壓比較單元的輸出信號(hào)而將存儲(chǔ)器件與第二電壓比較單元之間斷開；控制單元，其響應(yīng)第一電壓比較單元的輸出信號(hào)而控制第一和第二調(diào)節(jié)單元的操作；第二電源單元，其響應(yīng)第一電壓比較單元的輸出信號(hào)而向存儲(chǔ)器件施加預(yù)定電壓；以及，電壓比較電路，其在預(yù)定電壓從第二電源單元施加到存儲(chǔ)器件時(shí)，將存儲(chǔ)器件的輸出電壓與對(duì)應(yīng)于編碼器輸出信號(hào)的電壓進(jìn)行比較并輸出預(yù)定的位數(shù)據(jù)。
根據(jù)本發(fā)明的另一個(gè)方面，該讀電路可以包括存儲(chǔ)器件，其包括具有互補(bǔ)關(guān)系的第一非易失性存儲(chǔ)器和第二非易失性存儲(chǔ)器；第一電壓比較單元，其將存儲(chǔ)器件的輸出電壓與第一參考電壓進(jìn)行比較；第一電源單元，其將具有預(yù)定范圍的掃描電壓提供給存儲(chǔ)器件；第二電壓比較單元，其響應(yīng)第一電壓比較單元的輸出信號(hào)而工作并將施加到存儲(chǔ)器件輸入端的電壓與第二參考電壓進(jìn)行比較；第一編碼器，其對(duì)第二電壓比較單元的輸出信號(hào)進(jìn)行編碼；第一調(diào)節(jié)單元，其調(diào)節(jié)從第一電源單元施加給存儲(chǔ)器件的掃描電壓；第二調(diào)節(jié)單元，其響應(yīng)第一電壓比較單元的輸出信號(hào)而將存儲(chǔ)器件與第二電壓比較單元之間斷開；控制單元，其響應(yīng)第一電壓比較單元的輸出信號(hào)而控制第一和第二調(diào)節(jié)單元的操作；第二電源單元，其響應(yīng)第一電壓比較單元的輸出信號(hào)而向存儲(chǔ)器件施加預(yù)定電壓；第三電壓比較單元，其隨著將預(yù)定電壓從第二電源單元施加給存儲(chǔ)器件而開始操作并接著將存儲(chǔ)器件的輸出電壓與第三參考電壓進(jìn)行比較；第二編碼器，用于對(duì)第三電壓比較單元的輸出信號(hào)進(jìn)行編碼；以及第三編碼器，用于對(duì)第一和第二編碼器的輸出信號(hào)進(jìn)行編碼并輸出預(yù)定的位數(shù)據(jù)。
在這些方面中，該第三電壓比較單元可以包括一個(gè)或多個(gè)比較器。第二電壓比較單元的數(shù)量可以與第三電壓比較單元的數(shù)量相同。并且，該第一和第二非易失性存儲(chǔ)器可以分別為p型非易失性存儲(chǔ)器和n型非易失性存儲(chǔ)器，其每一個(gè)中寫入至少1位數(shù)據(jù)，該p和n型非易失性存儲(chǔ)器被順序的堆疊。并且，第二電壓比較單元可以包括一個(gè)或多個(gè)比較器。
該第一調(diào)節(jié)單元可以為位于第一電源單元和存儲(chǔ)器件之間的第一通路晶體管。
該第二調(diào)節(jié)單元可以為位于存儲(chǔ)器件和第二電壓比較單元之間的第二通路晶體管。
該控制單元可以為反相器，其將第一電壓比較單元的輸出信號(hào)反相并將反相后的信號(hào)施加到第一和第二調(diào)節(jié)單元。
第二電源單元可以為接地晶體管，用于將0V電壓施加到存儲(chǔ)器件。
如上所述，本發(fā)明的非易失性CMOS存儲(chǔ)器件包括p型非易失性存儲(chǔ)器和n型非易失性存儲(chǔ)器，它們被3維地堆疊。為了形成非易失性CMOS存儲(chǔ)器件，在分開的襯底上形成p和n型非易失性存儲(chǔ)器，并接著將襯底彼此結(jié)合。
因此，能夠改進(jìn)該存儲(chǔ)器件的遷移率，在單一襯底上形成兩個(gè)非易失性存儲(chǔ)器所需的阱工藝能夠被省略從而簡化整個(gè)工藝過程，并且與將兩個(gè)非易失性存儲(chǔ)器設(shè)置在不同的位置相比，能夠增加該存儲(chǔ)器件的集成密度。
并且，由于單位存儲(chǔ)器單元為包括非易失性PMOS和NMOS存儲(chǔ)器的CMOS存儲(chǔ)器，因此在每個(gè)單元中可以存儲(chǔ)至少兩位，并且一個(gè)芯片可以由CMOS存儲(chǔ)器和CMOS邏輯構(gòu)成。
并且，基于使用非易失性PMOS和NMOS存儲(chǔ)器之間的互補(bǔ)作用的輸出電壓檢測(cè)方法來讀取數(shù)據(jù)，從而能夠克服位按比例擴(kuò)大的限制。
并且，在非易失性PMOS和NMOS存儲(chǔ)器中任何一個(gè)的數(shù)據(jù)狀態(tài)被讀出之后，能夠使用表示它們之間互補(bǔ)關(guān)系的曲線來讀出另一個(gè)的數(shù)據(jù)狀態(tài)。這樣，就能夠縮短讀操作。
此外，不是以塊為單位而是以單元為單位進(jìn)行寫和擦除操作，因此改進(jìn)了操作速度并降低了功耗。


通過參照附圖對(duì)其示例性實(shí)施例的詳細(xì)說明，本發(fā)明的上述及其他特征和優(yōu)點(diǎn)將變得更加明了，其中圖1至6為根據(jù)本發(fā)明第一至第六實(shí)施例的非易失性存儲(chǔ)器件的截面圖；圖7示出了圖1至5所示的非易失性存儲(chǔ)器件的等效電路；圖8示出了用于說明圖1至5所示的非易失性存儲(chǔ)器件的讀和寫操作的等效電路；圖9為等效電路圖，示出了數(shù)據(jù)被寫入在P型非易失性存儲(chǔ)器和N型非易失性存儲(chǔ)器中的情況，該P(yáng)和N型非易失性存儲(chǔ)器被包括在圖1至5所示的非易失性存儲(chǔ)器件中；圖10為等效電路圖，示出了數(shù)據(jù)僅被寫入在N型非易失性存儲(chǔ)器中的情況，該N型非易失性存儲(chǔ)器被包括在圖1至5所示的非易失性存儲(chǔ)器件中；圖11為等效電路圖，示出了數(shù)據(jù)僅被寫入在P型非易失性存儲(chǔ)器中的情況，該P(yáng)型非易失性存儲(chǔ)器被包括在圖1至5所示的非易失性存儲(chǔ)器件中；圖12為等效電路圖，示出了僅從N型非易失性存儲(chǔ)器中擦除被寫入數(shù)據(jù)的情況，該N型非易失性存儲(chǔ)器被包括在圖1至5所示的非易失性存儲(chǔ)器件中；圖13為等效電路圖，示出了僅從P型非易失性存儲(chǔ)器中擦除被寫入數(shù)據(jù)的情況，該P(yáng)型非易失性存儲(chǔ)器被包括在圖1至5所示的非易失性存儲(chǔ)器件中；圖14為等效電路圖，示出了在圖1至5所示的非易失性存儲(chǔ)器件中，數(shù)據(jù)被寫入在N型非易失性存儲(chǔ)器中并從P型非易失性存儲(chǔ)器中擦除被寫入數(shù)據(jù)的情況；圖15為等效電路圖，示出了在圖1至5所示的非易失性存儲(chǔ)器件中，數(shù)據(jù)被寫入在P型非易失性存儲(chǔ)器中并從N型非易失性存儲(chǔ)器中擦除被寫入數(shù)據(jù)的情況；圖16為等效電路圖，示出了在圖1至5所示的非易失性存儲(chǔ)器件中，從P型和N型非易失性存儲(chǔ)器中擦除被寫入數(shù)據(jù)的情況；圖17說明了當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件為2位存儲(chǔ)器件時(shí)，數(shù)據(jù)狀態(tài)之間的轉(zhuǎn)換和數(shù)據(jù)狀態(tài)之間的轉(zhuǎn)換所需的條件；圖18說明了當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件為4位存儲(chǔ)器件時(shí)數(shù)據(jù)狀態(tài)之間的轉(zhuǎn)換；圖19和20示出了當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件為2位存儲(chǔ)器件時(shí)使用的讀電路；圖21為當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件是2位存儲(chǔ)器件時(shí)輸入電壓與輸出電壓的關(guān)系圖；圖22為等效電路圖，示出了當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件為2位存儲(chǔ)器件時(shí)，從包括2位存儲(chǔ)器件的單元陣列中選擇的行中讀取數(shù)據(jù)；圖23和24為電路圖，示出了當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件為4位存儲(chǔ)器件時(shí)的讀操作；圖25和26為電路圖，示出了當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件為8位存儲(chǔ)器件時(shí)的讀操作；圖27為當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件為8位存儲(chǔ)器件時(shí)，電壓-電流以及輸入電壓-輸出電壓的關(guān)系圖；圖28為包括圖1至5所示的非易失性存儲(chǔ)器件之一的NAND型邏輯器件的截面圖；圖29為圖28所示的NAND型邏輯器件的等效電路；圖30為包括圖1至5所示的非易失性存儲(chǔ)器件之一的NOR型邏輯器件的截面圖；圖31為圖30所示的NOR型邏輯器件的等效電路；
圖32至40為說明圖1所示的非易失性存儲(chǔ)器件制造方法的截面圖；圖41是與根據(jù)本發(fā)明實(shí)施例的非易失性存儲(chǔ)器件以相同方式制造的CMOSFET的截面圖；以及圖42為包括圖41所示的CMOSFET的半導(dǎo)體器件的透視圖。
具體實(shí)施例方式
下文中，將參照示出了本發(fā)明示例性實(shí)施例的附圖更充分地說明根據(jù)本發(fā)明實(shí)施例的互補(bǔ)存儲(chǔ)器件及其操作和制造方法，以及包括該器件的邏輯電路和半導(dǎo)體器件和用于該器件的讀電路。在附圖中，為了清楚起見，夸大了膜和區(qū)域的厚度。
首先，將對(duì)根據(jù)本發(fā)明第一實(shí)施例的互補(bǔ)非易失性存儲(chǔ)器件(下文中，被稱為“第一存儲(chǔ)器件”)進(jìn)行說明。
實(shí)施例1參看圖1，第一存儲(chǔ)器件包括第一非易失性存儲(chǔ)器M1和第二非易失性存儲(chǔ)器M2，它們垂直并順序的堆疊。第一和第二非易失性存儲(chǔ)器M1和M2彼此結(jié)合。第一和第二非易失性存儲(chǔ)器M1和M2包括存儲(chǔ)單元，其用于在柵堆疊結(jié)構(gòu)中存儲(chǔ)多位數(shù)據(jù)。第一和第二非易失性存儲(chǔ)器M1和M2可以分別為P型晶體管和N型晶體管，例如P型SONOS存儲(chǔ)器和n型SONOS存儲(chǔ)器，它們中的每一個(gè)都能存儲(chǔ)數(shù)據(jù)并起到開關(guān)的作用。第一非易失性存儲(chǔ)器M1包括第一襯底10。絕緣層11被設(shè)置在第一襯底10上。淺溝槽隔離(STI)層12被設(shè)置在絕緣層11中并彼此分離。半導(dǎo)體襯底13被設(shè)置在STI層12之間的絕緣層11上。該半導(dǎo)體襯底13包括第一雜質(zhì)區(qū)10s，第二雜質(zhì)區(qū)10d，以及溝道區(qū)10c。該第一和第二雜質(zhì)區(qū)10s和10d摻雜有p型導(dǎo)電雜質(zhì)。第一和第二雜質(zhì)區(qū)10s和10d中的每一個(gè)可以為源極區(qū)或漏極區(qū)。即，如果第一雜質(zhì)區(qū)10s為源極區(qū)，則第二雜質(zhì)區(qū)10d可以為漏極區(qū)，并且相反的情況也可以。溝道區(qū)10c被設(shè)置在第一和第二雜質(zhì)區(qū)10s和10d之間。該半導(dǎo)體襯底13可以為具有預(yù)定晶體方向的n型半導(dǎo)體襯底，例如n型<100>半導(dǎo)體襯底。第一柵堆疊結(jié)構(gòu)G11被設(shè)置在溝道區(qū)10c上。該第一柵堆疊結(jié)構(gòu)G11包括順序堆疊的第一絕緣層17，數(shù)據(jù)存儲(chǔ)層18，第二絕緣層19，以及控制柵20。在數(shù)據(jù)存儲(chǔ)層18中，例如電子的載流子的俘獲密度(trap density)隨著外部施加的電壓發(fā)生變化。該第一絕緣層17為隧穿層，例如氧化硅(SiO2)層。該數(shù)據(jù)存儲(chǔ)層18為材料層，用于俘獲隧穿第一絕緣層17的電子。在數(shù)據(jù)存儲(chǔ)層18中俘獲的電子數(shù)目隨著外部施加的電壓而發(fā)生變化。換句話說，數(shù)據(jù)存儲(chǔ)層18的狀態(tài)隨著外部施加的電壓而發(fā)生變化。當(dāng)數(shù)據(jù)存儲(chǔ)層18處于一個(gè)狀態(tài)中時(shí)，可以認(rèn)為位數(shù)據(jù)被寫入在數(shù)據(jù)存儲(chǔ)層18中。因此，通過調(diào)節(jié)外部施加的電壓，不僅一位數(shù)據(jù)比如0或1，而且兩位或更多位數(shù)據(jù)比如11，10，01，00，111...001，000，1111....0001或0000都能夠被寫入數(shù)據(jù)存儲(chǔ)層18中。該數(shù)據(jù)存儲(chǔ)層18可以是氮化硅(SiN)層。該第二絕緣層19優(yōu)選由與第一絕緣層17相同的材料形成，但是也可以由其他材料形成。其上施加外部電壓的控制柵20可以為多晶硅柵。第一接觸墊層P1被設(shè)置在第一雜質(zhì)區(qū)10s上并且在與第一雜質(zhì)區(qū)10s相鄰的STI層12上方延伸。第二接觸墊層P2被設(shè)置在第二雜質(zhì)區(qū)10d上并且在與第二雜質(zhì)區(qū)10d相鄰的STI層12上方延伸。第一和第二接觸墊層P1和P2可以延伸到相同的長度。但是，第一和第二接觸墊層P1和P2可以延伸到比第三和第四接觸墊層P3和P4更大的長度，其中該第三和第四接觸墊層P3和P4分別與將在后面描述的第二非易失性存儲(chǔ)器M2的第一和第二雜質(zhì)區(qū)30s和30d相連。用第三絕緣層16覆蓋第一柵堆疊結(jié)構(gòu)G11以及第一和第二接觸墊層P1和P2。該第三絕緣層16由與第一和第二絕緣層17和19相同的材料形成，但是也可以由其他絕緣材料形成。
該第二非易失性存儲(chǔ)器M2被翻轉(zhuǎn)并與第一非易失性存儲(chǔ)器M1結(jié)合。但是，為了方便起見，在假設(shè)第二非易失性存儲(chǔ)器M2沒有被翻轉(zhuǎn)的前提下對(duì)第二非易失性存儲(chǔ)器M2進(jìn)行說明。換句話說，雖然圖1中示出了第二非易失性存儲(chǔ)器M2的元件被設(shè)置在絕緣層32下方，其中第二非易失性存儲(chǔ)器M2的元件與設(shè)置在第一非易失性存儲(chǔ)器M1的絕緣層11上的元件相對(duì)應(yīng)，但是在假設(shè)第二非易失性存儲(chǔ)器M2的元件被設(shè)置在絕緣層32上的前提下對(duì)第二非易失性存儲(chǔ)器M2的元件進(jìn)行說明。這種假設(shè)也可以被類似地應(yīng)用于將在下面描述的第二至第六實(shí)施例。
更具體而言，該第二非易失性存儲(chǔ)器M2包括被設(shè)置在絕緣層32上并彼此分離的STI層22。由半導(dǎo)體襯底覆蓋設(shè)置在STI層22之間的絕緣層32。該半導(dǎo)體襯底為具有預(yù)定晶體方向的襯底，例如p型<110>襯底。該半導(dǎo)體襯底包括第一雜質(zhì)區(qū)30s，第二雜質(zhì)區(qū)30d，以及溝道區(qū)30c。該溝道區(qū)30c被設(shè)置在第一和第二雜質(zhì)區(qū)30s和30d之間。該第一和第二雜質(zhì)區(qū)30s和30d摻雜有n型導(dǎo)電雜質(zhì)。第一和第二雜質(zhì)區(qū)30s和30d中的每一個(gè)可以為源極區(qū)或漏極區(qū)。第二柵堆疊結(jié)構(gòu)G22被設(shè)置在溝道區(qū)30c上。該第一和第二柵堆疊結(jié)構(gòu)G11和G22可以在垂直線上。該第二柵堆疊結(jié)構(gòu)G22包括第一絕緣層29，數(shù)據(jù)存儲(chǔ)層28，第二絕緣層25，以及控制柵24，它們被順序的堆疊。在第二柵堆疊結(jié)構(gòu)G22中，第一和第二絕緣層29和25由SiO2形成，但是也可以由其它絕緣材料形成。該控制柵24和數(shù)據(jù)存儲(chǔ)層28分別由與第一非易失性存儲(chǔ)器M1的控制柵20和數(shù)據(jù)存儲(chǔ)層18相同的材料形成，但是也可以由不同的材料形成。第三接觸墊層P3被設(shè)置在第二雜質(zhì)區(qū)30d上，并且第四接觸墊層P4被設(shè)置在第一雜質(zhì)區(qū)30s上。第三和第四接觸墊層P3和P4中的每一個(gè)在相鄰的STI層22上方延伸到預(yù)定長度。如上所述，第二非易失性存儲(chǔ)器M2的第三和第四接觸墊層P3和P4比第一非易失性存儲(chǔ)器M1的第一和第二接觸墊層P1和P2的延伸長度短。在這種情況下，第二非易失性存儲(chǔ)器M2的第三和第四接觸墊層P3和P4以及第一非易失性存儲(chǔ)器M1的第一和第二接觸墊層P1和P2形成在相同的垂直面上。這樣，當(dāng)?shù)诙且资源鎯?chǔ)器M2的第三和第四接觸墊層P3和P4形成在與其上設(shè)置第一非易失性存儲(chǔ)器M1的第一和第二接觸墊層P1和P2的垂直面不同的垂直面上時(shí)，第二非易失性存儲(chǔ)器M2的第三和第四接觸墊層P3和P4可以與第一非易失性存儲(chǔ)器M1的第一和第二接觸墊層P1和P2延伸相同的長度。在第二非易失性存儲(chǔ)器M2中，第三和第四接觸墊層P3和P4以及第二柵堆疊結(jié)構(gòu)G22被第三絕緣層26覆蓋。該第三絕緣層26可以由例如SiO2構(gòu)成。
同時(shí)，第一通孔H1和第二通孔H2被設(shè)置在一堆疊結(jié)構(gòu)中，該結(jié)構(gòu)包括第一和第二非易失性存儲(chǔ)器M1和M2的第三絕緣層16和26，STI層22以及第二非易失性存儲(chǔ)器M2的絕緣層32。該第一通孔H1暴露了第一非易失性存儲(chǔ)器M1的第一接觸墊層P1，并且第二通孔H2暴露了第一非易失性存儲(chǔ)器M1的第二接觸墊層P2。分別用第一導(dǎo)電插塞PL1和第二導(dǎo)電插塞PL2填充該第一和第二通孔H1和H2。該第一和第二導(dǎo)電插塞PL1和PL2由相同的材料形成，但是也可以由不同材料形成。
還有，第三通孔H3和第四通孔H4被設(shè)置在一堆疊結(jié)構(gòu)中，該結(jié)構(gòu)包括第三絕緣層26，STI層22，以及第二非易失性存儲(chǔ)器M2的絕緣層32。該第三通孔H3暴露了第二非易失性存儲(chǔ)器M2的第一接觸墊層P3，并且第四通孔H4暴露了第二非易失性存儲(chǔ)器M2的第四接觸墊層P4。分別用第三導(dǎo)電插塞PL3和第四導(dǎo)電插塞PL4填充該第三和第四通孔H3和H4。該第三和第四導(dǎo)電插塞PL3和PL4由相同的材料形成，但是也可以由不同材料形成。
同時(shí)，在一堆疊結(jié)構(gòu)中形成通孔(下文中稱為第一柵通孔)，其中該結(jié)構(gòu)包括第一非易失性存儲(chǔ)器M1的第三絕緣層16，以及第二非易失性存儲(chǔ)器M2的第三絕緣層26和絕緣層32。該第一柵通孔暴露了第一柵堆疊結(jié)構(gòu)G11的控制柵20。并且，在一堆疊結(jié)構(gòu)中形成了另一通孔(下文中稱為第二柵通孔)，其中該結(jié)構(gòu)包括第二非易失性存儲(chǔ)器M2的第三絕緣層26和絕緣層32。該第二柵通孔暴露了第二柵堆疊結(jié)構(gòu)G22的控制柵24。這里，因?yàn)榈谝缓偷诙磐仔纬稍谂c其中形成第一至第四通孔H1，H2，H3以及H4的垂直面不同的垂直面中，因此在圖1中沒有被示出。分別用導(dǎo)電插塞填充該第一和第二柵通孔。在第二非易失性存儲(chǔ)器M2的絕緣層32的底表面上(實(shí)際上，如圖1所示，由于第二非易失性存儲(chǔ)器M2被翻轉(zhuǎn)，在絕緣層32的頂表面上)，設(shè)置分別與第一至第四導(dǎo)電插塞PL1，PL2，PL3以及PL4相連的接觸墊CP1，CP2，CP3以及CP4。并且，第一柵接觸墊GP1和第二柵接觸墊GP2被設(shè)置在絕緣層32的底表面上并分別與填充在第一和第二柵通孔中的導(dǎo)電插塞相連。如果需要的話，該第一和第二柵接觸墊GP1和GP2可以被整體相連。在這種情況下，第一和第二非易失性存儲(chǔ)器M1和M2具有公用柵。然后，接觸墊CP2和CP4可以被整體相連或接觸墊CP1和CP3可以被整體相連。
實(shí)施例2根據(jù)本發(fā)明第二實(shí)施例的非易失性存儲(chǔ)器件(下文中，稱為“第二存儲(chǔ)器件”)與第一存儲(chǔ)器件的不同之處在于它包括第三非易失性存儲(chǔ)器M22而不是第二非易失性存儲(chǔ)器M2。在第三非易失性存儲(chǔ)器M22中，相同的附圖標(biāo)記用于表示與第二非易失性存儲(chǔ)器M2中相同的元件。并且，由于第二存儲(chǔ)器件的第一非易失性存儲(chǔ)器M1與第一存儲(chǔ)器件的相同，因此在圖2中省略了對(duì)其的詳細(xì)圖示。
參看圖2，第三非易失性存儲(chǔ)器M22包括絕緣層32，設(shè)置在絕緣層32上的半導(dǎo)體襯底(未示出)，以及設(shè)置在半導(dǎo)體襯底上的第二柵堆疊結(jié)構(gòu)G22。該半導(dǎo)體襯底被STI層22包圍。該半導(dǎo)體襯底包括第一雜質(zhì)區(qū)30d，第二雜質(zhì)區(qū)30s，以及溝道區(qū)30c。該第二柵堆疊結(jié)構(gòu)G22被設(shè)置在溝道區(qū)30c上。第三絕緣層26覆蓋第二柵堆疊結(jié)構(gòu)G22。形成穿過第三絕緣層26、STI層22以及絕緣層32的第一通孔H1和第二通孔H2，其分別暴露第一非易失性存儲(chǔ)器M1的第一接觸墊層P1和第二接觸墊層P2。分別用第一和第二導(dǎo)電插塞PL1和PL2填充該第一和第二通孔H1和H2。還有，在絕緣層32中形成第三通孔H33和第四通孔H44，其分別暴露第一和第二雜質(zhì)區(qū)30d和30s。分別用第三和第四導(dǎo)電插塞PL33和PL44填充該第三和第四通孔H33和H44。在絕緣層32的底表面上(實(shí)際上，如圖2所示，由于第三非易失性存儲(chǔ)器M22被翻轉(zhuǎn)，在絕緣層32的頂表面上)，設(shè)置有與第三導(dǎo)電插塞PL33相連的接觸墊CP33以及與第四插塞PL44相連的另一個(gè)接觸墊CP44。并且，在絕緣層32的底表面上設(shè)置覆蓋第一導(dǎo)電插塞PL1的接觸墊CP1以及覆蓋第二導(dǎo)電插塞PL2的另一個(gè)接觸墊CP2。此外，第一柵接觸墊GP1和第二柵接觸墊GP2被設(shè)置在絕緣層32的底表面上。
實(shí)施例3在該實(shí)施例中，與之后的實(shí)施例類似，將只對(duì)不同于第一實(shí)施例的特性進(jìn)行說明。
參看圖3，根據(jù)本發(fā)明第三實(shí)施例的非易失性存儲(chǔ)器件(下文中，稱為“第三存儲(chǔ)器件”)包括第一非易失性存儲(chǔ)器M11和第二非易失性存儲(chǔ)器M222，它們被順序堆疊。該第一和第二非易失性存儲(chǔ)器M11和M222彼此結(jié)合。
第一非易失性存儲(chǔ)器M11的第一接觸墊層P11和第二接觸墊層P22具有與圖1中示出的第一存儲(chǔ)器件的第一非易失性存儲(chǔ)器M1的第一和第二接觸墊層P1和P2不同的形狀。同樣，第二非易失性存儲(chǔ)器M222的第三接觸墊層P33和第四接觸墊層P44具有與第一存儲(chǔ)器件的第二非易失性存儲(chǔ)器M2的第三和第四接觸墊層P3和P4不同的形狀。
更具體而言，如圖1所示在第一存儲(chǔ)器件的第一非易失性存儲(chǔ)器M1的第一和第二接觸墊層P1和P2遠(yuǎn)離相鄰的STI層12延伸的同時(shí)，如圖3所示，第三存儲(chǔ)器件的第一非易失性存儲(chǔ)器M11的第一和第二接觸墊層P11和P22在STI層12上延伸。同樣，第三存儲(chǔ)器件的第二非易失性存儲(chǔ)器M222的第三和第四接觸墊層P33和P44在相鄰的STI層22上延伸。第一非易失性存儲(chǔ)器M11的第一和第二接觸墊層P11和P22延伸相同的長度，但是也可以根據(jù)接觸位置延伸不同長度。類似的，第二非易失性存儲(chǔ)器M222的第三和第四接觸墊層P33和P44延伸相同的長度，但是也可以根據(jù)接觸位置延伸不同長度。
如圖3所示，當(dāng)?shù)谝环且资源鎯?chǔ)器M11的第一和第二接觸墊層P11和P22以及第二非易失性存儲(chǔ)器M222的第三和第四接觸墊層P33和P44被設(shè)置在相同的垂直面上時(shí)，STI層12上第一和第二接觸墊層P11和P22的延伸長度可以不同于STI層22上第三和第四接觸墊層P33和P44的延伸長度。
但是，第一非易失性存儲(chǔ)器M11的第一和第二接觸墊層P11和P22以及第二非易失性存儲(chǔ)器M222的第三和第四接觸墊層P33和P44可以不設(shè)置在相同的垂直面上。例如，從平面圖上看，第一非易失性存儲(chǔ)器M11的第一和第二接觸墊層P11和P22可以水平設(shè)置，而第二非易失性存儲(chǔ)器M222的第三和第四接觸墊層P33和P44可以豎直設(shè)置。與此類似，如果第一非易失性存儲(chǔ)器M11的第一接觸墊層P11與第二非易失性存儲(chǔ)器M222的第三接觸墊層P33不交疊并且第一非易失性存儲(chǔ)器M11的第二接觸墊層P22與第二非易失性存儲(chǔ)器M222的第四接觸墊層P44不交疊時(shí)，第二非易失性存儲(chǔ)器M222的第三接觸墊層P33就不會(huì)存在于由暴露第一非易失性存儲(chǔ)器M11的第一接觸墊層P11的第一通孔H11所形成的路徑中。這樣，就可以任意地確定STI層12上第一非易失性存儲(chǔ)器M11的第一接觸墊層P11的延伸長度。基于相同的原因，也可以任意地確定STI層12上第二接觸墊層P22的延伸長度。因此，STI層12上第一非易失性存儲(chǔ)器M11的第一和/或第二接觸墊層P11和P22的延伸長度可以比STI層22上第二非易失性存儲(chǔ)器M222的第三和/或第四接觸墊層P33和P44的延伸長度長，但是也可以與其相等或比其更短。
同時(shí)，接觸墊CP1，CP2，CP3和CP4以及第一和第二柵接觸墊GP1和GP2可以被設(shè)置在第一和第二非易失性存儲(chǔ)器M11和M222之間的界面上。在這種情況下，僅在第一非易失性存儲(chǔ)器M11的第三絕緣層16中形成分別暴露第一和第二接觸墊層P11和P22的第一和第二通孔H11和H22。這樣，即使第一非易失性存儲(chǔ)器M11的第一和第二接觸墊層P11和P22以及第二非易失性存儲(chǔ)器M222的第三和第四接觸墊層P33和P44被設(shè)置在相同的垂直面上，在形成第一和第二通孔H11和H22期間，第二非易失性存儲(chǔ)器M222的第三和第四接觸墊層P33和P44也不會(huì)受到STI層12上其延伸長度的影響。因此，即使接觸墊CP1，CP2，CP3和CP4以及第一和第二柵接觸墊GP1和GP2被設(shè)置在第一和第二非易失性存儲(chǔ)器M11和M222之間的界面上，也可以任意的確定STI層12上第一和第二接觸墊層P11和P22的延伸長度。
實(shí)施例4如圖4所示，根據(jù)本發(fā)明第四實(shí)施例的非易失性存儲(chǔ)器件(下文中，稱為“第四存儲(chǔ)器件”)為前面的第二和第三存儲(chǔ)器件的組合。
參看圖4，第四存儲(chǔ)器件包括圖3中所示的第三存儲(chǔ)器件的第一非易失性存儲(chǔ)器M11以及圖2中所示的第二存儲(chǔ)器件的第二非易失性存儲(chǔ)器M22。這里不重復(fù)對(duì)于非易失性存儲(chǔ)器M11和M22的說明。該第一和第二非易失性存儲(chǔ)器M11和M22被順序的堆疊并彼此結(jié)合。在這種情況下，接觸墊CP1，CP2，CP3和CP4以及第一和第二柵接觸墊GP1和GP2可以被設(shè)置在第一和第二非易失性存儲(chǔ)器M11和M22之間的界面上。
實(shí)施例5參看圖5，根據(jù)第五實(shí)施例的非易失性存儲(chǔ)器件(下文中，稱為“第五存儲(chǔ)器件”)包括第一非易失性存儲(chǔ)器M12和第二非易失性存儲(chǔ)器M21。該第一和第二非易失性存儲(chǔ)器M12和M21被順序的堆疊并彼此結(jié)合。在第一非易失性存儲(chǔ)器M12的第三絕緣層16中形成第一通孔H12和第二通孔H21，其分別暴露第一接觸墊層P1和第二接觸墊層P2。分別用第一和第二導(dǎo)電插塞P12和P21填充該第一和第二通孔H12和H21。分別用第三和第四接觸墊層34和36覆蓋該第一和第二導(dǎo)電插塞P12和P21。第三和第四接觸墊層34和36在第一和第二導(dǎo)電插塞P12和P21周圍的第三絕緣層16上延伸。通過第三絕緣層16和另一第三絕緣層26將第一和第二非易失性存儲(chǔ)器M12和M32彼此結(jié)合。對(duì)于該結(jié)構(gòu)，第三絕緣層16和26的結(jié)合表面應(yīng)該具有高平整度。這樣，第三和第四接觸墊層34和36與第三絕緣層16形成了平坦的頂表面，而不是設(shè)置在絕緣層16上。如果第三和第四接觸墊層34和36被設(shè)置在第三絕緣層16上，則可以進(jìn)一步在第三絕緣層16上形成附加絕緣層，從而平面地覆蓋第三和第四接觸墊層34和36。第一非易失性存儲(chǔ)器M12的其余結(jié)構(gòu)與圖1所示第一存儲(chǔ)器件的第一非易失性存儲(chǔ)器M1的相同。在第二非易失性存儲(chǔ)器M21中，接觸墊CP5和CP6被設(shè)置在絕緣層32的底表面上(實(shí)際上，由于第二非易失性存儲(chǔ)器M21被翻轉(zhuǎn)，在絕緣層32的頂表面上)。該接觸墊CP5和CP6分別與第一非易失性存儲(chǔ)器M12的第三和第四接觸墊層34和36相連。該接觸墊CP5和CP6通過導(dǎo)電插塞分別與第三和第四接觸墊層34和36相連，所述導(dǎo)電插塞填充了與圖5所示的垂直面不同的垂直面中所形成的通孔。這樣，圖5中沒有示出導(dǎo)電插塞。然而，如虛線所示，連接接觸墊CP5和CP6以及第三和第四接觸墊層34和36的導(dǎo)電插塞可以被設(shè)置在與第一和第二導(dǎo)電插塞P12和P21相同的垂直面上。第二非易失性存儲(chǔ)器M21的其余結(jié)構(gòu)與圖1所示第一存儲(chǔ)器件的第二非易失性存儲(chǔ)器M2的相同。
實(shí)施例6根據(jù)本發(fā)明第六實(shí)施例的非易失性存儲(chǔ)器件(下文中，稱為“第六存儲(chǔ)器件”)包括公用柵。
參看圖6，絕緣層11被設(shè)置在第一半導(dǎo)體襯底10上，并且STI層12被設(shè)置在絕緣層11上。半導(dǎo)體襯底(未示出)被設(shè)置在設(shè)置于STI層12之間的絕緣層11上。半導(dǎo)體襯底包括第一雜質(zhì)區(qū)10s，第二雜質(zhì)區(qū)10d，以及溝道區(qū)10c。第三柵堆疊結(jié)構(gòu)G33被設(shè)置在溝道區(qū)10c上。第三柵堆疊結(jié)構(gòu)G33包括第一絕緣層17，數(shù)據(jù)存儲(chǔ)層18，第二絕緣層19，控制柵CG，另一第二絕緣層25，另一數(shù)據(jù)存儲(chǔ)層28，以及另一第一絕緣層29。該第三柵堆疊結(jié)構(gòu)G33包括第一非易失性存儲(chǔ)器M1的第一柵堆疊結(jié)構(gòu)G11和第二非易失性存儲(chǔ)器M2的第二柵堆疊結(jié)構(gòu)G22，它們彼此結(jié)合。這樣，第三柵堆疊結(jié)構(gòu)G33的控制柵CG對(duì)應(yīng)于第一柵堆疊結(jié)構(gòu)G11的控制柵20和第二柵堆疊結(jié)構(gòu)G22的控制柵24的結(jié)合結(jié)構(gòu)。假設(shè)控制柵20和24由相同的材料構(gòu)成，則控制柵CG如圖6中的單層所示。設(shè)置在第三柵堆疊結(jié)構(gòu)G33周圍的隔離層12以及半導(dǎo)體襯底被層間電介質(zhì)(ILD)33覆蓋。ILD 33形成為與第三柵堆疊結(jié)構(gòu)G33的高度相同。第一接觸墊層P1和第二接觸墊層P2被設(shè)置在ILD 33中。第一接觸墊層P1的一個(gè)端部與第一雜質(zhì)區(qū)10s相連，同時(shí)第二接觸墊層P2的一個(gè)端部與第二雜質(zhì)區(qū)10s相連。STI層22被設(shè)置在ILD 33上。半導(dǎo)體襯底(未示出)被設(shè)置在設(shè)置于STI層22之間的ILD 33上并且覆蓋第三柵堆疊結(jié)構(gòu)G33。該半導(dǎo)體襯底包括溝道區(qū)30c以及第一和第二雜質(zhì)區(qū)30d和30s，第一和第二雜質(zhì)區(qū)30d和30s被設(shè)置在溝道區(qū)30c的兩側(cè)。優(yōu)選的，溝道區(qū)30c被設(shè)置在第三柵堆疊結(jié)構(gòu)G33上。第三接觸墊層P3和第四接觸墊層P4被設(shè)置在ILD 33的上部。第三接觸墊層P3的一個(gè)端部與第一雜質(zhì)區(qū)30d相連，同時(shí)第四接觸墊層P4的一個(gè)端部與第二雜質(zhì)區(qū)30s相連。當(dāng)?shù)谌偷谒慕佑|墊層P3和P4設(shè)置在與第一和第二接觸墊層P1和P2相同的垂直面上時(shí)，如上所述，STI層22上第三和第四接觸墊層P3和P4的延伸長度可以短于STI層12上第一和第二接觸墊層P1和P2的延伸長度。
但是，如果第三和第四接觸墊層P3和P4設(shè)置在與其上設(shè)置第一和第二接觸墊層P1和P2的表面不同的垂直面上時(shí)，如上所述，可以任意確定第三和第四接觸墊層P3和P4的延伸長度以及第一和第二接觸墊層P1和P2的延伸長度。
STI層22以及半導(dǎo)體襯底被絕緣層32覆蓋。在一堆疊結(jié)構(gòu)中形成第一通孔H1’和第二通孔H2’，該堆疊結(jié)構(gòu)包括絕緣層32，STI層22，以及ILD33，所述第一和第二通孔分別暴露第一和第二接觸墊層P1和P2。分別用第一導(dǎo)電插塞PL1’和第二導(dǎo)電插塞PL2’填充第一和第二通孔H1’和H2’。并且，在一堆疊結(jié)構(gòu)中形成第三通孔H3’和第四通孔H4’，該堆疊結(jié)構(gòu)包括絕緣層32，STI層22，以及部分ILD 33，所述第三和第四通孔分別暴露第三和第四接觸墊層P3和P4。分別用第三導(dǎo)電插塞PL3’和第四導(dǎo)電插塞PL4’填充第三和第四通孔H3’和H4’。并且，在不同于其中形成有第一至第四通孔H1’，H2’，H3’和H4’的垂直面的其它垂直面中形成一通孔。該通孔暴露第三柵堆疊結(jié)構(gòu)G33的控制柵CG并用導(dǎo)電插塞填充該通孔。
第一接觸墊CP1’，第二接觸墊CP2’，第三接觸墊CP3’以及第四接觸墊CP4’被設(shè)置在絕緣層32上，并分別覆蓋第一、第二、第三以及第四導(dǎo)電插塞PL1’，PL2’，PL3’以及PL4’。并且，柵接觸墊GP3被設(shè)置在絕緣層32上。該柵接觸墊GP3覆蓋導(dǎo)電插塞的整個(gè)暴露表面，其中該導(dǎo)電插塞被填充在暴露第三柵堆疊結(jié)構(gòu)G33的控制柵CG的通孔中。
在第六存儲(chǔ)器件中，第一和第三接觸墊CP1’和CP3’可以被整體地連接或者第二和第四接觸墊CP2’和CP4’可以被整體連接。
圖7示出了圖1至5所示第一至第六存儲(chǔ)器件中任何一個(gè)的等效電路。
在圖7中，附圖標(biāo)記Vgn表示施加于第二非易失性存儲(chǔ)器M2的控制柵24的電壓，并且Vgp表示施加于第一非易失性存儲(chǔ)器M1的控制柵20的電壓。附圖標(biāo)記Vps表示施加于第一非易失性存儲(chǔ)器M1的第一雜質(zhì)區(qū)10s的電壓，Vns表示施加于第二非易失性存儲(chǔ)器M2的第二雜質(zhì)區(qū)30s的電壓。并且，附圖標(biāo)記Vpd表示施加于第一非易失性存儲(chǔ)器M1的第二雜質(zhì)區(qū)10d的電壓，并且Vnd表示施加于第二非易失性存儲(chǔ)器M2的第一雜質(zhì)區(qū)30d的電壓。
由于第一和第二存儲(chǔ)器件每個(gè)都包括彼此豎直結(jié)合的p型非易失性存儲(chǔ)器和n型非易失性存儲(chǔ)器，因此該第一和第二存儲(chǔ)器件具有比其包括水平結(jié)合結(jié)構(gòu)時(shí)更高的集成密度和遷移率。
如果p和n型非易失性存儲(chǔ)器被水平結(jié)合，則應(yīng)該在相同的襯底中形成不同的阱。但是，因?yàn)橥ㄟ^在分離的襯底上形成p和n型非易失性存儲(chǔ)器然后將其結(jié)合來制造第一至第六存儲(chǔ)器件中的每一個(gè)，因此無需在相同的襯底中形成不同的阱。這樣，就能夠省略阱形成工藝。
下文中，將對(duì)根據(jù)本發(fā)明以上實(shí)施例的存儲(chǔ)器件的操作方法進(jìn)行說明。這里，將描述第一存儲(chǔ)器件的操作方法以作為實(shí)例。
現(xiàn)將參照?qǐng)D8中所示第一存儲(chǔ)器件的等效電路對(duì)第一存儲(chǔ)器件的操作，即寫、擦除和讀操作進(jìn)行說明。
在圖8中，附圖標(biāo)記V1是指施加于非易失性存儲(chǔ)器M1的第一雜質(zhì)區(qū)10s的第一電壓，其中該非易失性存儲(chǔ)器M1為p型非易失性存儲(chǔ)器，并且附圖標(biāo)記V2是指施加于非易失性存儲(chǔ)器M1的第一柵堆疊結(jié)構(gòu)G11的第二電壓。附圖標(biāo)記V4是指施加于第二非易失性存儲(chǔ)器M2的第二柵堆疊結(jié)構(gòu)G22的第四電壓，其中該第二非易失性存儲(chǔ)器M2為n型非易失性存儲(chǔ)器，并且V5是指施加于第二非易失性存儲(chǔ)器M2的第二雜質(zhì)區(qū)30s的第五電壓。并且，附圖標(biāo)記V3是指施加于第一非易失性存儲(chǔ)器M1的第二雜質(zhì)區(qū)10d以及第二非易失性存儲(chǔ)器M2的第一雜質(zhì)區(qū)30d的第三電壓。
<寫操作>
現(xiàn)將描述使用溝道熱電子注入(CHEI)的第一存儲(chǔ)器件的寫操作。
首先，將對(duì)數(shù)據(jù)被寫入在第一和第二非易失性存儲(chǔ)器M1和M2兩者中的情況(下文稱為第一情況)進(jìn)行說明。
參看圖9，在第一情況下，施加例如-5V的預(yù)定電壓以作為第一和第二電壓V1和V2。并且，施加例如5V的預(yù)定電壓以作為第四和第五電壓V4和V5，并且向第一非易失性存儲(chǔ)器M1的第二雜質(zhì)區(qū)10d以及第二非易失性存儲(chǔ)器M2的第一雜質(zhì)區(qū)30d施加0V以作為第三電壓V3。通過施加第一至第五電壓V1，V2...以及V5，在第一非易失性存儲(chǔ)器M1的數(shù)據(jù)存儲(chǔ)層18中俘獲了空穴，同時(shí)在第二非易失性存儲(chǔ)器M2的數(shù)據(jù)存儲(chǔ)層28中俘獲電子。結(jié)果，第一和第二非易失性存儲(chǔ)器M1和M2的閾值電壓增加。也就是說，第一和第二非易失性存儲(chǔ)器M1和M2的閾值電壓曲線發(fā)生了偏移。
接著，將對(duì)數(shù)據(jù)只被寫入在第一和第二非易失性存儲(chǔ)器M1和M2之一中的情況(下文中稱為第二情況)進(jìn)行說明。
圖10為一個(gè)等效電路圖，顯示了數(shù)據(jù)僅被寫入在第二非易失性存儲(chǔ)器M2中的情況。在這種情況下，第一至第三電壓V1，V2和V3保持0V，同時(shí)，施加例如5V的預(yù)定電壓以作為第四和第五電壓V4和V5。
通過如上所述施加電壓，寫入在非易失性存儲(chǔ)器M1的數(shù)據(jù)存儲(chǔ)層18中的數(shù)據(jù)保持被存儲(chǔ)，電子在第二非易失性存儲(chǔ)器M2的數(shù)據(jù)存儲(chǔ)層28中被俘獲。這樣，第二非易失性存儲(chǔ)器件M2的閾值電壓曲線就會(huì)沿著電壓增大的方向偏移。
圖11為一個(gè)等效電路圖，顯示數(shù)據(jù)僅被寫入在第一非易失性存儲(chǔ)器M1中的情況。在這種情況下，施加給第二非易失性存儲(chǔ)器M2的電壓，即第三至第五電壓V3，V4和V5保持0V，同時(shí)，施加例如-5V的預(yù)定電壓以作為第一和第二電壓V1和V2。通過如上所述施加電壓，在第一非易失性存儲(chǔ)器M1的數(shù)據(jù)存儲(chǔ)層18中俘獲了空穴，同時(shí)寫入在第二非易失性存儲(chǔ)器M2中的數(shù)據(jù)保持被存儲(chǔ)。
<擦除操作>
現(xiàn)將描述使用熱空穴注入(HHI)的第一存儲(chǔ)器件的擦除操作。
首先，將對(duì)僅從第一和第二非易失性存儲(chǔ)器M1和M2之一中擦除數(shù)據(jù)的情況(下文中稱為第三情況)進(jìn)行說明。
圖12為一個(gè)等效電路圖，顯示了僅從第二非易失性存儲(chǔ)器M2中擦除數(shù)據(jù)的情況。在這種情況下，施加例如-5V的預(yù)定電壓以作為第四電壓V4，并且施加例如5V的預(yù)定電壓以作為第五電壓。并且，施加0V以作為第一至第三電壓V1，V2和V3。
通過施加電壓V1，V2...以及V5，在第二非易失性存儲(chǔ)器M2的數(shù)據(jù)存儲(chǔ)層28中被俘獲的電子被發(fā)射到襯底。也就是說，寫入在第二非易失性存儲(chǔ)器M2中的數(shù)據(jù)被擦除。
接著，圖13為一個(gè)等效電路圖，顯示了僅從第一非易失性存儲(chǔ)器M1中擦除數(shù)據(jù)的情況。在這種情況下，0V被施加給第二非易失性存儲(chǔ)器M2的第一和第二雜質(zhì)區(qū)30d和30s以及第二柵堆疊結(jié)構(gòu)G22。在這種狀態(tài)下，將例如5V的預(yù)定電壓施加給第一非易失性存儲(chǔ)器M1的第一柵堆疊結(jié)構(gòu)G11，并且將例如-5V的預(yù)定電壓施加給第一雜質(zhì)區(qū)10s。但是，0V被施加給第一非易失性存儲(chǔ)器M1的第二雜質(zhì)區(qū)10d。
通過施加上述電壓，在第一非易失性存儲(chǔ)器M1的數(shù)據(jù)存儲(chǔ)層18中俘獲的空穴被發(fā)射到襯底。也就是說，寫入在第一非易失性存儲(chǔ)器M1中的數(shù)據(jù)被擦除。
接著，將參照?qǐng)D14對(duì)從第一和第二非易失性存儲(chǔ)器M1和M2兩者中擦除數(shù)據(jù)的情況(下文中稱為第四情況)進(jìn)行說明。
參看圖14，在第四情況下，例如5V的預(yù)定電壓被施加給第一非易失性存儲(chǔ)器M1的第一柵堆疊結(jié)構(gòu)G11，例如-5V和0V的預(yù)定電壓被分別施加給第一非易失性存儲(chǔ)器M1的第一和第二雜質(zhì)區(qū)10s和10d。例如-5V的預(yù)定電壓被施加給第二非易失性存儲(chǔ)器M2的第二柵堆疊結(jié)構(gòu)G22，并且，例如0V和5V的預(yù)定電壓被分別施加給第二非易失性存儲(chǔ)器M2的第一和第二雜質(zhì)區(qū)30d和30s。
通過施加上述電壓，在第一非易失性存儲(chǔ)器M1的數(shù)據(jù)存儲(chǔ)層18中俘獲的空穴以及在第二非易失性存儲(chǔ)器M2的數(shù)據(jù)存儲(chǔ)層28中俘獲的電子被發(fā)射到襯底，使得寫入在第一和第二非易失性存儲(chǔ)器M1和M2中的數(shù)據(jù)被擦除。
下面，將對(duì)同時(shí)從第一存儲(chǔ)器件中擦除數(shù)據(jù)并向其中寫入數(shù)據(jù)的情況進(jìn)行說明。
參看圖15，其為一個(gè)等效電路圖，顯示了在數(shù)據(jù)被寫入第一非易失性存儲(chǔ)器M1中并且從第二非易失性存儲(chǔ)器M2中擦除被存儲(chǔ)數(shù)據(jù)的情況。將例如-5V的預(yù)定電壓施加給第一非易失性存儲(chǔ)器M1的第一柵堆疊結(jié)構(gòu)G11和第一雜質(zhì)區(qū)10s。并且，將例如0V的預(yù)定電壓施加給第二雜質(zhì)區(qū)10d。同時(shí)，將例如-5V和5V的預(yù)定電壓分別施加給第二非易失性存儲(chǔ)器M2的第二柵堆疊結(jié)構(gòu)G22和第二雜質(zhì)區(qū)30s。并且，將例如0V的預(yù)定電壓施加給第一雜質(zhì)區(qū)30d。
結(jié)果，空穴從襯底隧穿并在第一非易失性存儲(chǔ)器M1的數(shù)據(jù)存儲(chǔ)層18中被俘獲，在第二非易失性存儲(chǔ)器M2的數(shù)據(jù)存儲(chǔ)層28中被俘獲的電子被發(fā)射到襯底。這樣，數(shù)據(jù)被寫入在第一非易失性存儲(chǔ)器中，并擦除了被寫入在第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
參看圖16，其為一個(gè)等效電路圖，顯示了擦除存儲(chǔ)在第一非易失性存儲(chǔ)器M1中的數(shù)據(jù)并且將數(shù)據(jù)寫入第二非易失性存儲(chǔ)器中的情況。將例如5V的預(yù)定電壓施加給第一非易失性存儲(chǔ)器M1的第一柵堆疊結(jié)構(gòu)G11，并且將例如-5V的預(yù)定電壓施加給第一非易失性存儲(chǔ)器M1的第一雜質(zhì)區(qū)10s。并且，將例如0V的預(yù)定電壓施加給第一非易失性存儲(chǔ)器M1的第二雜質(zhì)區(qū)10d。同時(shí)，將例如5V的預(yù)定電壓施加給第二非易失性存儲(chǔ)器M2的第二柵堆疊結(jié)構(gòu)G22和第二雜質(zhì)區(qū)30s，并且將例如0V的預(yù)定電壓施加給第一雜質(zhì)區(qū)30d。
結(jié)果，電子從襯底隧穿并在第二非易失性存儲(chǔ)器M2的數(shù)據(jù)存儲(chǔ)層28中被俘獲，在第一非易失性存儲(chǔ)器M1的數(shù)據(jù)存儲(chǔ)層18中被俘獲的空穴被發(fā)射到襯底。這樣，數(shù)據(jù)被寫入在第二非易失性存儲(chǔ)器M2中，并擦除了寫入在第一非易失性存儲(chǔ)器M1中的數(shù)據(jù)。
圖17說明了當(dāng)圖1至5中所示的非易失性存儲(chǔ)器件為2位存儲(chǔ)器件時(shí)，數(shù)據(jù)狀態(tài)之間的轉(zhuǎn)換以及數(shù)據(jù)狀態(tài)之間進(jìn)行轉(zhuǎn)換所需的條件。更具體而言，當(dāng)?shù)谝缓偷诙且资源鎯?chǔ)器M1和M2中的每一個(gè)都是1位存儲(chǔ)器件并且例如第一存儲(chǔ)器件為2位存儲(chǔ)器件時(shí)，圖17示出了由第一存儲(chǔ)器件表示的四個(gè)數(shù)據(jù)狀態(tài)，即00，01，10和11，以及從第一存儲(chǔ)器件的一個(gè)數(shù)據(jù)狀態(tài)轉(zhuǎn)換至另一個(gè)數(shù)據(jù)狀態(tài)所需的操作條件。例如，從圖17中可以知道，為了從一個(gè)數(shù)據(jù)狀態(tài)轉(zhuǎn)換至另一個(gè)數(shù)據(jù)狀態(tài)，數(shù)據(jù)應(yīng)該被寫入在第一和/或第二非易失性存儲(chǔ)器M1和M2中或者存儲(chǔ)在其中的數(shù)據(jù)應(yīng)該被保持。
更具體的，在圖17中，附圖標(biāo)記p0n+表示在第一存儲(chǔ)器件中從數(shù)據(jù)狀態(tài)00轉(zhuǎn)換至數(shù)據(jù)狀態(tài)01的條件。換句話說，附圖標(biāo)記p0n+是指為了將寫入在第一存儲(chǔ)器件中的位數(shù)據(jù)從00轉(zhuǎn)換至01而被施加給第一和第二非易失性存儲(chǔ)器M1和M2的電壓特性。在p0n+中，p是指第一非易失性存儲(chǔ)器M1，n是指第二非易失性存儲(chǔ)器M2，0是指保持被寫入的位數(shù)據(jù)，并且+是指施加寫電壓。
在這種情況下，p0n+表示在第一存儲(chǔ)器中，寫入在第一非易失性存儲(chǔ)器M1中的位數(shù)據(jù)被保持，并且預(yù)定的寫電壓被施加給第二非易失性存儲(chǔ)器M2。
基于數(shù)據(jù)狀態(tài)之間的轉(zhuǎn)換所需的條件，確定了將被施加給第一和第二非易失性存儲(chǔ)器M1和M2的第一至第五電壓V1，V2，V3，V4和V5。這樣，寫入在第一存儲(chǔ)器件中的位數(shù)據(jù)能夠被改變，例如從00轉(zhuǎn)換為01或者是從11轉(zhuǎn)換至00。將寫入在第一存儲(chǔ)器件中的位數(shù)據(jù)“00”轉(zhuǎn)換為“01”就是將位數(shù)據(jù)“01”寫入第一存儲(chǔ)器件中。并且，轉(zhuǎn)換寫入在第一存儲(chǔ)器件中的位數(shù)據(jù)“11”就是從第一存儲(chǔ)器件中擦除位數(shù)據(jù)“11”。
如果第一存儲(chǔ)器件為多位存儲(chǔ)器件，例如2位存儲(chǔ)器件，則如表1所示，能夠提供在數(shù)據(jù)狀態(tài)之間進(jìn)行轉(zhuǎn)換的9個(gè)條件。
表格1


如表1所示，在轉(zhuǎn)換條件p0n0，p0n+以及p0n-下，寫入在第一非易失性存儲(chǔ)器M1(P-NVM)中的位數(shù)據(jù)保持被存儲(chǔ)(即p0)，寫入在第二非易失性存儲(chǔ)器M2(N-NVM)中的位數(shù)據(jù)也保持被存儲(chǔ)或者被改變。在轉(zhuǎn)換條件p+n0，p+n+以及p+n-下，寫入在第一非易失性存儲(chǔ)器M1中的位數(shù)據(jù)從0改變至1(即，p+)，寫入在第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)保持被存儲(chǔ)或被改變。并且，在轉(zhuǎn)換條件p-n0，p-n+以及p-n-下，寫入在第一非易失性存儲(chǔ)器M1中的位數(shù)據(jù)從1改變至0(即，p-)，寫入在第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)保持被存儲(chǔ)或被改變。
同時(shí)，第一存儲(chǔ)器件可以為4位存儲(chǔ)器件。在這種情況下，16多位數(shù)據(jù)(即，0000，0001，0010，...，以及1111)能夠被寫入在第一存儲(chǔ)器件中。這樣，如圖18中所示，轉(zhuǎn)換寫入在作為4位存儲(chǔ)器件的第一存儲(chǔ)器件中的多位數(shù)據(jù)所需的條件比2位存儲(chǔ)器件的轉(zhuǎn)換條件要更多。
在圖18中，雙向箭頭表示由雙向箭頭指示的兩個(gè)多位數(shù)據(jù)能夠相互轉(zhuǎn)換。例如，多位數(shù)據(jù)0000和0111之間的雙向箭頭表示0000能夠被轉(zhuǎn)換為0111，并且0111也能被轉(zhuǎn)換為0000。根據(jù)這樣的轉(zhuǎn)換條件，就能夠確定被施加給第一和第二非易失性存儲(chǔ)器M1和M2的第一和第二柵堆疊結(jié)構(gòu)G11和G22，第一雜質(zhì)區(qū)10s和30d，以及第二雜質(zhì)區(qū)10d和30s的第一至第五電壓V1，V2，...，V5。
如上所述，本發(fā)明的第一存儲(chǔ)器件能夠基于轉(zhuǎn)換條件以單元單位(cellunits)擦除或?qū)懭霐?shù)據(jù)，而不像傳統(tǒng)的非易失性存儲(chǔ)器那樣以塊單位(blockunits)擦除或?qū)懭霐?shù)據(jù)。因此，本發(fā)明的第一存儲(chǔ)器件能夠獲得很高的操作速度并且降低功率損耗。
上面的內(nèi)容能夠被類似的應(yīng)用于本發(fā)明的第二至第六存儲(chǔ)器件。
<讀操作>
下面參照?qǐng)D21對(duì)第一存儲(chǔ)器件的讀操作進(jìn)行說明，其中圖21為當(dāng)如圖1至5所示的非易失性存儲(chǔ)器件為2位存儲(chǔ)器件時(shí)，輸入電壓-輸出電壓的關(guān)系圖。
參看圖21，通過包括在作為2位存儲(chǔ)器件的第一存儲(chǔ)器件中的第一和第二非易失性存儲(chǔ)器M1和M2之間的互補(bǔ)作用來獲得輸入電壓-輸出電壓曲線。在圖21中，水平軸為施加于第一存儲(chǔ)器件的柵極的電壓，豎直軸為從第一存儲(chǔ)器件輸出的電壓。
在圖21中，第一至第四曲線G1，G2，G3和G4示出了關(guān)于寫入在第一存儲(chǔ)器件中的2位數(shù)據(jù)的第一存儲(chǔ)器件的電壓特性。
更具體而言，第一曲線G1示出了包括其中俘獲空穴的第一非易失性存儲(chǔ)器M1以及其中沒有俘獲電子的第二非易失性存儲(chǔ)器M2的第一存儲(chǔ)器件的電壓特性。第二曲線G2示出了包括其中俘獲空穴的第一非易失性存儲(chǔ)器M1以及其中俘獲電子的第二非易失性存儲(chǔ)器M2的第一存儲(chǔ)器件的電壓特性。第三曲線G3示出了包括其中沒有俘獲空穴的第一非易失性存儲(chǔ)器M1以及其中沒有俘獲電子的第二非易失性存儲(chǔ)器M2的第一存儲(chǔ)器件的電壓特性。并且，第四曲線G4示出了包括其中沒有俘獲空穴的第一非易失性存儲(chǔ)器M1以及其中俘獲電子的第二非易失性存儲(chǔ)器M2的第一存儲(chǔ)器件的電壓特性。
參看第一和第二曲線G1和G2，該第一和第二曲線G1和G2從相同的正外加電壓(下文中稱為第一閾值電壓)例如4V開始，然后隨著外加電壓的減小而逐漸發(fā)散。這樣，當(dāng)外加電壓為0V時(shí)，輸出電壓不同。第一和第二曲線G1和G2保持發(fā)散，直到外加電壓達(dá)到預(yù)定的負(fù)值。
一旦外加電壓變成了預(yù)定的負(fù)電壓(下文中稱為第三輸入電壓)例如-1V，則第一曲線G1保持水平。并且，一旦外加電壓變成了比第三輸入電壓低的負(fù)電壓(下文中稱為第四輸入電壓)例如-2V，則第二曲線G2與第一曲線G1一樣保持水平。
通過利用第一和第二曲線G1和G2的特性，能夠讀取被寫入在第一存儲(chǔ)器件中的位數(shù)據(jù)。
即，第一和第二曲線G1和G2示出了在第一存儲(chǔ)器的第一非易失性存儲(chǔ)器M1中俘獲空穴的情況。因此，將例如5V的預(yù)定電壓施加給第一存儲(chǔ)器件，接著在緩慢降低外加電壓的同時(shí)察覺到第一和第二曲線G1和G2開始處的電壓。結(jié)果，寫入在第一存儲(chǔ)器的第一非易失性存儲(chǔ)器M1中的位數(shù)據(jù)“1”能夠被讀出。
接著，當(dāng)施加保持第一和第二曲線G1和G2分散的例如0V的預(yù)定電壓時(shí)，對(duì)第一存儲(chǔ)器件的輸出電壓進(jìn)行測(cè)量。這樣，能夠讀出寫入在第一存儲(chǔ)器的第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)為0還是1。
例如，在察覺到第一和第二曲線G1和G2開始處的電壓之后，當(dāng)通過將0V施加給第一存儲(chǔ)器件而測(cè)得的第一存儲(chǔ)器件的輸出電壓滿足從第一曲線G1中獲得的值時(shí)，就可以推知，第一存儲(chǔ)器件的第二非易失性存儲(chǔ)器M2中沒有俘獲電子。因此，可以認(rèn)為位數(shù)據(jù)“1”被寫入在第一非易失性存儲(chǔ)器M1中并且位數(shù)據(jù)“0”被寫入在第二非易失性存儲(chǔ)器M2中。這樣，寫入在第一存儲(chǔ)器件中的多位數(shù)據(jù)被讀作10。按照相同的方式，寫入在第一存儲(chǔ)器件中的多位數(shù)據(jù)可以被讀作11。
基于第三和第四曲線G3和G4，寫入在第一存儲(chǔ)器件中的其他位數(shù)據(jù)，例如01或00，能夠被讀出。因?yàn)樵撨^程與上述根據(jù)第一和第二曲線G1和G2讀取寫入在第一存儲(chǔ)器件中的位數(shù)據(jù)10或11的過程相同，因此這里不再對(duì)其詳細(xì)說明。
圖19是讀電路，該電路使用如圖21中所示的輸入電壓-輸出電壓曲線從作為2位存儲(chǔ)器件的第一存儲(chǔ)器件中讀取出2位數(shù)據(jù)。
下面將參照?qǐng)D19對(duì)從第一存儲(chǔ)器件M中讀取2位數(shù)據(jù)的過程進(jìn)行說明。
起先，高于第一和第二曲線G1和G2開始處的電壓的預(yù)定電壓(例如5V)被施加給第一和第二非易失性存儲(chǔ)器M1和M2的公用柵GC。同時(shí)，預(yù)定電壓例如5V被施加給第一非易失性存儲(chǔ)器M1的第一雜質(zhì)區(qū)10s。并且，第二非易失性存儲(chǔ)器M2的第二雜質(zhì)區(qū)30s接地。
之后，在緩慢降低公用柵GC的外加電壓的同時(shí)測(cè)量第一存儲(chǔ)器件M的輸出電壓，該電壓高于參考電壓(例如，100mV)。參考電壓可以是第一和第二曲線G1和G2或第三和第四曲線G3和G4發(fā)散之前測(cè)量的電壓。為了測(cè)量第一存儲(chǔ)器件M的輸出電壓，第一電壓比較器VP1與第一存儲(chǔ)器件M的輸出端相連。第一電壓比較器VP1的兩個(gè)輸入端之一與第一存儲(chǔ)器件M的輸出端相連，并且參考電壓被施加給第一電壓比較器VP1的另一個(gè)輸入端。
按照與感知圖21所示的第一和第二曲線G1和G2或第三和第四曲線G3和G4開始處的電壓的過程相同的方式，在緩慢的降低公用柵GC的外加電壓的同時(shí)進(jìn)行第一存儲(chǔ)器件M的輸出電壓的測(cè)量。
由于優(yōu)選迅速的測(cè)量第一存儲(chǔ)器件的輸出電壓，因此第一電壓比較器VP1應(yīng)該盡可能的察覺低輸出電壓。因此，第一電壓比較器VP1可以測(cè)量比第一和第二曲線G1和G2或第三和第四曲線G3和G4發(fā)散處的電壓還低的電壓。
這樣，遠(yuǎn)遠(yuǎn)低于第一和第二曲線G1和G2或第三和第四曲線G3和G4發(fā)散處輸出電壓的電壓(例如，100mV)作為參考電壓而被施加給第一電壓比較器VP1。如果第一存儲(chǔ)器件M的輸出電壓等于或高于被施加給第一比較器VP1的參考電壓，則第一電壓比較器VP1就會(huì)生成對(duì)應(yīng)于1的信號(hào)，否則，該第一電壓比較器VP1生成對(duì)應(yīng)于0的信號(hào)。
該第一電壓比較器VP1通常與設(shè)置在公用柵CG和電源Vs之間的第一通路晶體管(pass transistor)PT1的P-MOSFET、設(shè)置在公用柵GC和第二電壓比較器VP2之間的第二通路晶體管PT2的P-MOSFET、通常與第一和第二通路晶體管PT1和PT2的N-MOSFET相連的反相器IV以及連接在第一通路晶體管PT1和公用柵GC之間的晶體管T相連。
因此，當(dāng)?shù)谝浑妷罕容^器VP1生成對(duì)應(yīng)于1的信號(hào)(下文中稱為比較器信號(hào))時(shí)，該比較器信號(hào)同時(shí)被施加給第一和第二通路晶體管PT1和PT2的P-MOSFET、反相器IV以及晶體管T。這樣，從反相器IV輸出對(duì)應(yīng)于0的信號(hào)，使得第一和第二通路晶體管PT1和PT2的N-MOSFET被關(guān)斷。并且，由于比較器信號(hào)被施加給第一和第二通路晶體管PT1和PT2的P-MOSFET，因此P-MOSFET被關(guān)斷。結(jié)果，第一和第二通路晶體管PT1和PT2被關(guān)斷，使得從電源Vs施加給公用柵GC的電壓被切斷，接著通過第二通路晶體管PT2施加給第二電壓比較器VP2的電壓也被切斷。
同時(shí)，在第二通路晶體管PT2被關(guān)斷之前，施加給公用柵GC的電壓被施加給與第二通路晶體管PT2相連的第二電壓比較器VP2的一輸入端。當(dāng)?shù)诙肪w管PT2被關(guān)斷時(shí)，施加給第二電壓比較器VP2的輸入端的電壓被切斷。但是，因?yàn)榕c從電源Vs施加給公用柵GC的電壓相同的電壓被連續(xù)的施加給第二電壓比較器VP2的輸入端直到其被切斷，雖然第二通路晶體管PT2被關(guān)斷，與施加給公用柵GC的電壓相同的電壓被連續(xù)的施加給與第二通路晶體管PT2相連的第二電壓比較器VP2的輸入端。
之后，當(dāng)比較器信號(hào)也被施加給第二電壓比較器VP2時(shí)，第二電壓比較器VP2會(huì)工作。因?yàn)榈谝槐容^器VP1生成對(duì)應(yīng)于0的信號(hào)直到第二通路晶體管PT2被關(guān)斷，所以第二電壓比較器VP2不工作。
第二電壓比較器VP2對(duì)輸入給與第二通路晶體管PT2相連的輸入端(下文中稱為第一輸入端)的電壓與施加給另一個(gè)輸入端(下文中稱為第二輸入端)的參考電壓進(jìn)行比較。從圖21的第一和第二曲線G1和G2中可以知道，當(dāng)?shù)诙妷罕容^器VP2開始工作時(shí)輸入給第一輸入端的電壓是第一和第二曲線G1和G2開始處的輸入電壓(下文中稱為第一輸入電壓)或者是第三和第四曲線G3和G4開始處的輸入電壓(下文中稱為第二輸入電壓)。在第一輸入電壓被施加給公用柵GC的時(shí)間點(diǎn)上寫入在第一非易失性存儲(chǔ)器M1中的位數(shù)據(jù)不同于在第二輸入電壓被施加給它的時(shí)間點(diǎn)上寫入的位數(shù)據(jù)。因此，通過辨別輸入給第二電壓比較器VP2的第一輸入端的電壓是第一輸入電壓還是第二輸入電壓，就能夠知道寫入在第一非易失性存儲(chǔ)器中的位數(shù)據(jù)。因此，為了分辨出施加給第二電壓比較器VP2的第一輸入端的電壓是第一輸入電壓還是第二輸入電壓，第一和第二輸入電壓之間的電壓可以作為參考電壓而被施加給第二輸入端。例如，當(dāng)?shù)谝惠斎腚妷簽?4V并且第二輸入電壓為+3V時(shí)，3.5V的參考電壓能夠被施加給第二電壓比較器VP2的第二輸入端。在該實(shí)例中，當(dāng)?shù)谝惠斎腚妷罕皇┘咏o第一輸入端時(shí)，因?yàn)榈谝惠斎腚妷焊哂趨⒖茧妷?，因此第二電壓比較器VP2輸出對(duì)應(yīng)于1的信號(hào)。并且，當(dāng)?shù)诙斎腚妷罕皇┘咏o第一輸入端時(shí)，第二電壓比較器VP2輸出對(duì)應(yīng)于0的信號(hào)。
如上所述，當(dāng)圖21的第一和第二曲線G1和G2從第一輸入電壓開始時(shí)，在第一非易失性存儲(chǔ)器M1中俘獲空穴，即，位數(shù)據(jù)“1”被寫入在第一非易失性存儲(chǔ)器M1中。當(dāng)圖21的第三和第四曲線G3和G4從第二輸入電壓開始時(shí)，在第一非易失性存儲(chǔ)器M1中沒有俘獲空穴，即，位數(shù)據(jù)“0”被寫入在第一非易失性存儲(chǔ)器M1中。這樣，從第二電壓比較器VP2輸出的對(duì)應(yīng)于1或0的信號(hào)能夠被視為寫入在第一非易失性存儲(chǔ)器M1中的位數(shù)據(jù)1或0。
從第二電壓比較器VP2中輸出的信號(hào)被輸入給與其相連的編碼器EC。當(dāng)從第二電壓比較器VP2輸入給編碼器EC的信號(hào)對(duì)應(yīng)于1時(shí)，該編碼器EC將信號(hào)視為1。另一方面，當(dāng)從第二電壓比較器VP2輸入給編碼器EC的信號(hào)對(duì)應(yīng)于0時(shí)，該編碼器EC將信號(hào)視為0。該編碼器EC對(duì)輸入信號(hào)進(jìn)行編碼并將編碼后的信號(hào)發(fā)送給中央處理器(CPU)的電壓比較電路VCP。該電壓比較電路VCP對(duì)當(dāng)0V被施加給公用柵GC時(shí)第一存儲(chǔ)器件M的輸出電壓與從編碼器EC輸入的信號(hào)計(jì)算出來的輸入給第二電壓比較器VP2的第一輸入端的電壓(第一或第二輸入電壓)進(jìn)行比較。接著，該電壓比較電路VCP輸出寫入在第一存儲(chǔ)器件M中的數(shù)據(jù)。
更具體的，如果第一存儲(chǔ)器件M的輸出電壓等于或高于第一電壓比較器VP1的參考電壓，則第一和第二通路晶體管PT1和PT2被關(guān)斷，并且從電源Vs施加給公用柵GC的電壓被切斷。并且，接地晶體管T導(dǎo)通，使得0V的電壓被施加給公用柵GC。這時(shí)，從第一存儲(chǔ)器件M輸出預(yù)定電壓并將其輸入給電壓比較電路VCP。當(dāng)0V被施加給公用柵GC時(shí)，從第一存儲(chǔ)器件M中輸出的電壓取決于寫入在第一存儲(chǔ)器件中的位數(shù)據(jù)。
上述說明由以下事實(shí)支持，即圖21的第一至第四曲線G1，G2，G3和G4在輸入電壓為0V時(shí)分別具有不同的輸出電壓。
即，在施加給第一存儲(chǔ)器件M的公用柵GC的電壓變成第一輸入電壓之后，當(dāng)施加給公用柵GC的電壓變成0V時(shí)，第一存儲(chǔ)器件M的輸出電壓變得等于在輸入電壓為0V時(shí)得到的第一和第二曲線G1和G2之一的輸出電壓。
如果當(dāng)0V被施加給公用柵GC時(shí)獲得的第一存儲(chǔ)器件M的輸出電壓等于圖1的第一曲線G1的輸出電壓，則可以從第一曲線G1的特性中看出第一存儲(chǔ)器件M的第二非易失性存儲(chǔ)器M2中沒有俘獲電子。在這種情況下，可以推斷位數(shù)據(jù)“0”被寫入在第二非易失性存儲(chǔ)器M2中。
如果當(dāng)0V被施加給公用柵GC時(shí)獲得的第一存儲(chǔ)器件M的輸出電壓等于圖21的第二曲線G2的輸出電壓，則可以從第二曲線G2的特性中看出第一存儲(chǔ)器件M的第二非易失性存儲(chǔ)器M2中俘獲了電子。在這種情況下，可以推斷位數(shù)據(jù)“1”被寫入在第二非易失性存儲(chǔ)器M2中。
根據(jù)圖21的第一或第二曲線G1或G2表示第一存儲(chǔ)器件M的輸出電壓意味著在第一非易失性存儲(chǔ)器M1中俘獲有空穴，即，位數(shù)據(jù)“1”被寫入在第一非易失性存儲(chǔ)器M1中。這可以通過以下事實(shí)得到證實(shí)從第二電壓比較器VP2中輸出對(duì)應(yīng)于1的信號(hào)，其中第一和第二輸入電壓之間的電壓例如3.5V被作為參考電壓施加給該第二電壓比較器VP2。
當(dāng)從編碼器EC中輸入對(duì)應(yīng)于1的信號(hào)時(shí)，電壓比較電路VCP感知到第一輸入電壓例如4V被施加給第一存儲(chǔ)器件M的公用柵GC。并且，該電壓比較電路VCP測(cè)量從第一存儲(chǔ)器件M中輸入的電壓，并將感知到的電壓和測(cè)量到的電壓進(jìn)行比較，其中在第一存儲(chǔ)器件M中0V被施加給公用柵GC。根據(jù)比較結(jié)果，該電壓比較電路VCP確定寫入在第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)是什么。
例如，如果從其中0V被施加給公用柵GC的第一存儲(chǔ)器件M輸入的電壓是在0V獲得的圖21的第一曲線G1的輸出電壓，即2.8V，則該電壓比較電路VCP將感知到的電壓(即4V)與測(cè)量到的電壓(即2.8V)進(jìn)行比較，并確定寫入在第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)為0。另一方面，如果感知到的電壓相等并且測(cè)量到的電壓為在0V獲得的第二曲線G2的輸出電壓，即2.5V，則電壓比較電路VCP對(duì)兩個(gè)數(shù)值進(jìn)行比較，并確定寫入在第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)為1。
通過分析比較結(jié)果和從編碼器EC輸入的信號(hào)，該電壓比較電路VCP確定寫入在第一存儲(chǔ)器件M中的位數(shù)據(jù)為11或是10，并輸出相應(yīng)的位數(shù)據(jù)。
在圖19中，電壓比較電路VCP中描述的“2.5/4＝＞10”表示位數(shù)據(jù)1被寫入在第一非易失性存儲(chǔ)器M1中并且位數(shù)據(jù)0被寫入在第二非易失性存儲(chǔ)器M2中。在電壓比較電路VCP中描述的剩余內(nèi)容能夠在同樣意義上被解釋。
如上所述，在讀取被寫入在第一存儲(chǔ)器件M中的位數(shù)據(jù)的過程中，一旦寫入在第一非易失性存儲(chǔ)器M1中的位數(shù)據(jù)被讀取，則根據(jù)如圖21中所示的第一和第二非易失性存儲(chǔ)器M1和M2的互補(bǔ)電壓特性曲線，通過測(cè)量當(dāng)0V被施加給第一存儲(chǔ)器件M的公用柵GC時(shí)獲得的第一存儲(chǔ)器件M的輸出電壓就能夠知道寫入在第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)。因此，就不需要在第二非易失性存儲(chǔ)器M2上進(jìn)行讀操作。結(jié)果，從第一存儲(chǔ)器件中讀數(shù)據(jù)所花費(fèi)的時(shí)間就能夠被縮短。
當(dāng)?shù)诙斎腚妷骸⒁簿褪堑谌偷谒那€G3和G4開始處的電壓被施加給第一存儲(chǔ)器件M的公用柵GC時(shí)，可以按照與當(dāng)?shù)谝惠斎腚妷罕皇┘咏o公用柵GC時(shí)相同的方式說明使用電壓比較電路VCP讀取寫入在第一存儲(chǔ)器件M中的位數(shù)據(jù)、例如01或00的過程。
在圖19中，電壓比較電路VCP中描述的“2.0/3＝＞01”以及“2.5/3＝＞00”表示當(dāng)3V的第二輸入電壓被施加給公用柵GC并接著將0V施加給公用柵GC時(shí)，如果第一存儲(chǔ)器件M的輸出電壓為2.0V，則寫入在第一存儲(chǔ)器件M中的數(shù)據(jù)被視為“01”，并且如果第一存儲(chǔ)器件M的輸出電壓為2.5V時(shí)，寫入在第一存儲(chǔ)器件M中的數(shù)據(jù)被視為“00”。
同時(shí)，圖19的電路能夠被修改為具有相同功能的其他電路。圖20示出了圖19的讀電路的一個(gè)修改后的實(shí)例?，F(xiàn)在對(duì)圖20的電路進(jìn)行描述，但是對(duì)于與圖19的電路中相同部分的描述將被省略。
參看圖20，第三電壓比較器VP2’與第一存儲(chǔ)器件M的輸出端相連。第三電壓比較器VP2’的兩個(gè)輸入端之一與第一存儲(chǔ)器件M的一輸出端相連，并且預(yù)定的參考電壓例如2.5V被施加給第一存儲(chǔ)器件M的另一輸入端。第二編碼器EC’與第三電壓比較器VP2’的輸出端相連，該第二編碼器EC’執(zhí)行與連接到第二比較器VP2的輸出端的編碼器(下文中稱為第一編碼器)相同的功能。并且，第三編碼器OU1與第一和第二編碼器EC和EC’的輸出端相連。當(dāng)0V被施加給公用柵GC時(shí)，需要第三電壓比較器VP2’對(duì)第一存儲(chǔ)器件M的輸出電壓和施加給第三電壓比較器VP2’的參考電壓進(jìn)行比較。只有當(dāng)給出對(duì)應(yīng)于0V的信號(hào)時(shí)該第三電壓比較器VP2’才工作。為進(jìn)行該操作，第三電壓比較器VP2’連接在第一和第二通路晶體管PT1和PT2之間。因此，在第一或第二輸入電壓被施加給公用柵GC之后，因?yàn)?V的電壓被施加給公用柵GC，因此從第一存儲(chǔ)器M中輸出預(yù)定電壓并且其被輸入給第三電壓比較器VP2’。同時(shí)，對(duì)應(yīng)于0V的信號(hào)被施加給第三電壓比較器VP2’，這樣，第三電壓比較器VP2’對(duì)從第一存儲(chǔ)器件M輸入的電壓與參考電壓進(jìn)行比較，并將比較結(jié)果輸出給第二編碼器EC’。除了用于操作的信號(hào)不同以外，第三電壓比較器VP2’按照與第二電壓比較器VP2相同的方式操作。
從第一存儲(chǔ)器件M輸入給第三電壓比較器VP2’的電壓是當(dāng)0V被施加給公用柵GC時(shí)獲得的第一存儲(chǔ)器件M的輸出電壓，并且對(duì)應(yīng)于圖21中0V的輸入電壓時(shí)第一至第四曲線G1，G2，G3以及G4的輸出電壓之一。
在緩慢降低施加給第一存儲(chǔ)器件M的公用柵GC的電壓的過程中，在施加給公用柵GC的電壓變成第一輸入電壓之后，第一電壓比較器VP1輸出比較器信號(hào)，當(dāng)0V電壓被施加給公用柵GC時(shí)，第一存儲(chǔ)器件M能夠輸出的電壓是圖21中0V的輸入電壓時(shí)第一曲線G1的輸出電壓(下文中稱為第一輸出電壓)或者是0V的輸入電壓時(shí)第二曲線G2的輸出電壓(下文中稱為第二輸出電壓)。該第一和第二輸出電壓取決于寫入在第一存儲(chǔ)器件M的第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)。也就是說，在0V的電壓被施加給公用柵GC之后，如果第一存儲(chǔ)器件M輸出第一輸出電壓，就可以認(rèn)為預(yù)定的位數(shù)據(jù)例如1被從第二非易失性存儲(chǔ)器M2中讀出。如果第一存儲(chǔ)器件M輸出第二輸出電壓，則可以認(rèn)為其他位數(shù)據(jù)例如0被從第二非易失性存儲(chǔ)器M2中讀出。這樣，當(dāng)從第一存儲(chǔ)器件M輸入第一輸出電壓時(shí)，該第三電壓比較器VP2’應(yīng)能夠輸出對(duì)應(yīng)于位數(shù)據(jù)1的信號(hào)，并且當(dāng)從第一存儲(chǔ)器件M輸入第二輸出電壓時(shí)，第三電壓比較器VP2’能夠輸出對(duì)應(yīng)于位數(shù)據(jù)0的信號(hào)。因此，施加給第三電壓比較器VP2’的參考電壓可以低于第一輸出電壓并高于第二輸出電壓。
同時(shí)，在施加給公用柵GC的電壓變成第二輸入電壓之后，第一電壓比較器VP1輸出比較器信號(hào)，當(dāng)0V電壓被施加給公用柵GC時(shí)，第一存儲(chǔ)器件M能夠輸出的電壓是0V的輸入電壓時(shí)第三曲線G3的輸出電壓(下文中稱為第三輸出電壓)或者是0V的輸入電壓時(shí)第四曲線G4的輸出電壓(下文中稱為第四輸出電壓)。該第三和第四輸出電壓取決于寫入在第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)。也就是說，在0V電壓被施加給公用柵GC之后，如果第一存儲(chǔ)器件M輸出第三輸出電壓，就可以認(rèn)為預(yù)定的位數(shù)據(jù)例如1被從第二非易失性存儲(chǔ)器M2中讀出。如果第一存儲(chǔ)器件M輸出第四輸出電壓，則可以認(rèn)為其他位數(shù)據(jù)例如0被從第二非易失性存儲(chǔ)器M2中讀出。這樣，當(dāng)從第一存儲(chǔ)器件M輸入第三輸出電壓時(shí)，該第三電壓比較器VP2’應(yīng)能夠輸出對(duì)應(yīng)于位數(shù)據(jù)1的信號(hào)，并且當(dāng)從第一存儲(chǔ)器件M輸入第四輸出電壓時(shí)，第三電壓比較器VP2’能夠輸出對(duì)應(yīng)于位數(shù)據(jù)0的信號(hào)。因此，施加給第三電壓比較器VP2’的參考電壓可以位于第三和第四輸出電壓之間。
參看圖21，可以看出第三和第四輸出電壓不同，并且第一和第二輸出電壓也互不相同。因此，在第一輸入電壓被施加給第一存儲(chǔ)器件M的公用柵GC之后，當(dāng)0V電壓被施加給公用柵GC時(shí)，施加給第三電壓比較器VP2’的參考電壓可以不同于當(dāng)?shù)诙斎腚妷罕皇┘咏o公用柵GC并接著將0V電壓施加給公用柵GC時(shí)施加給第三電壓比較器VP2’的參考電壓。
如上所述，當(dāng)0V電壓施加給公用柵GC時(shí)，第三電壓比較器VP2’開始工作，并對(duì)第一存儲(chǔ)器件M的輸出電壓和參考電壓進(jìn)行比較，并將對(duì)應(yīng)于寫入在第一存儲(chǔ)器件M的第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)的信號(hào)輸出給第二編碼器EC’。
結(jié)果，在圖20中所示的讀電路中，第二電壓比較器VP2只輸出對(duì)應(yīng)于寫入在第一存儲(chǔ)器件M的第一非易失性存儲(chǔ)器M1中的位數(shù)據(jù)的信號(hào)，同時(shí)第三電壓比較器VP2’只輸出對(duì)應(yīng)于寫入在第一存儲(chǔ)器件M的第二非易失性存儲(chǔ)器M2中的位數(shù)據(jù)的信號(hào)。
該第一和第二編碼器EC和EC’分別將第二和第三電壓比較器VP2和VP2’的輸出信號(hào)編碼為位數(shù)據(jù)1或0，并將該位數(shù)據(jù)輸出給第三編碼器OU1。該第三編碼器OU1將從第一編碼器EC輸入的位數(shù)據(jù)和從第二編碼器EC’輸入的位數(shù)據(jù)組合，對(duì)已組合的位數(shù)據(jù)編碼，并輸出2位多位數(shù)據(jù)，例如11，10，01或00。
下文中，將參照?qǐng)D22描述由上面的第一存儲(chǔ)器件M構(gòu)成的陣列的讀操作，其中第一存儲(chǔ)器件M為2位存儲(chǔ)器件。
圖22示出了存儲(chǔ)單元陣列，其中多個(gè)第一存儲(chǔ)器件M按行和列排列。在圖22中，附圖標(biāo)記SR表示為讀操作而選定的行。
參看圖22，電源電壓例如5V被施加給該陣列中每個(gè)第一存儲(chǔ)器件M的公用柵GC。預(yù)定電壓例如5V被施加給第一源極線SL1，其中該第一源極線SL1連接選定行SR中第一存儲(chǔ)器件M的第一非易失性存儲(chǔ)器件M1的第一雜質(zhì)區(qū)10s。0V電壓被施加給第二源極線SL2，其中該第二源極線SL2連接選定行中第一存儲(chǔ)器件M的第二非易失性存儲(chǔ)器件M2的第二雜質(zhì)區(qū)30s。并且，0V電壓被施加給未選行中第一存儲(chǔ)器件M的第一非易失性存儲(chǔ)器M1的第一雜質(zhì)區(qū)10s以及第二非易失性存儲(chǔ)器M2的第二雜質(zhì)區(qū)30s。這樣，即使讀電壓被施加給選定行中的第一存儲(chǔ)器件M的公用柵GC，未選行中的第一存儲(chǔ)器件M也能保持禁用(disabled)。
在電壓被施加給第一存儲(chǔ)器件M的公用柵GC，第一非易失性存儲(chǔ)器件M1的第一源極線SL1，以及如上所述的第二非易失性存儲(chǔ)器M2的第二源極線SL2時(shí)，施加給公用柵GC的電壓緩慢降低至0V。在這一過程中，能夠讀取寫入在第一存儲(chǔ)器件M中的位數(shù)據(jù)。按照與參照?qǐng)D19或20描述的相同的方式進(jìn)行該讀操作。
當(dāng)寫入在被選定的第一存儲(chǔ)器件M中的所有位數(shù)據(jù)都相同時(shí)，例如，11，則開始使能(enable)選定的第一存儲(chǔ)器件M的外加電壓也將是相同的。因此，選定的第一存儲(chǔ)器件M在相同的外加電壓下輸出寫入的位數(shù)據(jù)。陣列的一列中第一存儲(chǔ)器件M的輸出端通過漏極線DL相連。寫入在選定的第一存儲(chǔ)器件M中的位數(shù)據(jù)通過漏極線DL被輸出，其中選定的第一存儲(chǔ)器件M與該漏極線DL相連。
同時(shí)，寫入在選定的第一存儲(chǔ)器件M中的位數(shù)據(jù)可以分別不同。例如，如圖22中所示，四個(gè)第一存儲(chǔ)器件M可以位于一個(gè)選定的行中。在這種情況下，假設(shè)寫入在第一個(gè)第一存儲(chǔ)器件M中的位數(shù)據(jù)為11，寫入在第二個(gè)第一存儲(chǔ)器件M中的位數(shù)據(jù)為10，寫入在第三個(gè)第一存儲(chǔ)器件M中的位數(shù)據(jù)為01，寫入在第四個(gè)第一存儲(chǔ)器件M中的位數(shù)據(jù)為00，在施加給選定的第一存儲(chǔ)器件M的公用柵GC的電壓被緩慢降低時(shí)，對(duì)應(yīng)于圖21的第一曲線G1的第二個(gè)第一存儲(chǔ)器件M以及對(duì)應(yīng)于圖21的第二曲線G2的第一個(gè)第一存儲(chǔ)器件M被首先使能。這樣，寫入在第一個(gè)和第二個(gè)第一存儲(chǔ)器件M中的位數(shù)據(jù)被首先讀取。之后，對(duì)應(yīng)于圖21的第四曲線G4的第三個(gè)第一存儲(chǔ)器件M以及對(duì)應(yīng)于第三曲線G3的第四個(gè)第一存儲(chǔ)器件M被使能，使得寫入在其中的位數(shù)據(jù)被讀取。
下面將參照?qǐng)D23對(duì)第一存儲(chǔ)器件的讀操作進(jìn)行說明，其中該第一存儲(chǔ)器件為4位存儲(chǔ)器件。
除了第二電壓比較器和電壓比較電路以外，圖23的第一存儲(chǔ)器件的讀電路大體與圖19的第一存儲(chǔ)器件的讀電路相同，其中圖23中的第一存儲(chǔ)器件為4位存儲(chǔ)器件，圖19中的第一存儲(chǔ)器件為2位存儲(chǔ)器件。
更具體而言，圖19的第二電壓比較器VP2包括一個(gè)比較器，圖23的第二電壓比較器VP22包括四個(gè)比較器P1，P2，P3和P4。并且，圖19的電壓比較電路VCP將對(duì)應(yīng)于從第二電壓比較器VP2輸入信號(hào)的電壓與從第一存儲(chǔ)器件M輸入的電壓進(jìn)行比較，并輸出2位數(shù)據(jù)，但是圖23的電壓比較電路VCP1經(jīng)歷相同的過程，并接著輸出4位數(shù)據(jù)。
現(xiàn)在將對(duì)圖23的第二電壓比較器VP22進(jìn)行更詳細(xì)的說明。
第一至第四參考電壓分別被施加給第一至第四比較器P1，P2，P3和P4的第二輸入端，并且其第一輸入端通常都與第二通路晶體管PT2的輸出端相連。
第一存儲(chǔ)器件4M為4位存儲(chǔ)器件(下文中，稱為4位第一存儲(chǔ)器件)，該第一存儲(chǔ)器件4M包括第一非易失性存儲(chǔ)器4Ma，在4Ma中，2位數(shù)據(jù)，即11，10，01或00能夠被寫入。
如果位數(shù)據(jù)11被寫入在第一非易失性存儲(chǔ)器4Ma中，則施加給4位第一存儲(chǔ)器件4M的公用柵GC的電壓變成第三輸入電壓，4位第一存儲(chǔ)器件4M的輸出電壓變得高于施加給第一電壓比較器VP1的參考電壓，例如100mV。類似的，如果位數(shù)據(jù)10，01以及00分別被寫入在第一非易失性存儲(chǔ)器4Ma中，因?yàn)槭┘咏o4位第一存儲(chǔ)器件4M的公用柵GC的電壓分別變成第四輸入電壓、第五輸入電壓以及第六輸入電壓，所以4位第一存儲(chǔ)器件4M的輸出電壓變得高于施加給第一電壓比較器VP1的參考電壓，例如100mV。這樣，第一電壓比較器VP1輸出對(duì)應(yīng)于1的信號(hào)，從電源Vs施加給公用柵GC的電壓響應(yīng)該對(duì)應(yīng)于1的信號(hào)而被關(guān)斷，并且0V電壓被從其源接地的晶體管T施加給公用柵GC。并且，該第二電壓比較器VP22響應(yīng)對(duì)應(yīng)于1的信號(hào)而工作。這樣，可以測(cè)量出第三至第六輸入電壓中的哪一個(gè)是在0V電壓施加給公用柵GC之前被施加給公用柵GC的電壓。通過這一過程，可以讀出寫入在第一非易失性存儲(chǔ)器4Ma中的位數(shù)據(jù)。
為了測(cè)量第三至第六輸入電壓，第二電壓比較器VP22包括第一至第四比較器P1，P2，P3和P4。預(yù)定參考電壓例如2、3、4和5V分別被施加給第一至第四比較器P1，P2，P3和P4。參考電壓與第三到第六輸入電壓相關(guān)。如以上所示例性說明的，當(dāng)?shù)谌恋诹斎腚妷悍謩e為5、4、3和2V時(shí)，施加給第一至第四比較器P1，P2，P3和P4的參考電壓可以分別為2、3、4和5V。但是，當(dāng)?shù)谌恋诹斎腚妷壕哂信c上述不同的值時(shí)，施加給第一至第四比較器P1，P2，P3和P4的參考電壓也可以具有不同值。
為了便于說明4位第一存儲(chǔ)器件4M，這里我們假設(shè)第三至第六輸入電壓分別為5、4、3和2V，并且施加到第一至第四比較器P1，P2，P3和P4的參考電壓分別為2、3、4和5V。
在第三輸入電壓、即5V被施加給第二電壓比較器VP22時(shí)，第一至第四比較器P1，P2，P3和P4中的每一個(gè)都輸出對(duì)應(yīng)于1的信號(hào)。這樣，對(duì)應(yīng)于1111的信號(hào)被輸入給與第二電壓比較器VP22相連的第一編碼器EC1。
在第四輸入電壓、即4V被施加給第二電壓比較器VP22時(shí)，第四比較器P4輸出對(duì)應(yīng)于0的信號(hào)，同時(shí)第一至第三比較器P1，P2和P3中的每一個(gè)都輸出對(duì)應(yīng)于1的信號(hào)。這樣，對(duì)應(yīng)于0111的信號(hào)被輸入給第一編碼器EC1。
在第五輸入電壓、即3V被施加給第二電壓比較器VP22時(shí)，第三和第四比較器P3和P4中的每一個(gè)都輸出對(duì)應(yīng)于0的信號(hào)，同時(shí)第一和第二比較器P1和P2中的每一個(gè)都輸出對(duì)應(yīng)于1的信號(hào)。這樣，對(duì)應(yīng)于0011的信號(hào)被輸入給第一編碼器EC1。
在第六輸入電壓、即2V被施加給第二電壓比較器VP22時(shí)，第二至第四比較器P2，P3和P4中的每一個(gè)都輸出對(duì)應(yīng)于0的信號(hào)，同時(shí)第一比較器P1輸出對(duì)應(yīng)于1的信號(hào)。這樣，對(duì)應(yīng)于0001的信號(hào)被輸入給第一編碼器EC1。
該第一編碼器EC 1將從第二電壓比較器VP22輸入的對(duì)應(yīng)于1111，0111，0011或0001的信號(hào)編碼為11，10，01或00，并將編碼后的值輸出給CPU的電壓比較電路VCP1?？梢匀我獾拇_定編碼后的數(shù)值(11，10，01，或00)，其中對(duì)應(yīng)于1111，0111，0011或0001的信號(hào)編碼為該編碼后的數(shù)值(11，10，01或00)。例如，第一編碼器EC1可以將1111編碼為01或是將0001編碼為11。但是，為了便于說明本發(fā)明，這里假設(shè)對(duì)應(yīng)于1111，0111，0011和0001的信號(hào)分別被編碼為11，10，01和00。
該電壓比較電路VCP1對(duì)從第一編碼器EC1輸入的編碼信號(hào)進(jìn)行分析，確定第三至第六輸入電壓中的哪一個(gè)是施加給公用柵GC的電壓，并感知寫入在第一非易失性存儲(chǔ)器4Ma中的位數(shù)據(jù)。
例如，當(dāng)從第一編碼器EC1輸入的編碼信號(hào)為11時(shí)，電壓比較電路VCP1確定施加給公用柵GC的電壓為第三輸入電壓。根據(jù)確定結(jié)果，電壓比較電路VCP1感知寫入在第一非易失性存儲(chǔ)器4Ma中的位數(shù)據(jù)11。
按照上述的方式讀取寫入在第一非易失性存儲(chǔ)器4Ma中的位數(shù)據(jù)。
下面，將對(duì)讀取寫入在4位第一存儲(chǔ)器件4M中的第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)的過程進(jìn)行說明。
一旦第三、第四、第五或第六輸入電壓被施加給公用柵GC之后，當(dāng)0V電壓被施加給公用柵GC時(shí)，4位第一存儲(chǔ)器件4M的輸出電壓取決于寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)。
也就是說，當(dāng)11，10，01或00被寫入在第一非易失性存儲(chǔ)器4Ma中時(shí)，11，10，01和00中的任何一個(gè)多位數(shù)據(jù)都可以被寫入在第二非易失性存儲(chǔ)器4Mb中。
當(dāng)11被寫入在第二非易失性存儲(chǔ)器4Mb中時(shí)，通過將0V施加給公用柵GC而從4位第一存儲(chǔ)器件4M中輸出的電壓現(xiàn)在將被稱為第三輸出電壓。當(dāng)10被寫入在第二非易失性存儲(chǔ)器4Mb中時(shí)，通過將0V施加給公用柵GC而從4位第一存儲(chǔ)器件4M中輸出的電壓現(xiàn)在將被稱為第四輸出電壓。當(dāng)01被寫入在第二非易失性存儲(chǔ)器4Mb中時(shí)，通過將0V施加給公用柵GC而從4位第一存儲(chǔ)器件4M中輸出的電壓現(xiàn)在將被稱為第五輸出電壓。并且，當(dāng)00被寫入在第二非易失性存儲(chǔ)器4Mb中時(shí)，通過將0V施加給公用柵GC而從4位第一存儲(chǔ)器件4M中輸出的電壓現(xiàn)在將被稱為第六輸出電壓。這里，第三至第六輸出電壓可以在第三至第六輸入電壓中的任何一個(gè)處分別不同。
因此，一旦施加給公用柵GC的電壓達(dá)到第三、第四、第五或第六輸入電壓之后，當(dāng)0V被施加給公用柵GC時(shí)，該電壓比較電路VCP1感知4位第一存儲(chǔ)器件4M的第三、第四、第五或第六輸出電壓，從而能夠知道寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)。
第三至第六輸出電壓被施加給電壓比較電路VCP1。由于第三至第六輸出電壓取決于寫入在第一非易失性存儲(chǔ)器4Ma中的位數(shù)據(jù)，因此電壓比較電路VCP1分析從第一編碼器EC1中輸出的編碼信號(hào)并識(shí)別出第一非易失性存儲(chǔ)器4Ma的位數(shù)據(jù)狀態(tài)與第三、第四、第五或第六輸出電壓之間的關(guān)系。
例如，當(dāng)?shù)谝痪幋a器EC1將編碼信號(hào)、即11施加給電壓比較電路VCP1并且4位第一存儲(chǔ)器件4M輸出第三輸出電壓給電壓比較電路VCP1時(shí)，該電壓比較電路VCP1分析從第一編碼器EC1提供的編碼信號(hào)、即11，并確定一旦第三輸入電壓被施加給公用柵GC之后將0V施加給公用柵GC時(shí)，從4位第一存儲(chǔ)器件4M中輸出第三輸出電壓。根據(jù)該確定結(jié)果，電壓比較電路VCP1計(jì)算第三輸出電壓與第三輸入電壓的比值，并確定當(dāng)位數(shù)據(jù)11被寫入在第一非易失性存儲(chǔ)器4Ma中并且位數(shù)據(jù)11被寫入在第二非易失性存儲(chǔ)器4Mb中時(shí)，通過將0V施加給公用柵GC從4位第一存儲(chǔ)器件4M輸出第三輸出電壓。因此，當(dāng)從4位第一存儲(chǔ)器件4M施加第三輸出電壓時(shí)，該電壓比較電路VCP1確定位數(shù)據(jù)“11”被寫入在第二非易失性存儲(chǔ)器4Mb中。接著，該電壓比較電路VCP1分析從第一編碼器EC1輸出的編碼信號(hào)“11”，并確定位數(shù)據(jù)“11”被寫入在第一非易失性存儲(chǔ)器4Ma中。這樣，電壓比較電路VCP1確定多位數(shù)據(jù)“1111”被寫入在4位第一存儲(chǔ)器件4M中并輸出1111。在電壓比較電路VCP1中描述的內(nèi)容為電壓比較電路VCP1確定的數(shù)值表達(dá)式。
例如，2.5/5＝＞1111表示當(dāng)?shù)谌敵鲭妷簽?.5V并且第三輸入電壓為5V時(shí)，確定多位數(shù)據(jù)“1111”被寫入在4位第一存儲(chǔ)器件4M中。
如上所述，當(dāng)?shù)谌恋诹斎腚妷褐械娜魏我粋€(gè)被施加給公用柵GC時(shí)，由第一通路晶體管PT1自動(dòng)切斷從電源Vs提供的電源。同時(shí)，晶體管T將0V電壓施加給公用柵GC。這樣，4位第一存儲(chǔ)器件4M輸出一電壓。該輸出電壓包含了關(guān)于寫入在第二非易失性存儲(chǔ)器4Mb中的2位數(shù)據(jù)的信息。因此，由于可以通過將0V施加給公用柵GC來測(cè)量從第一存儲(chǔ)器件4M輸出的電壓而知道寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)，因此不需要用于讀取寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)的任何附加操作。由于這個(gè)原因，就能夠縮短本發(fā)明的非易失性存儲(chǔ)器件的讀操作所花費(fèi)的時(shí)間。
在第一和第二非易失性存儲(chǔ)器4Ma和4Mb之間存在電壓曲線，該曲線類似于根據(jù)第一存儲(chǔ)器件M的第一和第二非易失性存儲(chǔ)器M1和M2之間的互補(bǔ)作用而獲得的圖21所示的電壓曲線，但是為了方便起見，該電壓曲線在此并沒有被示出。
同時(shí)，圖23中所示的電路能夠被修改為具有相同功能的其他電路。例如，在圖23所示的電路中，可以使用第一單元和第二單元來代替電壓比較電路VCP1，其中該第一單元只讀取寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)，第二單元將第一編碼器EC1的輸出信號(hào)以及第一單元的輸出信號(hào)組合并輸出寫入在4位第一存儲(chǔ)器件4M中的多位數(shù)據(jù)。圖24示出了包括第一單元和第二單元的電路的實(shí)例。
參看圖24，第三電壓比較器VP33與4位第一存儲(chǔ)器件4M的輸出端相連。該第三電壓比較器VP33包括第一至第四比較器P22，P33，P44以及P55。只有當(dāng)0V電壓被施加給第三電壓比較器VP33時(shí)，該第一至第四比較器P22，P33，P44以及P55才工作。該第三電壓比較器VP33連接在第一和第二通路晶體管PT1和PT2之間，使得每當(dāng)0V電壓被施加給公用柵GC時(shí)，第一至第四比較器P22，P33，P44以及P55就能工作。
第一至第四參考電壓V22，V33，V44和V55分別被施加給第三電壓比較器VP33的第一至第四比較器P22，P33，P44以及P55?？紤]第三至第六輸出電壓來確定第一至第四參考電壓V22，V33，V44和V55。
也就是說，當(dāng)寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)為00時(shí)，該第一參考電壓V22可以等于通過將0V施加給公用柵GC而從4位第一存儲(chǔ)器件4M輸出的第六輸出電壓。
當(dāng)寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)為01時(shí)，該第二參考電壓V33可以等于或小于通過將0V施加給公用柵GC而從4位第一存儲(chǔ)器件4M輸出的第五輸出電壓。但是，該第二參考電壓V33優(yōu)選高于第六輸出電壓。
當(dāng)寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)為10時(shí)，該第三參考電壓V44可以等于或小于通過將0V施加給公用柵GC而從4位第一存儲(chǔ)器件4M輸出的第四輸出電壓。但是，該第三參考電壓V44優(yōu)選高于第五輸出電壓。
當(dāng)寫入在第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)為11時(shí)，該第四參考電壓V55可以等于或小于通過將0V施加給公用柵GC而從4位第一存儲(chǔ)器件4M輸出的第三輸出電壓。但是，該第四參考電壓V55優(yōu)選高于第四輸出電壓。
由于第一至第四參考電壓V22，V33，V44和V55分別被施加給第一至第四比較器P22，P33，P44以及P55，如果第三輸出電壓從4位第一存儲(chǔ)器件4M的輸出端施加給第三電壓比較器VP33，則第一至第四比較器P22，P33，P44以及P55中的每一個(gè)都會(huì)輸出對(duì)應(yīng)于“1”的信號(hào)。這樣，對(duì)應(yīng)于“1111”的信號(hào)被輸入給第二編碼器EC11。如果第四輸出電壓被施加給第三電壓比較器VP33，當(dāng)?shù)谝恢恋谌容^器P22，P33以及P44中的每一個(gè)都輸出對(duì)應(yīng)于“1”的信號(hào)時(shí)，第四比較器P55輸出對(duì)應(yīng)于“0”的信號(hào)。這樣，對(duì)應(yīng)于“0111”的信號(hào)被輸入給第二編碼器EC11。如果第五輸出電壓被施加給第三電壓比較器VP33，當(dāng)?shù)谝缓偷诙容^器P22和P33中的每一個(gè)都輸出對(duì)應(yīng)于“1”的信號(hào)時(shí)，第三和第四比較器P44和P55中的每一個(gè)都輸出對(duì)應(yīng)于“0”的信號(hào)。這樣，對(duì)應(yīng)于“0011”的信號(hào)被輸入給第二編碼器EC11。如果第六輸出電壓被施加給第三電壓比較器VP33，當(dāng)?shù)诙恋谒谋容^器P33，P44和P55中的每一個(gè)都輸出對(duì)應(yīng)于“0”的信號(hào)時(shí)，第一比較器P22輸出對(duì)應(yīng)于“1”的信號(hào)。這樣，對(duì)應(yīng)于“0001”的信號(hào)被輸入給第二編碼器EC11。
如上所述，從第三電壓比較器VP33輸入對(duì)應(yīng)于“1111”，“0111”，“0011”或“0001”的信號(hào)，第二編碼器EC11根據(jù)規(guī)則將輸入信號(hào)編碼為位數(shù)據(jù)“11”，“10”，“01”或“00”，并將位數(shù)據(jù)發(fā)送給第三編碼器OU2。
該第三編碼器OU2與第一和第二編碼器EC1和EC11相連。該第三編碼器OU2不僅從第二編碼器EC11接收位數(shù)據(jù)“11”，“10”，“01”或“00”，而且還從第一編碼器EC1接收位數(shù)據(jù)“11”，“10”，“01”或“00”。從第一編碼器EC1接收的位數(shù)據(jù)是寫入在4位第一存儲(chǔ)器件4M的第一非易失性存儲(chǔ)器4Ma中的位數(shù)據(jù)，并且從第二編碼器EC11接收的位數(shù)據(jù)是寫入在4位第一存儲(chǔ)器件4M的第二非易失性存儲(chǔ)器4Mb中的位數(shù)據(jù)。第三編碼器OU2將從第一編碼器EC1接收的位數(shù)據(jù)和從第二編碼器EC11接收的位數(shù)據(jù)組合，并輸出寫入在4位第一存儲(chǔ)器件4M中的4位數(shù)據(jù)。在從第三編碼器OU2中輸出的4位數(shù)據(jù)中，前面的兩位是從第一編碼器EC1接收的，并且最后的兩位是從第二編碼器EC11接收的。
在4位第一存儲(chǔ)器件4M中，由于可以任意選擇第一和第二非易失性存儲(chǔ)器4Ma和4Mb，因此4位數(shù)據(jù)的結(jié)構(gòu)可以與上面說明的相反。
圖25為顯示8位第一存儲(chǔ)器件8M的讀操作的電路圖，其中該8位第一存儲(chǔ)器件8M包括4位第一非易失性存儲(chǔ)器8Ma和4位第二非易失性存儲(chǔ)器8Mb。
除了外加電壓以及包括在電壓比較器中的比較器數(shù)目以外，圖25中所示的8位第一存儲(chǔ)器件的讀電路的結(jié)構(gòu)與圖19所示的2位第一存儲(chǔ)器件M的讀電路或4位第一存儲(chǔ)器件4M的讀電路的結(jié)構(gòu)相同。
在圖25中，相同的附圖標(biāo)記用于表示與圖19所示的電路中相同的元件，這里不再重復(fù)對(duì)其的說明。
參看圖25，第二電壓比較器VP22與第二通路晶體管PT2相連，并且第一編碼器EC2與第二電壓比較器VP22相連。電壓比較電路VCP2與8位第一存儲(chǔ)器件8M和第一編碼器EC2的輸出端相連。該第二電壓比較器VP222包括第一至第十六比較器1P，2P...以及16P。第一至第十六比較器1P，2P...以及16P中的每一個(gè)都具有兩個(gè)輸入端。第一至第十六比較器1P，2P...以及16P中的一組輸入端通常與第二通路晶體管PT2相連，并且參考電壓被施加給第一至第十六比較器中其他的輸入端。
同時(shí)，在從電源Vs施加給8位第一存儲(chǔ)器件8M的公用柵GC的電壓被線性降低時(shí)，當(dāng)外加電壓變成第一至第十六輸入電壓時(shí)，8位第一存儲(chǔ)器件8M開始被使能。也就是說，在第一至第十六輸入電壓中，該8位第一存儲(chǔ)器件8M輸出一個(gè)高于施加給第一電壓比較器VP1的參考電壓(即100mV)的電壓，例如101mV。這樣，無論何時(shí)當(dāng)?shù)谝恢恋谑斎腚妷罕皇┘咏o8位第一存儲(chǔ)器件8M時(shí)，該第一電壓比較器VP1都會(huì)工作。第一至第十六輸入電壓包含關(guān)于寫入在第一非易失性存儲(chǔ)器8Ma中的4位數(shù)據(jù)的信息。因此，通過感測(cè)第一電壓比較器VP1工作在第一至第十六輸入電壓中的哪一個(gè)，就能夠讀出寫入在第一非易失性存儲(chǔ)器8Ma中的4位數(shù)據(jù)。當(dāng)將第一至第十六輸入電壓中的任何一個(gè)輸入給公用柵GC時(shí)，從電源Vs提供的電源被切斷，并且施加給公用柵GC的輸入電壓被施加給第二電壓比較器VP222。同時(shí)，第一電壓比較器VP1將對(duì)應(yīng)于“1”的信號(hào)輸出給第二電壓比較器VP222，使得第二電壓比較器VP222的第一至第十六比較器1P，2P...以及16P中的每一個(gè)都將輸入給它的輸入電壓與參考電壓進(jìn)行比較，并將比較結(jié)果輸出給第一編碼器EC2。第一至第十六參考電壓分別被施加給第一至第十六比較器1P，2P...以及16P。第一至第十六參考電壓分別為施加給8位第一存儲(chǔ)器件8M的公用柵GC的第十六至第一輸入電壓。由于第一至第十六輸入電壓分別不同，因此第一至第十六參考電壓也分別不同。因此，響應(yīng)于第一至第十六輸入電壓而從第二電壓比較器VP222輸出的16個(gè)信號(hào)是分別不同的。
例如，一旦第五輸入電壓例如13V被施加給第二電壓比較器VP222，第五輸入電壓就被同時(shí)輸入給所有的第一至第十六比較器1P，2P...以及16P，并與施加給各個(gè)比較器1P，2P...以及16P的參考電壓進(jìn)行比較。結(jié)果，其上施加了2V的參考電壓的第一比較器1P至其上施加了13V的參考電壓的第十二比較器12P中的每一個(gè)都輸出對(duì)應(yīng)于“1”的信號(hào)，同時(shí)，其中每一個(gè)都施加了高于13V的參考電壓的第十三至第十六比較器13P，14P，15P以及16P中的每一個(gè)都輸出對(duì)應(yīng)于“0”的信號(hào)。這樣，第二電壓比較器VP222輸出了對(duì)應(yīng)于“0000111111111111”的信號(hào)。一旦第一輸入電壓例如17V被輸入給第二電壓比較器VP222，通過相同的處理過程，第二電壓比較器VP222輸出對(duì)應(yīng)于“1111111111111111”的信號(hào)。
如上所述，由于第二電壓比較器VP222輸出16個(gè)信號(hào)，其中16個(gè)信號(hào)中的每一個(gè)都具有對(duì)應(yīng)于4位第一非易失性存儲(chǔ)器8Ma的16個(gè)數(shù)據(jù)狀態(tài)的16位，因此能夠確定設(shè)計(jì)規(guī)則使得從第二電壓比較器VP222輸出的16個(gè)信號(hào)與4位第一非易失性存儲(chǔ)器8Ma的16個(gè)數(shù)據(jù)狀態(tài)一一對(duì)應(yīng)。
根據(jù)該設(shè)計(jì)規(guī)則，第一編碼器EC2將從第二電壓比較器VP222輸入的16位信號(hào)編碼為能夠?qū)懭朐?位第一非易失性存儲(chǔ)器8Ma中的16個(gè)多位數(shù)據(jù)(0000，0001，....，以及1111)之一，并將對(duì)應(yīng)于編碼后的多位數(shù)據(jù)的信號(hào)輸出給電壓比較電路VCP2。例如，當(dāng)對(duì)應(yīng)于“1111111111111111”的信號(hào)被輸入給第二電壓比較器VP222時(shí)，第二電壓比較器VP222將該信號(hào)編碼為“1111”并將對(duì)應(yīng)于“1111”的信號(hào)輸出給電壓比較電路VCP2。
從第二電壓比較器VP222輸入給第一編碼器EC2的信號(hào)，例如對(duì)應(yīng)于“1111111111111111”的信號(hào)，取決于施加給第二電壓比較器VP222的輸入電壓。因此，從第一編碼器EC2輸出給電壓比較電路VCP2的信號(hào)也取決于施加給第二電壓比較器VP222的輸入電壓。換句話說，第一編碼器EC2的輸出信號(hào)包含關(guān)于施加給第二電壓比較器VP222的輸入電壓的信息。因此，該電壓比較電路VCP2能夠根據(jù)從第一編碼器EC2輸入的信號(hào)來確定施加給第二電壓比較器VCP2的輸入電壓，即施加給公用柵GC的輸入電壓。由于施加給公用柵GC的輸入電壓取決于寫入在4位第一非易失性存儲(chǔ)器8Ma中的多位數(shù)據(jù)，因此通過確定第一至第十六輸入電壓中的哪一個(gè)被施加給公用柵GC，就能夠知道寫入在4位第一非易失性存儲(chǔ)器8Ma中的多位數(shù)據(jù)。
同時(shí)，與圖21中所示的2位第一存儲(chǔ)器件M的電壓曲線一樣，8位第一存儲(chǔ)器件8M也具有如圖27所示的電壓曲線。
在圖27中，第一組曲線GG1示出了8位第一存儲(chǔ)器件8M的電流-電壓(I-V)特性，而第二組曲線GG2示出了電壓特性，即，輸出電壓-外加電壓。
類似于第一組GG1的各條曲線，第二組GG2的各條曲線與能夠被寫入在8位第一存儲(chǔ)器件8M中的多位數(shù)據(jù)相關(guān)。因此，能夠使用第二組曲線GG2讀取寫入在8位第一存儲(chǔ)器件8M中的多位數(shù)據(jù)。
參看第二組GG2，可以看出曲線從各個(gè)不同的電壓開始并且在0V電壓處分別具有不同的輸出電壓。在第二組GG2中，第二組GG2的各條曲線的開始意味著8位第一存儲(chǔ)器件8M的激活。這樣，可以推斷出，第二組GG2的各條曲線開始的電壓是施加給8位第一存儲(chǔ)器件8M的公用柵GC的第一至第十四輸入電壓。為了方便起見，省略了與第十五和第十六輸入電壓相關(guān)的曲線。
在包括如圖25所示的讀電路的8位第一存儲(chǔ)器件8M中，當(dāng)施加給8位第一存儲(chǔ)器件8M的公用柵GC的電壓變?yōu)榈谝恢恋谑斎腚妷褐粫r(shí)，從圖27所示的第二組曲線GG2中選擇一條曲線。
當(dāng)從第二組GG2中選擇一條曲線時(shí)，確定了所選曲線在0V電壓獲得的值，即輸出電壓。所選曲線在0V獲得的值為一個(gè)電壓，該電壓是隨著施加給公用柵GC的電壓變成第一至第十六輸入電壓之一在從電源Vs施加給公用柵GC的電壓被切斷之后，當(dāng)0V電壓被施加給8位第一存儲(chǔ)器件8M的公用柵GC時(shí)從8位第一存儲(chǔ)器件8M輸出的電壓。當(dāng)0V電壓被施加給公用柵GC時(shí)，該輸出電壓取決于能夠?qū)懭朐?位第二非易失性存儲(chǔ)器8Mb中的16多位數(shù)據(jù)。因此，當(dāng)0V電壓被施加給公用柵GC時(shí)，能夠從在8位第一存儲(chǔ)器件8M的輸出端測(cè)得的輸出電壓知道寫入在4位第二非易失性存儲(chǔ)器4Mb中的多位數(shù)據(jù)。該輸出電壓被施加于電壓比較電路VCP2。
類似于4位第一存儲(chǔ)器件4M的讀電路的電壓比較電路VCP1(參看圖23)，電壓比較電路VCP2確定該輸出電壓對(duì)應(yīng)于能夠被寫入在4位第一非易失性存儲(chǔ)器8Mb中的16個(gè)多位數(shù)據(jù)中的哪一個(gè)。也就是說，該電壓比較電路VCP2讀取寫入在4位第一非易失性存儲(chǔ)器8Mb中的多位數(shù)據(jù)。
電壓比較電路VCP2根據(jù)從第一編碼器EC2輸出的信號(hào)讀取寫入在4位第二非易失性存儲(chǔ)器8Ma中的4位數(shù)據(jù)1111，1110，...或0000。接著，當(dāng)0V電壓被施加給公用柵GC時(shí)，電壓比較電路VCP2根據(jù)4位第一存儲(chǔ)器件8M的輸出電壓讀取寫入在4位第二非易失性存儲(chǔ)器8Mb中的4位多位數(shù)據(jù)。之后，電壓比較電路VCP2將讀取的4位多位數(shù)據(jù)組合并輸出寫入在8位第一存儲(chǔ)器件8M中的8位數(shù)據(jù)，例如10101011。
同時(shí)，圖25中所示的電路能夠被修改為具有相同功能的其他電路。例如，在圖25中所示的電路中，可以使用第一單元和第二單元來代替電壓比較電路VCP2，其中該第一單元讀取寫入在第二非易失性存儲(chǔ)器8Mb中的多位數(shù)據(jù)，并且第二單元將寫入在第一和第二非易失性存儲(chǔ)器8Ma和8Mb中的多位數(shù)據(jù)組合并輸出寫入在8位第一存儲(chǔ)器件8M中的多位數(shù)據(jù)。
圖26示出了包括第一單元和第二單元的電路的一個(gè)實(shí)例。下面將對(duì)圖26的電路進(jìn)行說明，但是將省略對(duì)與圖25的電路相同部分的說明。
參看圖26，第三電壓比較器VP333與8位第一存儲(chǔ)器件8M的輸出端相連。第二編碼器EC22與第三電壓比較器VP333相連。第三編碼器OU3與第一編碼器EC2以及第二編碼器EC22相連。
該第三電壓比較器VP333為讀取寫入在4位第二非易失性存儲(chǔ)器8Mb中的多位數(shù)據(jù)的單元之一并且在0V電壓下工作。該第三電壓比較器VP333連接在第一通路晶體管PT1和第二通路晶體管PT2之間。該第三電壓比較器VP333包括第十七至第三十二比較器1P’，2P’，...，以及16P’。該第十七至第三十二比較器1P’，2P’，...，以及16P’按照與第二電壓比較器VP222的第一至第十六比較器1P，2P，...，以及16P相同的方式讀取寫入在4位第二非易失性存儲(chǔ)器8Mb中的多位數(shù)據(jù)，其中第二電壓比較器VP222讀取寫入在4位第一非易失性存儲(chǔ)器8Ma中的4位多位數(shù)據(jù)。
第十七至第三十二參考電壓VV2，VV3，...，以及VV17分別被施加給該第十七至第三十二比較器1P’，2P’，...，以及16P’。考慮能夠被寫入在4位第二非易失性存儲(chǔ)器8Mb中的16個(gè)多位數(shù)據(jù)來確定第十七至第三十二參考電壓VV2，VV3，...，以及VV17。能夠被寫入在4位第二非易失性存儲(chǔ)器8Mb中的16個(gè)多位數(shù)據(jù)與施加給公用柵GC的電壓變成第一、第二...或第十六輸入電壓之后，當(dāng)0V電壓被施加給公用柵GC時(shí)從8位第一存儲(chǔ)器件8M輸出的第一至第十六輸出電壓直接相關(guān)。因此，鑒于第一至第十六輸出電壓而優(yōu)選確定第十七至第三十二參考電壓VV2，VV3，...，以及VV17。第一至第十六輸出電壓分別具有逐漸減小的值。這樣，第一輸出電壓最高，并且第十六輸出電壓最低。
第十七參考電壓VV2優(yōu)選等于第一至第十六輸出電壓中最低的第十六輸出電壓。第十八參考電壓VV3可以等于或低于第十五輸出電壓并高于第十六輸出電壓。第十九參考電壓VV4可以高于第十五輸出電壓并低于或等于第十四輸出電壓。第二十參考電壓VV5可以高于第十四輸出電壓并低于或等于第十三輸出電壓VV6。第二十一參考電壓VV6高于第十三輸出電壓并且低于或等于第十二輸出電壓。第二十二參考電壓VV7高于第十二輸出電壓并且低于或等于第十一輸出電壓。第二十三參考電壓VV8高于第十一輸出電壓并且低于或等于第十輸出電壓。第二十四參考電壓VV9高于第十輸出電壓并且低于或等于第九輸出電壓。第二十五參考電壓VV10高于第九輸出電壓并且低于或等于第八輸出電壓。第二十六參考電壓VV11高于第八輸出電壓并且低于或等于第七輸出電壓。第二十七參考電壓VV12高于第七輸出電壓并且低于或等于第六輸出電壓。第二十八參考電壓VV13高于第六輸出電壓并且低于或等于第五輸出電壓。第二十九參考電壓VV14高于第五輸出電壓并且低于或等于第四輸出電壓。第三十參考電壓VV15高于第四輸出電壓并且低于或等于第三輸出電壓。第三十一參考電壓VV16高于第三輸出電壓并且低于或等于第二輸出電壓。第三十二參考電壓VV17高于第二輸出電壓并且低于或等于第一輸出電壓。
因此，當(dāng)?shù)谝?，第二?..，或第十六輸出電壓被施加給第三電壓比較器VP333時(shí)，從第三電壓比較器VP333輸出的16個(gè)16位信號(hào)分別不同。因此，能夠被寫入在4位第二非易失性存儲(chǔ)器8Mb中的16個(gè)多位數(shù)據(jù)能夠與16個(gè)16位信號(hào)一一對(duì)應(yīng)。這樣，通過分析從第三電壓比較器VP333輸出的信號(hào)，即16位信號(hào)，就能夠讀出寫入在4位第二非易失性存儲(chǔ)器8Mb中的4位多位數(shù)據(jù)。
例如，假設(shè)從第三電壓比較器VP333輸出的16個(gè)16位信號(hào)中的3個(gè)16位信號(hào)為“1111111111111111”，“0111111111111111”以及“0011111111111111”，并且能夠被寫入在4位第二非易失性存儲(chǔ)器8Mb中的16個(gè)多位數(shù)據(jù)中對(duì)應(yīng)于所述3個(gè)16位信號(hào)的3個(gè)多位數(shù)據(jù)為“1111”，“1110”以及“1101”，當(dāng)從第三電壓比較器VP333輸出的16位信號(hào)為“0111111111111111”時(shí)，就可以知道4位多位數(shù)據(jù)“1110”被從4位第二非易失性存儲(chǔ)器8Mb中讀出。
第二編碼器EC22對(duì)從第三電壓比較器VP333輸出的16位信號(hào)進(jìn)行編碼，并輸出對(duì)應(yīng)于該信號(hào)的4位信號(hào)。
第三編碼器OU3將從第一編碼器EC2中輸入的4位數(shù)據(jù)以及從第二編碼器EC22中輸入的4位數(shù)據(jù)組合并輸出8位數(shù)據(jù)。從第三編碼器OU3中輸出的8位數(shù)據(jù)是寫入在8位第一存儲(chǔ)器件8M中的多位數(shù)據(jù)。
接著，將對(duì)根據(jù)本發(fā)明的包括上面第一存儲(chǔ)器件(M，4M或8M)的邏輯器件進(jìn)行說明。
1.NAND型邏輯器件參看圖28，根據(jù)本發(fā)明一個(gè)實(shí)施例的NAND型邏輯器件(下文中稱為本發(fā)明的NAND器件)包括n型第一非易失性存儲(chǔ)器60，p型第一非易失性存儲(chǔ)器62，p型第二非易失性存儲(chǔ)器64，以及n型第二非易失性存儲(chǔ)器66，它們被順序的堆疊。p型第一非易失性存儲(chǔ)器62以及n型第二非易失性存儲(chǔ)器66被翻轉(zhuǎn)并堆疊使得p型第一非易失性存儲(chǔ)器的柵堆疊結(jié)構(gòu)62g面對(duì)n型第一非易失性存儲(chǔ)器60的柵堆疊結(jié)構(gòu)60g，并且p型第二非易失性存儲(chǔ)器64的柵堆疊結(jié)構(gòu)64g面對(duì)n型第二非易失性存儲(chǔ)器66的柵堆疊結(jié)構(gòu)66g。
n型第一非易失性存儲(chǔ)器60包括第一襯底60a，設(shè)置在第一襯底60a上的絕緣層60b，設(shè)置在絕緣層60b上的STI層60c1、第一雜質(zhì)區(qū)60cs、第二雜質(zhì)區(qū)60cd以及溝道區(qū)60cc，設(shè)置在溝道區(qū)60cc上的柵堆疊結(jié)構(gòu)60g以及第一接觸墊層60e1和第二接觸墊層60e2，第一接觸墊層60e1和第二接觸墊層60e2分別與第一和第二雜質(zhì)區(qū)60cs和60cd相連并在STI層60c1上方延伸。溝道區(qū)60cc設(shè)置在第一和第二雜質(zhì)區(qū)60cs和60cd之間。柵堆疊結(jié)構(gòu)60g包括順序堆疊的第一絕緣層g1，數(shù)據(jù)存儲(chǔ)層g2，第二絕緣層g3以及控制柵g4?？梢匀我獯_定STI層60c1上方第一和第二接觸墊層60e1和60e2的延伸長度。但是，如圖28中所示，當(dāng)n型第一和第二非易失性存儲(chǔ)器60和66以及p型第一和第二非易失性存儲(chǔ)器62和64的接觸墊層60e1，60e2，62e1，62e2，64e1，64e2，66e1以及66e2被設(shè)置在相同的垂直面上時(shí)，n型第一非易失性存儲(chǔ)器60的第一和第二接觸墊層60e1和60e2中每一個(gè)的延伸部分可以長于其他非易失性存儲(chǔ)器62，64和66的接觸墊層62e1，62e2，64e1，64e2，66e1以及66e2中每一個(gè)的延伸部分。如果第一雜質(zhì)區(qū)60cs為源極區(qū)，則第二雜質(zhì)區(qū)60cd為漏極區(qū)，并且相反的情況也可以。用具有平坦表面的第一ILD 60d覆蓋柵堆疊結(jié)構(gòu)60g以及第一和第二接觸墊層60e1和60e2。
p型第一非易失性存儲(chǔ)器62包括絕緣層62b，STI層62c1，溝道區(qū)62cd，第一雜質(zhì)區(qū)62cd，第二雜質(zhì)區(qū)62cs，第一接觸墊層62e1，第二接觸墊層62e2，以及柵堆疊結(jié)構(gòu)62g。該STI層62c1以及溝道區(qū)62cc被設(shè)置在絕緣層62b的一個(gè)表面上，該表面面對(duì)n型第一非易失性存儲(chǔ)器60。溝道區(qū)62cc設(shè)置在STI層62c1之間。柵堆疊結(jié)構(gòu)62g設(shè)置在溝道區(qū)62cc上。該柵堆疊結(jié)構(gòu)62g包括順序堆疊的第一絕緣層62g1，數(shù)據(jù)存儲(chǔ)層62g2，第二絕緣層62g3以及控制柵62g4。第一和第二接觸墊層62e1和62e2分別與第一和第二雜質(zhì)區(qū)62cd和62cs相連，并且在STI層62c1上方延伸。如圖28中所示，當(dāng)n和p型第一非易失性存儲(chǔ)器60和62的第一接觸墊層60e1和62e1以及第二接觸墊層60e2和62e2被設(shè)置在相同的垂直面上時(shí)，STI層62c1上方p型第一非易失性存儲(chǔ)器62的第一和第二接觸墊層62e1和62e2的延伸長度可以短于STI層60c1上方n型第一非易失性存儲(chǔ)器60的第一和第二接觸墊層60e1和60e2的延伸長度。但是，如果n型第一非易失性存儲(chǔ)器60的第一和第二接觸墊層60e1和60e2設(shè)置在與其上設(shè)置p型第一非易失性存儲(chǔ)器62的第一和第二接觸墊層62e1和62e2的垂直面不同的垂直面上，就可以任意確定STI層62c1上方p型第一非易失性存儲(chǔ)器62的第一和第二接觸墊層62e1和62e2的延伸長度。因此，第一和第二接觸墊層62e1和62e2的延伸長度可以等于或短于設(shè)置在其下的第一和第二接觸墊層60e1和60e2的延伸長度。用具有平坦表面的第二ILD 62d覆蓋第一和第二接觸墊層62e1和62e2以及柵堆疊結(jié)構(gòu)62g。第一ILD 60d的表面結(jié)合到第二ILD 62d的表面。
p型第二非易失性存儲(chǔ)器64包括絕緣層64b，設(shè)置在絕緣層64b上并包括溝道區(qū)64cc、第一雜質(zhì)區(qū)64cs和第二雜質(zhì)區(qū)64cd的半導(dǎo)體襯底(未示出)，以及設(shè)置在溝道區(qū)64cc上的柵堆疊結(jié)構(gòu)64g。該p型第二非易失性存儲(chǔ)器64還包括第一接觸墊層64e1和第二接觸墊層64e2，這些墊層的一端分別與第一和第二雜質(zhì)區(qū)64cs和64cd相連，而另一端分別在STI層64c1上方延伸。該第一和第二雜質(zhì)區(qū)64cs和64cd摻雜有具有預(yù)定濃度的p型導(dǎo)電雜質(zhì)。STI層64c1上方第一和第二接觸墊層64e1和64e2的延伸長度可以短于STI層62c1上方n型第一非易失性存儲(chǔ)器62的第一和第二接觸墊層62e1和62e2的延伸長度。如果p型第二非易失性存儲(chǔ)器64的第一和第二接觸墊層64e1和64e2設(shè)置在與其上設(shè)置n型第一非易失性存儲(chǔ)器62的第一和第二接觸墊層62e1和62e2的垂直面不同的垂直面上，則第一和第二接觸墊層64e1和64e2的延伸長度可以等于或長于第一和第二接觸墊層62e1和62e2的延伸長度。柵堆疊結(jié)構(gòu)64g包括順序堆疊的第一絕緣層64g1，數(shù)據(jù)存儲(chǔ)層64g2，第二絕緣層64g3以及接觸柵64g4。用具有平坦表面的第三層間電介質(zhì)64d覆蓋第一和第二接觸墊層64e1和64e2以及柵堆疊結(jié)構(gòu)64g。
n型第二非易失性存儲(chǔ)器66包括絕緣層66b。在絕緣層66b上設(shè)置有半導(dǎo)體襯底(未示出)，該襯底包括溝道區(qū)66cc，第一雜質(zhì)區(qū)66cd，以及第二雜質(zhì)區(qū)66cs。第一和第二雜質(zhì)區(qū)66cs和66cd摻雜有具有預(yù)定濃度的n型導(dǎo)電雜質(zhì)。STI層66c1被設(shè)置在半導(dǎo)體襯底周圍的絕緣層66b上。柵堆疊結(jié)構(gòu)66g設(shè)置在溝道區(qū)66cc上。該柵堆疊結(jié)構(gòu)66g包括順序堆疊的作為隧穿層的第一絕緣層66g1，數(shù)據(jù)存儲(chǔ)層66g2，第二絕緣層66g3以及控制柵66g4。第一和第二接觸墊層66e1和66e2的一端分別與第一和第二雜質(zhì)區(qū)66cd和66cs相連。第一和第二接觸墊層66e1和66e2的另一端在相鄰的STI層66c1上方延伸。STI層66c1上方第一和第二接觸墊層66e1和66e2的延伸長度可以短于p型第二非易失性存儲(chǔ)器64的第一和第二接觸墊層64e1和64e2在相鄰的STI層64c1上方的延伸長度。與圖28中所示的不同，如果n型第二非易失性存儲(chǔ)器66的第一和第二接觸墊層66e1和66e2設(shè)置在與其上設(shè)置p型第二非易失性存儲(chǔ)器64的第一和第二接觸墊層64e1和64e2的垂直面不同的垂直面上，則第一和第二接觸墊層66e1和66e2的延伸長度可以等于或長于第一和第二接觸墊層64e1和64e2的延伸長度。用具有平坦表面的第四ILD 66d覆蓋第一和第二接觸墊層64e1和64e2以及柵堆疊結(jié)構(gòu)66g。第四ILD 66d的表面結(jié)合到第三ILD 64d的表面。
同時(shí)，在一堆疊結(jié)構(gòu)中形成第一通孔H5a和第二通孔H5b，其中該堆疊結(jié)構(gòu)(下文中稱為第一堆疊結(jié)構(gòu))包括n型第二非易失性存儲(chǔ)器66的絕緣層66b，STI層66c1和第四ILD 66d，p型第二非易失性存儲(chǔ)器64的第三ILD 64d，STI層64c1和絕緣層64b，p型第一非易失性存儲(chǔ)器62的絕緣層62b，STI層62c1和第二ILD 62d，以及n型第一非易失性存儲(chǔ)器60的第一ILD 60d。第一通孔H5a和第二通孔H5b分別暴露了第一和第二接觸墊層60e1和60e2，并分別用第一導(dǎo)電插塞P5a和第二導(dǎo)電插塞P5b填充。并且，在一堆疊結(jié)構(gòu)中形成了第三通孔H6a和第四通孔H6b，其中該堆疊結(jié)構(gòu)(下文中稱為第二堆疊結(jié)構(gòu))包括n型第二非易失性存儲(chǔ)器66的絕緣層66b，STI層66c1和第四ILD 66d，p型第二非易失性存儲(chǔ)器64的第三ILD 64d，STI層64c1和絕緣層64b，以及p型第一非易失性存儲(chǔ)器62的絕緣層62b，STI層62c1和第二ILD 62d。該第三和第四通孔H6a和H6b分別暴露了第一和第二接觸墊層62e1和62e2，并分別用第三導(dǎo)電插塞P6a和第四導(dǎo)電插塞P6b填充。并且，在一堆疊結(jié)構(gòu)中形成了第五通孔H7a和第六通孔H7b，其中該堆疊結(jié)構(gòu)(下文中稱為第三堆疊結(jié)構(gòu))包括n型第二非易失性存儲(chǔ)器66的絕緣層66b，STI層66c1和第四ILD 66d，以及p型第二非易失性存儲(chǔ)器64的第三ILD 64d。該第五和第六通孔H7a和H7b分別暴露了第一和第二接觸墊層64e1和64e2，并分別用第五和第六導(dǎo)電插塞P7a和P7b填充。并且，在一堆疊結(jié)構(gòu)中形成了第七通孔H8a和第八通孔H8b，其中該堆疊結(jié)構(gòu)(下文中稱為第四堆疊結(jié)構(gòu))包括n型第二非易失性存儲(chǔ)器66的絕緣層66b，STI層66c1和第四ILD 66d。該第七和第八通孔H8a和H8b分別暴露了第一和第二接觸墊層66e1和66e2，并分別用第七導(dǎo)電插塞P8a和第八導(dǎo)電插塞P8b填充。在n型第二非易失性存儲(chǔ)器66的絕緣層66b上設(shè)置有第一墊層70，第二墊層74，以及第三墊層76。該第一墊層70連接第一，第三，第五以及第七導(dǎo)電插塞P5a，P6a，P7a以及P8a，并且第二墊層74連接第四和第六導(dǎo)電插塞P6b和P7b。并且，第三墊層76連接第二和第八導(dǎo)電插塞P5b和P8b。第三墊層76設(shè)置在第二墊層74周圍。第二和第三墊層74和76彼此不接觸。
第一柵墊層72a和第二柵墊層72b設(shè)置在n型第二非易失性存儲(chǔ)器66的絕緣層66b上。第一和第二柵墊層72a和72b彼此不相連。該第一柵墊層72a與n型第一非易失性存儲(chǔ)器60的柵堆疊結(jié)構(gòu)60g以及p型第一非易失性存儲(chǔ)器62的柵堆疊結(jié)構(gòu)62g相連。并且，該第二柵墊層72b與p型第二非易失性存儲(chǔ)器64的柵堆疊結(jié)構(gòu)64g以及n型第二非易失性存儲(chǔ)器66的柵堆疊結(jié)構(gòu)66g相連。
雖然在圖28中沒有示出，但是為了連接第一柵墊層72a和柵堆疊結(jié)構(gòu)60g和62g以及連接第二柵墊層72b和柵堆疊結(jié)構(gòu)64g和66g，在第一堆疊結(jié)構(gòu)中形成第一柵通孔并且其暴露n型第一非易失性存儲(chǔ)器60的柵堆疊結(jié)構(gòu)60g的控制柵60g4。在第二堆疊結(jié)構(gòu)中形成第二柵通孔并且其暴露柵堆疊結(jié)構(gòu)62g的控制柵62g4，在第三堆疊結(jié)構(gòu)中形成第三柵通孔并且其暴露柵堆疊結(jié)構(gòu)64g的控制柵64g4，在第四堆疊結(jié)構(gòu)中形成第四柵通孔并且其暴露柵堆疊結(jié)構(gòu)66g的控制柵66g4。該第一至第四柵通孔分別用第一至第四柵導(dǎo)電插塞(未示出)填充。第一和第二柵導(dǎo)電插塞與第一柵墊層72a相連，并且第三和第四柵導(dǎo)電插塞與第二柵墊層72b相連。第一至第四柵導(dǎo)電插塞彼此不接觸。因此，優(yōu)選的是柵堆疊結(jié)構(gòu)60g，62g，64g以及66g分別具有不同的長度。例如，柵堆疊結(jié)構(gòu)60g可具有最小長度并且柵堆疊結(jié)構(gòu)66g可具有最大長度。
圖29示出了上述NAND器件的等效電路。
2.NOR型邏輯器件下面，將參照?qǐng)D30對(duì)根據(jù)本發(fā)明一實(shí)施例的NOR型邏輯器件進(jìn)行說明，但是這里將不對(duì)與圖28所示的NAND器件中相同部分進(jìn)行說明。相同的附圖標(biāo)記用于表示相同的部件。
參看圖30，與NAND器件類似，根據(jù)本發(fā)明實(shí)施例的NOR型邏輯器件(下文中稱為本發(fā)明的NOR器件)包括n型第一非易失性存儲(chǔ)器60，p型第一非易失性存儲(chǔ)器62，p型第二非易失性存儲(chǔ)器64，以及n型第二非易失性存儲(chǔ)器66，它們被順序的堆疊。此外，該NOR器件包括第一至第八導(dǎo)電插塞P5a，P5b，P6a，P6b，P7a，P7b，P8a以及P8b。第四墊層80以及第五墊層82設(shè)置在絕緣層66b上。第四墊層80與第一，第三和第七導(dǎo)電插塞P5a，P6a，和P8a相連，并且第五墊層82與第五導(dǎo)電插塞P7a相連。第四墊層80設(shè)置在第五墊層82周圍并與其不接觸。NOR器件的其余結(jié)構(gòu)特征與上述NAND器件的相同。
圖31為圖30所示NOR器件的等效電路。
同時(shí)，在圖28和圖30中分別示出的NAND器件以及NOR器件中，至少一第一接觸墊層60e1，62e1，64e1和66e1和第二接觸墊層60e2，62e2，64e2，66e2可具有不同的形式。
例如，第一和第二接觸墊層60e1和60e2可以延伸到STI層60b上，而不是與STI層60b分開設(shè)置。
并且，n型第二非易失性存儲(chǔ)器66的第一和第二接觸墊層66e1和66e2可以被去除。取而代之，與圖2中所示的第三和第四導(dǎo)電插塞PL33以及PL44類似，可以在絕緣層66b中形成通孔，從而暴露出第一和第二雜質(zhì)區(qū)66cd以及66cs，并且可以將導(dǎo)電插塞填充到該通孔中。
下面，將參照?qǐng)D32至40對(duì)如圖1所示第一存儲(chǔ)器件的制造方法(下文中稱為第一制造方法)進(jìn)行說明。
參看圖32，在第一半導(dǎo)體襯底10上形成絕緣層11。該第一半導(dǎo)體襯底10可以為n型<110>硅襯底。在絕緣層11的預(yù)定區(qū)域形成STI層12。在STI層12之間的絕緣層11上形成半導(dǎo)體層10a。在半導(dǎo)體層10a中形成第一雜質(zhì)區(qū)10s和第二雜質(zhì)區(qū)10d，并且在第一和第二雜質(zhì)區(qū)10s和10d之間形成溝道區(qū)10c。通過將具有預(yù)定濃度的p型導(dǎo)電雜質(zhì)注入到半導(dǎo)體層10a的給定區(qū)域中來形成第一和第二雜質(zhì)區(qū)10s和10d。第一和第二雜質(zhì)區(qū)10s和10d中的一個(gè)用作源極區(qū)，另一個(gè)用作漏極區(qū)。在溝道區(qū)10c上形成第一柵堆疊結(jié)構(gòu)G11。為了形成第一柵堆疊結(jié)構(gòu)G11，第一絕緣層17，數(shù)據(jù)存儲(chǔ)層18，第二絕緣層19以及控制柵20與溝道區(qū)10c對(duì)準(zhǔn)而順序的堆疊在半導(dǎo)體層10a和STI層12的整個(gè)表面上并按相反的順序被構(gòu)圖。該第一和第二絕緣層17和19可以由氧化硅(SiO2)或其他等效的絕緣材料形成。該數(shù)據(jù)存儲(chǔ)層18為能夠俘獲預(yù)定載流子例如空穴的俘獲層，例如氮化硅(Si3N4)層或高k層。控制柵20可以由多晶硅形成，但是也可以使用其他導(dǎo)電材料。在數(shù)據(jù)存儲(chǔ)層18中俘獲的空穴保持被俘獲，直到從外部施加一預(yù)定的發(fā)射電壓。也就是說，該數(shù)據(jù)存儲(chǔ)層18保持非易失性直到發(fā)射電壓被施加到其上。
在形成第一柵堆疊結(jié)構(gòu)G11之后，在半導(dǎo)體層10a和STI層12上形成第一ILD 16a以覆蓋第一柵堆疊結(jié)構(gòu)G11。接著，在第一ILD 16a中形成第一接觸孔h1和第二接觸孔h2并且其分別暴露第一和第二雜質(zhì)區(qū)10s和10d。
之后，如圖33中所示，分別用第一導(dǎo)電插塞P1a和第二導(dǎo)電插塞P2a填充該第一和第二接觸孔h1和h2。在第一ILD 16a上形成第一導(dǎo)電層P1b和第二導(dǎo)電層P2b，使得它們分別與第一和第二導(dǎo)電插塞P1a和P2a相連。該第一和第二導(dǎo)電層P1b和P2b被用作墊層。第一導(dǎo)電插塞P1a和第一導(dǎo)電層P1b對(duì)應(yīng)于圖1中所示的第一接觸墊層P1，并且第二導(dǎo)電插塞P2a和第二導(dǎo)電層P2b對(duì)應(yīng)于圖1中所示的第二接觸墊層P2。
之后，在第一ILD 16a上形成第二ILD 16b，以覆蓋第一和第二導(dǎo)電層P1b和P2b。在第二ILD 16b上執(zhí)行平坦化工藝，使得第二ILD 16b具有平坦表面。
結(jié)果，就完成了圖1中所示的p型第一非易失性存儲(chǔ)器M1。
接著，為了形成圖1中所示的n型第二非易失性存儲(chǔ)器M2，如圖34所示，在第一襯底31上形成絕緣層32。在絕緣層32的預(yù)定區(qū)域形成STI層22。在STI層22之間的絕緣層32上形成半導(dǎo)體層30a。在半導(dǎo)體層30a的給定區(qū)域中形成第一雜質(zhì)區(qū)30d和第二雜質(zhì)區(qū)30s。在第一和第二雜質(zhì)區(qū)30d和30s之間的半導(dǎo)體層30a中形成溝道區(qū)30c。通過將具有預(yù)定濃度的n型導(dǎo)電雜質(zhì)注入到半導(dǎo)體層30a的給定區(qū)域中來形成第一和第二雜質(zhì)區(qū)30d和30s。第一和第二雜質(zhì)區(qū)30s和30d中的一個(gè)用作源極區(qū)，另一個(gè)用作漏極區(qū)。
接著，在溝道區(qū)30c上形成第二柵堆疊結(jié)構(gòu)G22?？梢园凑张c形成第一柵堆疊結(jié)構(gòu)G11的方法相同的方法形成第二柵堆疊結(jié)構(gòu)G22。在這種情況下，第二柵堆疊結(jié)構(gòu)G22的數(shù)據(jù)存儲(chǔ)層28是具有預(yù)定陷阱點(diǎn)(trap site)的俘獲層，在該俘獲層中能夠俘獲預(yù)定的載流子，例如電子。例如，該數(shù)據(jù)存儲(chǔ)層28為氮化硅層，但是也可以是其中能夠俘獲電子的具有陷阱點(diǎn)的其他電介質(zhì)層，例如高k層。在數(shù)據(jù)存儲(chǔ)層28中俘獲的電子保持被俘獲，直到從外部施加一預(yù)定的發(fā)射電壓。也就是說，所俘獲的電子保持非易失性直到施加發(fā)射電壓。
在形成第二柵堆疊結(jié)構(gòu)G22之后，在半導(dǎo)體層30a和STI層22上形成第一ILD 26a以覆蓋第二柵堆疊結(jié)構(gòu)G22。在第一ILD 26a中形成第一接觸孔h3和第二接觸孔h4并且其分別暴露第一和第二雜質(zhì)區(qū)30d和30s。接著，分別用第一導(dǎo)電插塞P3a和第二導(dǎo)電插塞P4a填充該第一和第二接觸孔h3和h4。在第一ILD 26a上形成第一導(dǎo)電層P3b和第二導(dǎo)電層P4b，使得它們分別與第一和第二導(dǎo)電插塞P3a和P4a相連。
第一和第二導(dǎo)電層P3b和P4b形成為具有預(yù)定長度，優(yōu)選的，形成為分別小于第一和第二導(dǎo)電層P1b和P2b長度的長度。但是，如果n型第一非易失性存儲(chǔ)器M2的第一和第二導(dǎo)電層P3b和P4b與p型第一非易失性存儲(chǔ)器M1的第一和第二導(dǎo)電層P1b和P2b沒有形成在相同的垂直面上，則第一和第二導(dǎo)電層P1b和P2b的長度可以分別等于或長于第一和第二導(dǎo)電層P3b和P4b的長度。
在第一ILD 26a上形成第二ILD 26b，以覆蓋第一和第二導(dǎo)電層P3b和P4b。在第二ILD 26b上執(zhí)行平坦化工藝，使得第二ILD 26b具有平坦表面。
結(jié)果，就完成了圖1中所示的n型第一非易失性存儲(chǔ)器M2。
如圖35所示，在形成p型第一非易失性存儲(chǔ)器M1和n型第一非易失性存儲(chǔ)器M2之后，該n型第一非易失性存儲(chǔ)器M2被翻轉(zhuǎn)并對(duì)準(zhǔn)在p型第一非易失性存儲(chǔ)器M1上方。之后，n型第一非易失性存儲(chǔ)器M2被對(duì)準(zhǔn)地放在p型第一非易失性存儲(chǔ)器M1上。這樣，如圖36所示，n型非易失性存儲(chǔ)器M2的第二ILD 26b與p型非易失性存儲(chǔ)器M1的第二ILD 16b接觸。在這種狀態(tài)下，p型第一非易失性存儲(chǔ)器M1和n型第一非易失性存儲(chǔ)器M2被壓緊并彼此結(jié)合。
結(jié)果，n型第一非易失性存儲(chǔ)器M2的第一襯底31的底表面朝上。但是，為了方便起見，在假設(shè)n型第一非易失性存儲(chǔ)器M2沒有被翻轉(zhuǎn)的前提下對(duì)n型第一非易失性存儲(chǔ)器M2進(jìn)行說明。換句話說，雖然在圖36和37中示出了n型第一非易失性存儲(chǔ)器M2的其他部件被設(shè)置在第一襯底31下方，但是也可以在假設(shè)它們被設(shè)置在第一襯底31上的前提下對(duì)n型第一非易失性存儲(chǔ)器M2的部件進(jìn)行說明。
參看圖36，在結(jié)合工藝之后，在n型第一非易失性存儲(chǔ)器M2的第一襯底31上涂敷預(yù)定厚度的光致抗蝕劑層PR1。接著，為了暴露p型第一非易失性存儲(chǔ)器M1的第一和第二導(dǎo)電層P1b和P2b，進(jìn)行光刻工藝和顯影工藝，由此暴露n型第一非易失性存儲(chǔ)器M2的預(yù)定區(qū)域。通過使用光致抗蝕劑層PR1作為蝕刻掩模，順序的蝕刻構(gòu)成堆疊結(jié)構(gòu)(下文中稱為第五堆疊結(jié)構(gòu))的n型第一非易失性存儲(chǔ)器M2的第一襯底31，絕緣層32，STI層22以及第一和第二ILD 26a和26b，以及p型第一非易失性存儲(chǔ)器M1的第二ILD 16b。
結(jié)果，如圖37中所示，在第五堆疊結(jié)構(gòu)中形成第一通孔H1和第二通孔H2，使得它們暴露p型第一非易失性存儲(chǔ)器M1的第一和第二導(dǎo)電層P1b和P2b。通過灰化和剝離去除光致抗蝕劑層PR1。之后，分別用第一和第二導(dǎo)電插塞PL1和PL2填充第一和第二通孔H1和H2。
參看圖38，在n型第一非易失性存儲(chǔ)器M2的第一襯底31上涂敷預(yù)定厚度的新光致抗蝕劑層PR2。在該光致抗蝕劑層PR2上進(jìn)行光刻工藝和顯影工藝，由此暴露出對(duì)應(yīng)于n型第一非易失性存儲(chǔ)器M2的第一和第二導(dǎo)電層P3b和P4b的第一襯底31的預(yù)定區(qū)域。通過使用光致抗蝕劑層PR2作為蝕刻掩模，順序的蝕刻構(gòu)成堆疊結(jié)構(gòu)(下文中稱為第六堆疊結(jié)構(gòu))的n型第一非易失性存儲(chǔ)器M2的第一襯底31，絕緣層32，STI層22以及第一ILD26a。
這樣，如圖39所示，在第六堆疊結(jié)構(gòu)中形成第三通孔H3和第四通孔H4，使得它們分別暴露第一和第二導(dǎo)電層P3b和P4b。之后，光致抗蝕劑層PR2被去除。
之后，如圖40所示，分別用第三導(dǎo)電插塞PL3和第四導(dǎo)電插塞PL4填充第三和第四通孔H3和H4。接著在n型第一非易失性存儲(chǔ)器M2的第一襯底31上形成第一至第四接觸墊CP1，CP2，CP3和CP4，其分別覆蓋第一至第四導(dǎo)電插塞PL1，PL2，PL3和PL4的整個(gè)表面。在這種情況下，第一至第四接觸墊CP1，CP2，CP3和CP4彼此分離。之后，進(jìn)行暴露第一和第二柵堆疊結(jié)構(gòu)G11和G22的工藝，更具體而言，是暴露第一和第二柵堆疊結(jié)構(gòu)G11和G22的控制柵20和24的工藝。
同時(shí)，如圖40所示，因?yàn)榈谝缓偷诙且资源鎯?chǔ)器M1和M2彼此結(jié)合，因此第二柵堆疊結(jié)構(gòu)G22設(shè)置在第一柵堆疊結(jié)構(gòu)G11上。因此，為了有助于暴露第一和第二柵堆疊結(jié)構(gòu)G11和G22的控制柵20和24的工藝，優(yōu)選將第二柵堆疊結(jié)構(gòu)G22形成為低于第一柵堆疊結(jié)構(gòu)G11的高度。
通過將第二柵堆疊結(jié)構(gòu)G22形成為低于第一柵堆疊結(jié)構(gòu)G11的高度，可以分開進(jìn)行暴露第一柵堆疊結(jié)構(gòu)G11的控制柵20的工藝(下文中稱為第一工藝)以及暴露第二柵堆疊結(jié)構(gòu)G22的控制柵24的工藝(下文中稱為第二工藝)。這樣，就可以防止第一工藝對(duì)于第二柵堆疊結(jié)構(gòu)G22的影響。例如，能夠防止由于第一工藝而暴露第二柵堆疊結(jié)構(gòu)G22。類似的，也能夠防止第二工藝對(duì)于第一柵堆疊結(jié)構(gòu)G11的影響。
雖然圖40中沒有示出，但是作為第一工藝的結(jié)果，在一堆疊結(jié)構(gòu)(下文中稱為第七堆疊結(jié)構(gòu))中形成了第一柵通孔，其中該堆疊結(jié)構(gòu)包括n型第一非易失性存儲(chǔ)器M2的第一襯底31，絕緣層32，STI層22以及第一和第二ILD 26a和26b，以及p型第一非易失性存儲(chǔ)器M1的第一和第二ILD16a和16b。并且，作為第二工藝的結(jié)果，在第六堆疊結(jié)構(gòu)中形成了第二柵通孔。在形成第一和第二柵通孔之后，它們被導(dǎo)電插塞填充。接著，在第一襯底31上形成第一柵接觸墊GP1和第二柵接觸墊GP2，使得它們覆蓋填充在第一和第二柵通孔中的導(dǎo)電插塞。該第一和第二柵接觸墊GP1和GP2彼此分離。但是，在使用如圖40所示的存儲(chǔ)器件時(shí)，如果需要的話，用戶可以將第一和第二柵接觸墊GP1和GP2整體連接。
同時(shí)，在將p型第一非易失性存儲(chǔ)器M1和n型第一非易失性存儲(chǔ)器M2結(jié)合之前，可以將n型第一非易失性存儲(chǔ)器M2的第一襯底31去除或使其變薄。在形成第一和第二柵堆疊結(jié)構(gòu)G11和G22之后，可以不形成第一和第二接觸孔h1和h2以及第一和第二導(dǎo)電插塞P1a和P1a，而只形成第一和第二導(dǎo)電層P1b和P2b。類似的，可以按照相同的方式形成第一非易失性存儲(chǔ)器M2的第一和第二導(dǎo)電層P3b和P4b。
并且，可以使用單一半導(dǎo)體襯底(single semiconductor substrate)例如n型硅襯底來代替第一非易失性存儲(chǔ)器M1的第一襯底10和絕緣層11。在這種情況下，在n型硅襯底中形成STI層12以及第一和第二雜質(zhì)區(qū)10s和10d。可以用單一半導(dǎo)體襯底例如p型<100>硅襯底來代替第二非易失性存儲(chǔ)器M2的第一襯底31和絕緣層32。在這種情況下，在p型硅襯底中形成STI層22以及第一和第二雜質(zhì)區(qū)30s和30d。
當(dāng)使用p型硅襯底來代替第二非易失性存儲(chǔ)器M2中的第一襯底31和絕緣層32時(shí)，在第一和第二非易失性存儲(chǔ)器M1和M2被結(jié)合之前，應(yīng)該使第一襯底31變薄。
為了使第一襯底31更薄，當(dāng)制備p型單一硅襯底(single siliconsubstrate)時(shí)，在p型單一硅襯底中形成預(yù)定厚度的雜質(zhì)層。在這種情況下，在p型單一硅襯底中的雜質(zhì)層之上形成STI層22以及第一和第二雜質(zhì)區(qū)30d和30s。在結(jié)合工藝之前，p型單一硅襯底在形成雜質(zhì)層的位置分開。該雜質(zhì)層可以為H層或He和B的混合層，其可以通過將雜質(zhì)離子注入到p型單一硅襯底中形成。
根據(jù)本發(fā)明的非易失性存儲(chǔ)器件及其制造方法能夠應(yīng)用于CMOSFET，并且圖41示出了應(yīng)用了本發(fā)明的CMOSFET的一個(gè)實(shí)例。圖41中所示的CMOSFET被設(shè)置在SOI襯底上，但是也可以被設(shè)置在單一硅襯底上。參看圖41，本發(fā)明的CMOSFET包括P-MOSFET PM1和N-MOSFET NM1，它們被順序的堆疊。該P(yáng)-MOSFET PM1和N-MOSFET NM1彼此結(jié)合使得柵電極208和211相互接觸。
P-MOSFET PM1包括設(shè)置在第一襯底200上的絕緣層202。半導(dǎo)體層204設(shè)置在絕緣層202上。半導(dǎo)體層204包括STI層204a以及設(shè)置在STI層204a之間的第一雜質(zhì)區(qū)204s，第二雜質(zhì)區(qū)204d和溝道區(qū)204c。溝道區(qū)204c被設(shè)置在第一和第二雜質(zhì)區(qū)204s和204d之間。第一和第二雜質(zhì)區(qū)204s和204d之一為源極區(qū)，另一個(gè)為漏極區(qū)。該第一和第二雜質(zhì)區(qū)204s和204d摻雜有具有預(yù)定濃度的p型導(dǎo)電雜質(zhì)。柵絕緣層206和柵電極208被順序的堆疊在溝道區(qū)204c上。該柵電極208可以為單層或多層。第一接觸墊層212a和第二接觸墊層212b分別被設(shè)置在第一和第二雜質(zhì)區(qū)204s和204d上。該第一和第二接觸墊層212a和212b在半導(dǎo)體層204上方延伸。
如圖41中所示，第一和第二接觸墊層212a和212b在相鄰STI層204a上延伸，但是它們中的任何一個(gè)可以在除了STI層204a以外的其他構(gòu)件上延伸。也就是說，第一和第二接觸墊層212a和212b之間的角度優(yōu)選為180度，但是也可以大于或小于180度。第一和第二接觸墊層212a和212b以及柵電極208和柵絕緣層206的側(cè)面被第一ILD 213覆蓋。柵電極208和第一ILD 213的頂表面形成了平坦表面。
N-MOSFET NM1被翻轉(zhuǎn)并結(jié)合到第一ILD 213上。但是，為了方便起見，下面將在假設(shè)N-MOSFET NM1沒有被翻轉(zhuǎn)的前提下進(jìn)行說明。
參看圖41，N-MOSFET PM1包括設(shè)置在第二襯底220上的絕緣層218。半導(dǎo)體層216設(shè)置在絕緣層218上并包括STI層216a，第一雜質(zhì)區(qū)216s和第二雜質(zhì)區(qū)216d以及溝道區(qū)216c，其中該第一和第二雜質(zhì)區(qū)216s和216d摻雜有具有預(yù)定濃度的n型導(dǎo)電雜質(zhì)。第一和第二雜質(zhì)區(qū)216s和216d設(shè)置在STI層216a之間，并且溝道區(qū)216c設(shè)置在第一和第二雜質(zhì)區(qū)216s和216d之間。柵絕緣層210和柵電極211被順序的堆疊在溝道區(qū)216c上。第一接觸墊層214a和第二接觸墊層214b分別被設(shè)置在第一和第二雜質(zhì)區(qū)216s和216d上。該第一和第二接觸墊層214a和214b在相鄰的STI層216a上方延伸。對(duì)于P-MOSFET PM1的第一和第二接觸墊層212a和212b的說明能夠類似應(yīng)用于N-MOSFET NM1的第一和第二接觸墊層214a和214b。如果P-MOSFET PM1的第一和第二接觸墊層212a和212b以及N-MOSFETNM1的第一和第二接觸墊層214a和214b設(shè)置在如圖41所示相同的垂直面上，則STI層216a上方第一和第二接觸墊層214a和214b的延伸長度可以小于STI層204a上方第一和第二接觸墊層212a和212b的延伸長度。在N-MOSFET NM1中，第一和第二接觸墊層214a和214b以及柵絕緣層210和柵電極211的側(cè)面被第二ILD 215覆蓋。柵電極211和第二ILD 215的頂表面形成了平坦表面。由柵電極211和第二ILD 215形成的平坦表面結(jié)合到由P-MOSFET PM1的柵電極208和第一ILD 213形成的平坦表面。柵電極211的頂表面結(jié)合到柵電極208的頂表面。在一堆疊結(jié)構(gòu)中形成第一通孔H10和第二通孔H11，其中該堆疊結(jié)構(gòu)包括N-MOSFET NM1的第二襯底220，絕緣層218，STI層216a和第二ILD 215，以及P-MOSFET PM1的第一ILD 213。第一和第二通孔H10和H11分別暴露第一和第二接觸墊層212a和212b，并分別由第一導(dǎo)電插塞P10和第二導(dǎo)電插塞P11填充。在一堆疊結(jié)構(gòu)中形成第三通孔H12和第四通孔H13，其中該堆疊結(jié)構(gòu)包括N-MOSFETNM1的第二襯底220，絕緣層218，STI層216a和第二ILD 215。該第三和第四通孔H12和H13分別暴露第一和第二接觸墊層214a和214b，并分別由第三導(dǎo)電插塞P12和第四導(dǎo)電插塞P13填充。
假設(shè)其上形成有絕緣層218的第二襯底220的表面被稱為第一表面，并且與第一表面相對(duì)的、即其上沒有形成絕緣層的第二襯底220的表面被稱為第二表面，則第一接觸墊C10被設(shè)置在第二襯底220的第二表面上使得其覆蓋了第一導(dǎo)電插塞P10的整個(gè)表面。并且，第二接觸墊C11被設(shè)置在第二表面上使得其覆蓋了第二和第四導(dǎo)電插塞P11和P13的整個(gè)表面。并且，第三接觸墊C12被設(shè)置在第二表面上使得其覆蓋了第三導(dǎo)電插塞P12的整個(gè)表面。
同時(shí)，可以用n型單一硅襯底代替P-MOSFET PM1的第一襯底200和絕緣層202。在這種情況下，STI層204a以及第一和第二雜質(zhì)區(qū)204s和204d被設(shè)置在n型單一硅襯底上。類似的，可以用p型單一硅襯底代替N-MOSFETNM1的第二襯底220和絕緣層218，并且STI層216a以及第一和第二雜質(zhì)區(qū)216s和216d可以被設(shè)置在p型單一硅襯底上。
在圖41中所示的CMOSFET中，可以以任意的順序堆疊N-MOSFETNM1和P-MOSFET PM1。因此，P-MOSFET PM1可以被堆疊在N-MOSFETNM1上。
通過垂直的堆疊N-MOSFET NM1和P-MOSFET PM1，能夠降低存儲(chǔ)器件中CMOSFET所占據(jù)的面積。并且，在本發(fā)明中，N-MOSFET NM1和P-MOSFET PM1形成在不同的襯底上，然后將襯底彼此結(jié)合，由此完成CMOSFET。在該過程中，與N-MOSFET和P-MOSFET形成在一個(gè)平面的不同位置相比，能夠縮短制造過程。
并且，如果CMOSFET包括如圖41所示被垂直堆疊的N-MOSFETNM1和P-MOSFET PM1，則CMOSFET和具有預(yù)定功能的其他半導(dǎo)體元件例如CPU、存儲(chǔ)器、數(shù)字和模擬塊等可以被垂直的堆疊。圖42示出了這種半導(dǎo)體器件的一個(gè)實(shí)例，其中該半導(dǎo)體器件包括順序堆疊的圖41所示的CMOSFET和其他半導(dǎo)體元件。
參看圖42，半導(dǎo)體器件包括CMOSFET 350，其與圖41所示的CMOSFET相同。在CMOSFET 350之下，輸入/輸出(I/O)和控制塊400，射頻(RF)專用集成電路(ASIC)塊410以及模擬ASIC塊420被順序的堆疊。在模擬ASIC 420之上，CPU 430，高速緩沖存儲(chǔ)器440，主存儲(chǔ)器450以及數(shù)字信號(hào)處理芯片460被順序的堆疊。
如上所述，本發(fā)明的非易失性CMOS存儲(chǔ)器件包括p型非易失性存儲(chǔ)器和n型非易失性存儲(chǔ)器，它們被三維的堆疊。為了形成該非易失性CMOS存儲(chǔ)器件，p和n型非易失性存儲(chǔ)器被形成在分開的襯底上，然后將所述襯底彼此結(jié)合。
因此，能夠改進(jìn)該存儲(chǔ)器件的遷移率，在單一襯底上形成兩個(gè)非易失性存儲(chǔ)器所需的阱工藝能夠被省略從而簡化整個(gè)工藝，并且與將兩個(gè)非易失性存儲(chǔ)器設(shè)置在不同的位置相比，能夠增加該存儲(chǔ)器件的集成密度。
并且，由于單位存儲(chǔ)器單元為包括非易失性PMOS和NMOS存儲(chǔ)器的CMOS存儲(chǔ)器，因此在每個(gè)單元中可以存儲(chǔ)至少兩位，并且一個(gè)芯片可以由CMOS存儲(chǔ)器和CMOS邏輯構(gòu)成。
并且，基于使用非易失性PMOS和NMOS存儲(chǔ)器之間的互補(bǔ)作用的輸出電壓檢測(cè)方法來讀取數(shù)據(jù)，從而能夠克服位按比例擴(kuò)大的限制。
并且，在非易失性PMOS和NMOS存儲(chǔ)器中任何一個(gè)的數(shù)據(jù)狀態(tài)被讀出之后，能夠使用表示它們之間互補(bǔ)關(guān)系的曲線來讀出另一個(gè)的數(shù)據(jù)狀態(tài)。這樣，就能夠縮短讀操作。
此外，不是以塊為單位而是以單元為單位進(jìn)行寫和擦除操作，因此改進(jìn)了操作速度并降低了功耗。
盡管已經(jīng)參照其優(yōu)選實(shí)施例對(duì)本發(fā)明進(jìn)行了具體表示和描述，但應(yīng)理解的是，本發(fā)明的范圍不限于僅僅是示例性的對(duì)于本發(fā)明的以上詳細(xì)描述，而是由所附權(quán)利要求中公開的主題所限定。例如，本領(lǐng)域普通技術(shù)人員可以使用附加的結(jié)合部件將第一和第二非易失性存儲(chǔ)器結(jié)合。并且，數(shù)據(jù)存儲(chǔ)層可以由多層形成。此外，可以使用倒裝芯片鍵合法將P和N型非易失性存儲(chǔ)器或P-MOSFET和N-MOSFET彼此結(jié)合。
權(quán)利要求
1.一種非易失性存儲(chǔ)器件，其包括第一非易失性存儲(chǔ)器和第二非易失性存儲(chǔ)器，所述第一非易失性存儲(chǔ)器和第二非易失性存儲(chǔ)器被順序地堆疊并具有彼此互補(bǔ)的關(guān)系，其中所述第二非易失性存儲(chǔ)器被翻轉(zhuǎn)。
2.根據(jù)權(quán)利要求1的器件，還包括設(shè)置在所述第一和第二非易失性存儲(chǔ)器之間的結(jié)合部件。
3.根據(jù)權(quán)利要求1的器件，其中所述第一非易失性存儲(chǔ)器包括第一襯底，所述第一襯底包括第一隔離層、設(shè)置在所述第一隔離層之間的p型第一雜質(zhì)區(qū)和p型第二雜質(zhì)區(qū)以及設(shè)置在所述p型第一和第二雜質(zhì)區(qū)之間的第一溝道區(qū)；以及設(shè)置在所述第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)，其中所述第一柵堆疊結(jié)構(gòu)包括順序堆疊的第一絕緣層，第一數(shù)據(jù)存儲(chǔ)層，第二絕緣層以及第一控制柵。
4.根據(jù)權(quán)利要求1的器件，其中所述第二非易失性存儲(chǔ)器包括襯底，該襯底包括隔離層，設(shè)置在所述隔離層之間的n型第一雜質(zhì)區(qū)和n型第二雜質(zhì)區(qū)，以及設(shè)置在所述n型第一和第二雜質(zhì)區(qū)之間的溝道區(qū)；以及設(shè)置在所述溝道區(qū)上的柵堆疊結(jié)構(gòu)，其中所述柵堆疊結(jié)構(gòu)包括順序堆疊的第一絕緣層，數(shù)據(jù)存儲(chǔ)層，第二絕緣層以及控制柵。
5.根據(jù)權(quán)利要求4的器件，還包括分別設(shè)置在所述n型第一和第二雜質(zhì)區(qū)上并分別延伸到所述n型第一和第二雜質(zhì)區(qū)外部的第一接觸墊層和第二接觸墊層。
6.根據(jù)權(quán)利要求3的器件，其中所述第二非易失性存儲(chǔ)器包括第二襯底，該第二襯底包括第二隔離層，設(shè)置在所述第二隔離層之間的n型第一雜質(zhì)區(qū)和n型第二雜質(zhì)區(qū)，以及設(shè)置在所述n型第一和第二雜質(zhì)區(qū)之間的第二溝道區(qū)；以及設(shè)置在所述n型第一和第二雜質(zhì)區(qū)之間的第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)，其中所述第二柵堆疊結(jié)構(gòu)包括順序堆疊的第三絕緣層，第二數(shù)據(jù)存儲(chǔ)層，第四絕緣層以及第二控制柵。
7.根據(jù)權(quán)利要求6的器件，其中所述p型第二雜質(zhì)區(qū)和所述n型第二雜質(zhì)區(qū)彼此相連。
8.根據(jù)權(quán)利要求3的器件，還包括分別設(shè)置在所述p型第一和第二雜質(zhì)區(qū)上并延伸到所述p型第一和第二雜質(zhì)區(qū)外部的第一接觸墊層和第二接觸墊層。
9.根據(jù)權(quán)利要求6的器件，還包括分別設(shè)置在所述p型第一和第二雜質(zhì)區(qū)上并延伸到所述p型第一和第二雜質(zhì)區(qū)外部的第一接觸墊層和第二接觸墊層；以及覆蓋所述第一和第二接觸墊層以及所述第一柵堆疊結(jié)構(gòu)的第一層間電介質(zhì)。
10.根據(jù)權(quán)利要求9的器件，還包括分別設(shè)置在所述n型第一和第二雜質(zhì)區(qū)上并延伸到所述n型第一和第二雜質(zhì)區(qū)外部的第三接觸墊層和第四接觸墊層；以及覆蓋所述第三和第四接觸墊層以及所述第二柵堆疊結(jié)構(gòu)并且結(jié)合到所述第一層間電介質(zhì)的第二層間電介質(zhì)。
11.根據(jù)權(quán)利要求10的器件，其中所述第三和第四接觸墊層的延伸長度比所述第一和第二接觸墊層的延伸長度短。
12.根據(jù)權(quán)利要求3的器件，其中所述第一襯底為SOI襯底或硅襯底。
13.根據(jù)權(quán)利要求3的器件，其中所述第一數(shù)據(jù)存儲(chǔ)層為氮化硅層、納米點(diǎn)層和高k層中的一種。
14.根據(jù)權(quán)利要求4的器件，其中所述數(shù)據(jù)存儲(chǔ)層為氮化硅層、納米點(diǎn)層和高k層中的一種。
15.根據(jù)權(quán)利要求10的器件，還包括設(shè)置在一堆疊結(jié)構(gòu)中并分別與所述第一和第二接觸墊層相連的第一導(dǎo)電插塞和第二導(dǎo)電插塞，所述堆疊結(jié)構(gòu)包括所述第二襯底、所述第二隔離層、所述第二層間電介質(zhì)和所述第一層間電介質(zhì)；設(shè)置在一堆疊結(jié)構(gòu)中并分別與所述第三和第四接觸墊層相連的第三導(dǎo)電插塞和第四導(dǎo)電插塞，所述堆疊結(jié)構(gòu)包括所述第二襯底、所述第二隔離層；設(shè)置在一堆疊結(jié)構(gòu)中并與所述第一柵堆疊結(jié)構(gòu)相連的第一柵導(dǎo)電插塞，所述堆疊結(jié)構(gòu)包括所述第二襯底、所述第二隔離層、所述第二層間電介質(zhì)和所述第一層間電介質(zhì)；設(shè)置在所述第二襯底中并與所述第二柵堆疊結(jié)構(gòu)相連的第二柵導(dǎo)電插塞；分別設(shè)置在所述第二襯底的所述第一至第四導(dǎo)電插塞周圍并分別覆蓋所述第一至第四導(dǎo)電插塞的整個(gè)表面的第一至第四接觸墊；以及分別設(shè)置在所述第一和第二柵導(dǎo)電插塞周圍并分別覆蓋所述第一和第二柵導(dǎo)電插塞的整個(gè)表面的第一柵接觸墊和第二柵接觸墊。
16.根據(jù)權(quán)利要求9的器件，其中所述第一層間電介質(zhì)設(shè)置為使得所述第一柵堆疊結(jié)構(gòu)的頂表面被暴露出來。
17.根據(jù)權(quán)利要求10的器件，其中所述第二層間電介質(zhì)設(shè)置為使得所述第二柵堆疊結(jié)構(gòu)的頂表面被暴露出來。
18.根據(jù)權(quán)利要求17的器件，其中所述第一層間電介質(zhì)設(shè)置為使得所述第一柵堆疊結(jié)構(gòu)的頂表面被暴露出來。
19.根據(jù)權(quán)利要求9的器件，其中所述第一和第二接觸墊層延伸到所述第一隔離層上或其上方。
20.根據(jù)權(quán)利要求10的器件，其中所述第三和第四接觸墊層延伸到所述第二隔離層上或其上方。
21.根據(jù)權(quán)利要求9的器件，還包括覆蓋所述第二柵堆疊結(jié)構(gòu)并結(jié)合到所述第一層間電介質(zhì)的第二層間電介質(zhì)。
22.根據(jù)權(quán)利要求21的器件，還包括設(shè)置在一堆疊結(jié)構(gòu)中并分別與所述第一和第二接觸墊層相連的第一導(dǎo)電插塞和第二導(dǎo)電插塞，所述堆疊結(jié)構(gòu)包括所述第二襯底，所述第二隔離層，所述第二層間電介質(zhì)以及所述第一層間電介質(zhì)；設(shè)置在所述第二襯底中并分別與所述n型第一和第二雜質(zhì)區(qū)相連的第三導(dǎo)電插塞和第四導(dǎo)電插塞；設(shè)置在一堆疊結(jié)構(gòu)中并與所述第一柵堆疊結(jié)構(gòu)相連的第一柵導(dǎo)電插塞，所述堆疊結(jié)構(gòu)包括所述第二襯底，所述第二隔離層，所述第二層間電介質(zhì)以及所述第一層間電介質(zhì)；設(shè)置在所述第二襯底中并與所述第二柵堆疊結(jié)構(gòu)相連的第二柵導(dǎo)電插塞；分別設(shè)置在所述第二襯底的所述第一至第四導(dǎo)電插塞周圍并分別覆蓋所述第一至第四導(dǎo)電插塞的整個(gè)表面的第一至第四接觸墊；以及分別設(shè)置在所述第一和第二柵導(dǎo)電插塞周圍并分別覆蓋所述第一和第二柵導(dǎo)電插塞的整個(gè)表面的第一柵接觸墊和第二柵接觸墊。
23.根據(jù)權(quán)利要求4的器件，其中所述襯底為SOI襯底或硅襯底。
24.一種非易失性存儲(chǔ)器件的操作方法，所述非易失性存儲(chǔ)器件包括第一非易失性存儲(chǔ)器，該第一非易失性存儲(chǔ)器包括具有p型第一雜質(zhì)區(qū)、p型第二雜質(zhì)區(qū)和第一溝道區(qū)的第一襯底以及設(shè)置在所述第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)；以及，第二非易失性存儲(chǔ)器，該第二非易失性存儲(chǔ)器包括具有n型第一雜質(zhì)區(qū)、n型第二雜質(zhì)區(qū)和第二溝道區(qū)的第二襯底以及設(shè)置在所述第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)，所述第一和第二非易失性存儲(chǔ)器具有互補(bǔ)關(guān)系并被順序的堆疊，所述方法包括讀取寫入在所述第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)；以及將已讀取的數(shù)據(jù)(下文中稱為第一數(shù)據(jù))和將要被寫入的數(shù)據(jù)(下文中稱為第二數(shù)據(jù))進(jìn)行比較。
25.根據(jù)權(quán)利要求24的方法，其中當(dāng)比較結(jié)果為所述第一數(shù)據(jù)與所述第二數(shù)據(jù)相同時(shí)，所述寫入在所述第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)保持被存儲(chǔ)。
26.根據(jù)權(quán)利要求24的方法，當(dāng)比較結(jié)果為所述第一數(shù)據(jù)與所述第二數(shù)據(jù)完全不同時(shí)，進(jìn)一步包括在所述p型第一和第二雜質(zhì)區(qū)之間施加電壓，從而在其間產(chǎn)生電勢(shì)差；將第一寫電壓施加到所述第一柵堆疊結(jié)構(gòu)；在所述n型第一和第二雜質(zhì)區(qū)之間施加電壓，從而在其間產(chǎn)生電勢(shì)差；以及將第二寫電壓施加到所述第二柵堆疊結(jié)構(gòu)。
27.根據(jù)權(quán)利要求24的方法，其中當(dāng)比較結(jié)果為所述第一數(shù)據(jù)與所述第二數(shù)據(jù)部分地不同時(shí)，寫入在所述第一和第二非易失性存儲(chǔ)器之一中的數(shù)據(jù)保持被存儲(chǔ)，并且寫入在所述第一和第二非易失性存儲(chǔ)器中的另一個(gè)中的數(shù)據(jù)被改變。
28.根據(jù)權(quán)利要求27的方法，其中通過將0V施加到所述n型第一和第二雜質(zhì)區(qū)以及所述第二柵堆疊結(jié)構(gòu)而使寫入在所述第二非易失性存儲(chǔ)器中的數(shù)據(jù)保持被存儲(chǔ)。
29.根據(jù)權(quán)利要求27的方法，其中通過在所述n型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差并將寫電壓施加到所述第二柵堆疊結(jié)構(gòu)，數(shù)據(jù)被寫入在所述第二非易失性存儲(chǔ)器中。
30.一種非易失性存儲(chǔ)器件的擦除方法，所述非易失性存儲(chǔ)器件包括第一非易失性存儲(chǔ)器，該第一非易失性存儲(chǔ)器包括具有p型第一雜質(zhì)區(qū)、p型第二雜質(zhì)區(qū)和第一溝道區(qū)的第一襯底以及設(shè)置在所述第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)；以及，第二非易失性存儲(chǔ)器，該第二非易失性存儲(chǔ)器包括具有n型第一雜質(zhì)區(qū)、n型第二雜質(zhì)區(qū)和第二溝道區(qū)的第二襯底以及設(shè)置在所述第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)，所述第一和第二非易失性存儲(chǔ)器具有互補(bǔ)關(guān)系并被順序的堆疊，所述方法包括在所述n型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差；以及通過將擦除電壓施加到所述第二堆疊結(jié)構(gòu)來擦除寫入在所述第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
31.根據(jù)權(quán)利要求30的方法，還包括在所述p型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差；以及通過將擦除電壓施加到所述第一柵堆疊結(jié)構(gòu)來擦除寫入在所述第一非易失性存儲(chǔ)器中的數(shù)據(jù)。
32.根據(jù)權(quán)利要求30的方法，在擦除所述數(shù)據(jù)之前，讀取并確認(rèn)寫入在所述第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
33.根據(jù)權(quán)利要求31的方法，在擦除所述寫入在所述第一非易失性存儲(chǔ)器中的數(shù)據(jù)之前，讀取并確認(rèn)寫入在所述第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
34.一種非易失性存儲(chǔ)器件的擦除方法，所述非易失性存儲(chǔ)器件包括第一非易失性存儲(chǔ)器，該第一非易失性存儲(chǔ)器包括具有p型第一雜質(zhì)區(qū)、p型第二雜質(zhì)區(qū)和第一溝道區(qū)的第一襯底以及設(shè)置在所述第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)；以及，第二非易失性存儲(chǔ)器，該第二非易失性存儲(chǔ)器包括具有n型第一雜質(zhì)區(qū)、n型第二雜質(zhì)區(qū)和第二溝道區(qū)的第二襯底以及設(shè)置在所述第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)，所述第一和第二非易失性存儲(chǔ)器具有互補(bǔ)關(guān)系并被順序的堆疊，所述方法包括在所述p型第一和第二雜質(zhì)區(qū)之間施加電壓從而在其間產(chǎn)生電勢(shì)差；以及通過將擦除電壓施加到所述第一柵堆疊結(jié)構(gòu)來擦除寫入在所述第一非易失性存儲(chǔ)器中的數(shù)據(jù)。
35.根據(jù)權(quán)利要求34的方法，在擦除所述數(shù)據(jù)之前，讀取并確認(rèn)寫入在所述第一和第二非易失性存儲(chǔ)器中的數(shù)據(jù)。
36.一種非易失性存儲(chǔ)器件的讀取方法，所述非易失性存儲(chǔ)器件包括第一非易失性存儲(chǔ)器，該第一非易失性存儲(chǔ)器包括具有p型第一雜質(zhì)區(qū)、p型第二雜質(zhì)區(qū)和第一溝道區(qū)的第一襯底以及設(shè)置在所述第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)；以及，第二非易失性存儲(chǔ)器，該第二非易失性存儲(chǔ)器包括具有n型第一雜質(zhì)區(qū)、n型第二雜質(zhì)區(qū)和第二溝道區(qū)的第二襯底以及設(shè)置在所述第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)，所述第一和第二非易失性存儲(chǔ)器具有互補(bǔ)關(guān)系并被順序的堆疊，所述n型第二雜質(zhì)區(qū)和所述p型第二雜質(zhì)區(qū)彼此相連，所述方法包括將電壓施加到所述第一和第二柵堆疊結(jié)構(gòu)并緩慢降低該電壓，直至從所述非易失性存儲(chǔ)器件檢測(cè)到輸出電壓；當(dāng)從所述非易失性存儲(chǔ)器件檢測(cè)到第一輸出電壓時(shí)，通過感知施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓來讀取寫入在所述第一非易失性存儲(chǔ)器中的第一數(shù)據(jù)；在從所述非易失性存儲(chǔ)器件檢測(cè)到所述第一輸出電壓的同時(shí)切斷施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓；基于表示所述第一和第二非易失性存儲(chǔ)器的輸入電壓-輸出電壓特性的互補(bǔ)特性曲線，一旦所述電壓被切斷之后而將能夠讀取寫入在所述第二非易失性存儲(chǔ)器中的數(shù)據(jù)的電壓施加到所述第一和第二柵堆疊結(jié)構(gòu)時(shí)，測(cè)量所述非易失性存儲(chǔ)器件的第二輸出電壓；通過將檢測(cè)到所述第一輸出電壓時(shí)施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓與所述第二輸出電壓進(jìn)行比較，來讀取寫入在所述第二非易失性存儲(chǔ)器中的第二數(shù)據(jù)；以及組合并輸出所述第一和第二數(shù)據(jù)。
37.根據(jù)權(quán)利要求36的方法，其中讀取寫入在所述第一非易失性存儲(chǔ)器中的所述第一數(shù)據(jù)包括在電壓被施加到所述第一和第二柵堆疊結(jié)構(gòu)時(shí)，將從所述非易失性存儲(chǔ)器件輸出的電壓與第一參考電壓進(jìn)行比較；在所述從非易失性存儲(chǔ)器件輸出的電壓變成所述第一輸出電壓的時(shí)刻，將施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓與第二參考電壓進(jìn)行比較；以及在所述從非易失性存儲(chǔ)器件輸出的電壓變成所述第一輸出電壓的時(shí)刻所述施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓高于所述第二參考電壓時(shí)，輸出對(duì)應(yīng)于寫入在所述第一非易失性存儲(chǔ)器中的數(shù)據(jù)的位數(shù)據(jù)。
38.根據(jù)權(quán)利要求36的方法，其中使用與所述第一和第二非易失性存儲(chǔ)器的輸出端相連的電壓比較電路來測(cè)量所述第二輸出電壓。
39.根據(jù)權(quán)利要求36的方法，其中測(cè)量所述非易失性存儲(chǔ)器件的所述第二輸出電壓包括一旦切斷電壓之后就將0V電壓施加到所述第一和第二柵堆疊結(jié)構(gòu)。
40.根據(jù)權(quán)利要求39的方法，其中從晶體管來施加所述0V電壓，所述晶體管在所述電壓被切斷的同時(shí)導(dǎo)通并具有一個(gè)接地的端子和連接在電源與所述非易失性存儲(chǔ)器件的第一和第二柵堆疊結(jié)構(gòu)之間的另一端子。
41.根據(jù)權(quán)利要求36的方法，還包括在讀取寫入在所述非易失性存儲(chǔ)器件中的數(shù)據(jù)之后，部分或全部地改變所讀取的數(shù)據(jù)。
42.根據(jù)權(quán)利要求36的方法，其中在所述第一和第二非易失性存儲(chǔ)器中的每一個(gè)中寫入至少1位數(shù)據(jù)。
43.一種非易失性存儲(chǔ)器件的讀取方法，所述非易失性存儲(chǔ)器件包括第一非易失性存儲(chǔ)器，該第一非易失性存儲(chǔ)器包括具有p型第一雜質(zhì)區(qū)、p型第二雜質(zhì)區(qū)和第一溝道區(qū)的第一襯底以及設(shè)置在所述第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)；以及，第二非易失性存儲(chǔ)器，該第二非易失性存儲(chǔ)器包括具有n型第一雜質(zhì)區(qū)、n型第二雜質(zhì)區(qū)和第二溝道區(qū)的第二襯底以及設(shè)置在所述第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)，所述第一和第二非易失性存儲(chǔ)器具有互補(bǔ)關(guān)系并被順序的堆疊，所述n型第二雜質(zhì)區(qū)和所述p型第二雜質(zhì)區(qū)彼此相連，所述方法包括讀取寫入在所述第一非易失性存儲(chǔ)器中的第一數(shù)據(jù)；讀取寫入在所述第二非易失性存儲(chǔ)器中的第二數(shù)據(jù)；以及組合所述第一和第二數(shù)據(jù)并輸出至少2位數(shù)據(jù)。
44.根據(jù)權(quán)利要求43的方法，其中讀取寫入在所述第一非易失性存儲(chǔ)器中的第一數(shù)據(jù)包括將電壓施加到所述第一和第二柵堆疊結(jié)構(gòu)并降低該電壓，直至從所述非易失性存儲(chǔ)器件檢測(cè)到輸出電壓；檢測(cè)來自所述非易失性存儲(chǔ)器件的第一輸出電壓；在檢測(cè)到所述第一輸出電壓之后，切斷施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓；在檢測(cè)到所述第一輸出電壓的時(shí)刻，將施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓與參考電壓進(jìn)行比較；以及通過對(duì)比較結(jié)果進(jìn)行編碼來輸出位數(shù)據(jù)。
45.根據(jù)權(quán)利要求43的方法，其中讀取寫入在所述第二非易失性存儲(chǔ)器中的第二數(shù)據(jù)包括將電壓施加到所述第一和第二柵堆疊結(jié)構(gòu)并緩慢降低該電壓，直至從所述非易失性存儲(chǔ)器件檢測(cè)到輸出電壓；檢測(cè)來自所述非易失性存儲(chǔ)器件的第一輸出電壓；在檢測(cè)到所述第一輸出電壓之后，切斷被施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓；根據(jù)表示所述第一和第二非易失性存儲(chǔ)器的輸入電壓-輸出電壓特性的互補(bǔ)特性曲線，將能夠讀取寫入在所述第二非易失性存儲(chǔ)器中的數(shù)據(jù)的電壓施加到所述第一和第二柵堆疊結(jié)構(gòu)；當(dāng)所述能夠讀取寫入在所述第二非易失性存儲(chǔ)器中的數(shù)據(jù)的電壓被施加到所述第一和第二柵堆疊結(jié)構(gòu)時(shí)，測(cè)量所述非易失性存儲(chǔ)器件的第二輸出電壓；將所述第二輸出電壓與參考電壓進(jìn)行比較；以及通過對(duì)比較結(jié)果進(jìn)行編碼來輸出位數(shù)據(jù)。
46.根據(jù)權(quán)利要求45的方法，還包括一旦切斷施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓之后，就將0V電壓施加到所述第一和第二柵堆疊結(jié)構(gòu)。
47.根據(jù)權(quán)利要求46的方法，其中使用晶體管來施加所述0V電壓，所述晶體管在施加到所述第一和第二柵堆疊結(jié)構(gòu)的電壓被切斷的同時(shí)導(dǎo)通并具有一個(gè)接地的端子和連接在電源與所述非易失性存儲(chǔ)器件的第一和第二柵堆疊結(jié)構(gòu)之間的另一端子。
48.根據(jù)權(quán)利要求43的方法，還包括在讀取寫入在所述非易失性存儲(chǔ)器件中的數(shù)據(jù)之后，部分或全部地將所讀取的數(shù)據(jù)改變?yōu)槠渌麛?shù)據(jù)。
49.一種非易失性存儲(chǔ)器件的制造方法，所述方法包括在第一襯底上形成第一非易失性存儲(chǔ)器；在第二襯底上形成第二非易失性存儲(chǔ)器，所述第二非易失性存儲(chǔ)器具有與所述第一非易失性存儲(chǔ)器互補(bǔ)的關(guān)系；以及將所述第一和第二襯底結(jié)合從而使所述第一和第二非易失性存儲(chǔ)器彼此相對(duì)。
50.根據(jù)權(quán)利要求49的方法，其中形成所述第一非易失性存儲(chǔ)器包括在所述第一襯底的預(yù)定區(qū)域形成第一隔離層，在所述第一隔離層之間的第一襯底中形成彼此分開的p型第一和第二雜質(zhì)區(qū)，并在所述p型第一和第二雜質(zhì)區(qū)之間形成第一溝道區(qū)；在所述第一溝道區(qū)上形成第一柵堆疊結(jié)構(gòu)，所述第一柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；分別在所述p型第一和第二雜質(zhì)區(qū)上形成第一接觸墊層和第二接觸墊層；在所述第一襯底上形成第一層間電介質(zhì)，所述第一層間電介質(zhì)覆蓋所述第一柵堆疊結(jié)構(gòu)和所述第一和第二接觸墊層；以及平坦化所述第一層間電介質(zhì)的表面。
51.根據(jù)權(quán)利要求50的方法，其中形成所述第一柵堆疊結(jié)構(gòu)包括在所述第一襯底上順序的形成第一絕緣層，第一數(shù)據(jù)存儲(chǔ)層，第二絕緣層以及第一控制柵；在所述第一控制柵上形成光致抗蝕劑圖案，所述光致抗蝕劑圖案限定了所述第一溝道區(qū)；以及使用所述光致抗蝕劑圖案作為蝕刻掩模，順序的蝕刻所述第一控制柵，所述第二絕緣層，所述第一數(shù)據(jù)存儲(chǔ)層以及所述第一絕緣層。
52.根據(jù)權(quán)利要求50的方法，其中所述第一和第二接觸墊層形成為使得它們延伸到所述第一隔離層上或所述第一隔離層上方。
53.根據(jù)權(quán)利要求49的方法，其中所述第一襯底為n型硅襯底和SOI襯底之一。
54.根據(jù)權(quán)利要求49的方法，其中所述第二襯底為p型硅襯底和SOI襯底之一。
55.根據(jù)權(quán)利要求49的方法，其中形成所述第二非易失性存儲(chǔ)器包括在所述第二襯底上形成第二隔離層，在所述第二隔離層之間的第二襯底中形成n型第一和第二雜質(zhì)區(qū)，并在所述n型第一和第二雜質(zhì)區(qū)之間形成第二溝道區(qū)；在所述第二溝道區(qū)上形成第二柵堆疊結(jié)構(gòu)，所述第二柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；分別在所述n型第一和第二雜質(zhì)區(qū)上形成第三接觸墊層和第四接觸墊層；在所述第二襯底上形成第二層間電介質(zhì)，所述第二層間電介質(zhì)覆蓋所述第二柵堆疊結(jié)構(gòu)以及所述第三和第四接觸墊層；以及平坦化所述第二層間電介質(zhì)的表面。
56.根據(jù)權(quán)利要求50的方法，其中平坦化所述第一層間電介質(zhì)的表面，直至暴露出所述第一柵堆疊結(jié)構(gòu)。
57.根據(jù)權(quán)利要求55的方法，其中平坦化所述第二層間電介質(zhì)的表面，直至暴露出所述第二柵堆疊結(jié)構(gòu)。
58.根據(jù)權(quán)利要求50的方法，其中形成所述第二非易失性存儲(chǔ)器包括在所述第二襯底上形成第二隔離層，在所述第二隔離層之間的第二襯底中形成n型第一和第二雜質(zhì)區(qū)，并在所述n型第一和第二雜質(zhì)區(qū)之間形成第二溝道區(qū)；在所述第二溝道區(qū)上形成第二柵堆疊結(jié)構(gòu)，所述第二柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；分別在所述n型第一和第二雜質(zhì)區(qū)上形成第三接觸墊層和第四接觸墊層；在所述第二襯底上形成第二層間電介質(zhì)，所述第二層間電介質(zhì)覆蓋所述第二柵堆疊結(jié)構(gòu)以及所述第三和第四接觸墊層；以及平坦化所述第二層間電介質(zhì)的表面。
59.根據(jù)權(quán)利要求55的方法，其中形成所述第二柵堆疊結(jié)構(gòu)包括在所述第二襯底上順序形成第三絕緣層，第二數(shù)據(jù)存儲(chǔ)層，第四絕緣層以及第二控制柵；在所述第二控制柵上形成光致抗蝕劑圖案，所述光致抗蝕劑圖案限定了所述第二溝道區(qū)；以及使用所述光致抗蝕劑圖案作為蝕刻掩模，順序地蝕刻所述第二控制柵，所述第三絕緣層，所述第二數(shù)據(jù)存儲(chǔ)層以及所述第四絕緣層。
60.根據(jù)權(quán)利要求55的方法，其中所述第三和第四接觸墊層形成為使得它們延伸到所述第二隔離層上或者所述第二隔離層上方。
61.根據(jù)權(quán)利要求49的方法，其中形成所述第二非易失性存儲(chǔ)器包括在所述第二襯底上形成第二隔離層，在所述第二隔離層之間的第二襯底中形成n型第一和第二雜質(zhì)區(qū)，并在所述n型第一和第二雜質(zhì)區(qū)之間形成第二溝道區(qū)；在所述第二溝道區(qū)上形成第二柵堆疊結(jié)構(gòu)，所述第二柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；在所述第二襯底上形成第二層間電介質(zhì)，所述第二層間電介質(zhì)覆蓋所述第二柵堆疊結(jié)構(gòu)；以及平坦化所述第二層間電介質(zhì)的表面。
62.根據(jù)權(quán)利要求50的方法，其中形成所述第二非易失性存儲(chǔ)器包括在所述第二襯底上形成第二隔離層，在所述第二隔離層之間的第二襯底中形成n型第一和第二雜質(zhì)區(qū)，并在所述n型第一和第二雜質(zhì)區(qū)之間形成第二溝道區(qū)；在所述第二溝道區(qū)上形成第二柵堆疊結(jié)構(gòu)，所述第二柵堆疊結(jié)構(gòu)包括至少一個(gè)數(shù)據(jù)存儲(chǔ)層；在所述第二襯底上形成第二層間電介質(zhì)，所述第二層間電介質(zhì)覆蓋所述第二柵堆疊結(jié)構(gòu)；以及平坦化所述第二層間電介質(zhì)的表面。
63.根據(jù)權(quán)利要求58的方法，在將所述第一和第二襯底結(jié)合之后，還包括在包括所述第二襯底、所述第二隔離層、所述第二層間電介質(zhì)以及所述第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一通孔和第二通孔，所述第一和第二通孔分別暴露所述第一和第二接觸墊層；分別用第一導(dǎo)電插塞和第二導(dǎo)電插塞填充所述第一和第二通孔；在包括所述第二襯底、所述第二隔離層以及所述第二層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第三通孔和第四通孔，所述第三和第四通孔分別暴露所述第三和第四接觸墊層；分別用第三導(dǎo)電插塞和第四導(dǎo)電插塞填充所述第三和第四通孔；在包括所述第二通孔、所述第二隔離層、所述第二層間電介質(zhì)以及所述第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一柵通孔，所述第一柵通孔暴露所述第一柵堆疊結(jié)構(gòu)；用第一柵導(dǎo)電插塞填充所述第一柵通孔；在所述第二襯底中形成第二柵通孔，所述第二柵通孔暴露所述第二柵堆疊結(jié)構(gòu)；用第二柵導(dǎo)電插塞填充所述第二柵通孔；以及分別在所述第一和第二柵通孔周圍形成第一柵墊和第二柵墊，以分別覆蓋所述第一和第二柵導(dǎo)電插塞的整個(gè)表面，同時(shí)分別在所述第一至第四通孔周圍形成第一至第四接觸墊，以分別覆蓋所述第一至第四導(dǎo)電插塞的整個(gè)表面。
64.根據(jù)權(quán)利要求58的方法，在將所述第一和第二襯底結(jié)合之后，還包括在包括所述第二襯底、所述第二隔離層、所述第二層間電介質(zhì)以及所述第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一通孔和第二通孔，所述第一和第二通孔分別暴露所述第一和第二接觸墊層；分別用第一導(dǎo)電插塞和第二導(dǎo)電插塞填充所述第一和第二通孔；在包括所述第二襯底以及所述第二隔離層的堆疊結(jié)構(gòu)中形成第三通孔和第四通孔，所述第三和第四通孔分別暴露所述第三和第四接觸墊層；分別用第三導(dǎo)電插塞和第四導(dǎo)電插塞填充所述第三和第四通孔；在包括所述第二通孔、所述第二隔離層、所述第二層間電介質(zhì)以及所述第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一柵通孔，所述第一柵通孔暴露所述第一柵堆疊結(jié)構(gòu)；用第一柵導(dǎo)電插塞填充所述第一柵通孔；在所述第二襯底中形成第二柵通孔，所述第二柵通孔暴露所述第二柵堆疊結(jié)構(gòu)；用第二柵導(dǎo)電插塞填充所述第二柵通孔；以及分別在所述第一和第二柵通孔周圍形成第一柵墊和第二柵墊，以分別覆蓋所述第一和第二柵導(dǎo)電插塞的整個(gè)表面，同時(shí)分別在所述第一至第四通孔周圍形成第一至第四接觸墊，以分別覆蓋所述第一至第四導(dǎo)電插塞的整個(gè)表面。
65.根據(jù)權(quán)利要求62的方法，在將所述第一和第二襯底結(jié)合之后，還包括在包括所述第二襯底、所述第二隔離層、所述第二層間電介質(zhì)以及所述第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一通孔和第二通孔，所述第一和第二通孔分別暴露所述第一和第二接觸墊層；分別用第一導(dǎo)電插塞和第二導(dǎo)電插塞填充所述第一和第二通孔；在所述第二襯底中形成第三通孔和第四通孔，所述第三和第四通孔分別暴露所述n型第一和第二雜質(zhì)區(qū)；分別用第三導(dǎo)電插塞和第四導(dǎo)電插塞填充所述第三和第四通孔；在包括所述第二通孔、所述第二隔離層、所述第二層間電介質(zhì)以及所述第一層間電介質(zhì)的堆疊結(jié)構(gòu)中形成第一柵通孔，所述第一柵通孔暴露所述第一柵堆疊結(jié)構(gòu)；用第一柵導(dǎo)電插塞填充所述第一柵通孔；在所述第二襯底中形成第二柵通孔，所述第二柵通孔暴露所述第二柵堆疊結(jié)構(gòu)；用第二柵導(dǎo)電插塞填充所述第二柵通孔；以及分別在所述第一和第二柵通孔周圍形成第一柵墊和第二柵墊，以分別覆蓋所述第一和第二柵導(dǎo)電插塞的整個(gè)表面，同時(shí)分別在所述第一至第四通孔周圍形成第一至第四接觸墊，以分別覆蓋所述第一至第四導(dǎo)電插塞的整個(gè)表面。
66.根據(jù)權(quán)利要求55的方法，在形成所述n型第一和第二雜質(zhì)區(qū)之前，還包括在比其中設(shè)置所述n型第一和第二雜質(zhì)區(qū)的位置更深的位置形成雜質(zhì)層，所述雜質(zhì)層將所述第二襯底劃分為兩個(gè)部分。
67.根據(jù)權(quán)利要求66的方法，在將所述第一和第二襯底結(jié)合之前，還包括移除被所述雜質(zhì)層劃分的部分所述第二襯底，其中沒有形成所述n型第一和第二雜質(zhì)區(qū)。
68.一種邏輯器件，包括第一非易失性存儲(chǔ)器；第二非易失性存儲(chǔ)器，其具有與所述第一非易失性存儲(chǔ)器互補(bǔ)的關(guān)系；第三非易失性存儲(chǔ)器；以及第四非易失性存儲(chǔ)器，其具有與所述第三非易失性存儲(chǔ)器互補(bǔ)的關(guān)系，其中所述第一至第四非易失性存儲(chǔ)器被順序堆疊，并且所述第二和第四非易失性存儲(chǔ)器被翻轉(zhuǎn)并堆疊。
69.根據(jù)權(quán)利要求68的器件，其中所述第一和第四非易失性存儲(chǔ)器是相同的n型非易失性存儲(chǔ)器，并且所述第二和第三非易失性存儲(chǔ)器是相同的p型非易失性存儲(chǔ)器。
70.根據(jù)權(quán)利要求68的器件，其中所述第一非易失性存儲(chǔ)器包括第一襯底，該第一襯底包括第一隔離層，設(shè)置在所述第一隔離層之間的第一和第二雜質(zhì)區(qū)，以及設(shè)置在所述第一和第二雜質(zhì)區(qū)之間的第一溝道區(qū)；設(shè)置在所述第一溝道區(qū)上的第一柵堆疊結(jié)構(gòu)；分別設(shè)置在所述第一和第二雜質(zhì)區(qū)上的第一接觸墊層和第二接觸墊層；以及覆蓋所述第一和第二接觸墊層和所述第一柵堆疊結(jié)構(gòu)的第一層間電介質(zhì)。
71.根據(jù)權(quán)利要求70的器件，其中所述第二非易失性存儲(chǔ)器包括第二襯底，該第二襯底包括第二隔離層，設(shè)置在所述第二隔離層之間的第三和第四雜質(zhì)區(qū)，以及設(shè)置在所述第三和第四雜質(zhì)區(qū)之間的第二溝道區(qū)；設(shè)置在所述第二溝道區(qū)上的第二柵堆疊結(jié)構(gòu)；分別設(shè)置在所述第三和第四雜質(zhì)區(qū)上的第三接觸墊層和第四接觸墊層；以及覆蓋所述第三和第四接觸墊層以及所述第二柵堆疊結(jié)構(gòu)并結(jié)合到所述第一層間電介質(zhì)的第二層間電介質(zhì)。
72.根據(jù)權(quán)利要求71的器件，其中所述第三非易失性存儲(chǔ)器包括第三襯底，該第三襯底包括第三隔離層，設(shè)置在所述第三隔離層之間的第五和第六雜質(zhì)區(qū)，以及設(shè)置在所述第五和第六雜質(zhì)區(qū)之間的第三溝道區(qū)，所述第三襯底結(jié)合到所述第二襯底；設(shè)置在所述第三溝道區(qū)上的第三柵堆疊結(jié)構(gòu)；分別設(shè)置在所述第五和第六雜質(zhì)區(qū)上的第五接觸墊層和第六接觸墊層；以及覆蓋所述第五和第六接觸墊層以及所述第三柵堆疊結(jié)構(gòu)的第三層間電介質(zhì)。
73.根據(jù)權(quán)利要求72的器件，其中所述第四非易失性存儲(chǔ)器包括第四襯底，該第四襯底包括第四隔離層，設(shè)置在所述第四隔離層之間的第七和第八雜質(zhì)區(qū)，以及設(shè)置在所述第七和第八雜質(zhì)區(qū)之間的第四溝道區(qū)；設(shè)置在所述第四溝道區(qū)上的第四柵堆疊結(jié)構(gòu)；分別設(shè)置在所述第七和第八雜質(zhì)區(qū)上的第七接觸墊層和第八接觸墊層；以及覆蓋所述第七和第八接觸墊層以及所述第四柵堆疊結(jié)構(gòu)并結(jié)合到所述第三層間電介質(zhì)的第四層間電介質(zhì)。
74.根據(jù)權(quán)利要求72的器件，其中所述第四非易失性存儲(chǔ)器包括第四襯底，該第四襯底包括第四隔離層，設(shè)置在所述第四隔離層之間的第七和第八雜質(zhì)區(qū)，以及設(shè)置在所述第七和第八雜質(zhì)區(qū)之間的第四溝道區(qū)；設(shè)置在所述第四溝道區(qū)上的第四柵堆疊結(jié)構(gòu)；以及覆蓋所述第四柵堆疊結(jié)構(gòu)并結(jié)合到所述第三層間電介質(zhì)的第四層間電介質(zhì)。
75.根據(jù)權(quán)利要求73的器件，其中所述第一至第四襯底中的每一個(gè)為SOI襯底和硅襯底之一。
76.根據(jù)權(quán)利要求73的器件，其中所述第一至第八接觸墊層中的每一個(gè)延伸到相鄰的隔離層。
77.根據(jù)權(quán)利要求73的器件，其中所述第一至第八接觸墊層中一些接觸墊層中的每一個(gè)延伸到相鄰的隔離層上方，而所述第一至第八接觸墊層中其他接觸墊層中的每一個(gè)延伸到相鄰的隔離層上。
78.根據(jù)權(quán)利要求73的器件，還包括在設(shè)置于所述第一和第二接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第一導(dǎo)電插塞和第二導(dǎo)電插塞，使得所述第一導(dǎo)電插塞和第二導(dǎo)電插塞分別與所述第一和第二接觸墊層相連；在設(shè)置于所述第三和第四接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第三導(dǎo)電插塞和第四導(dǎo)電插塞，使得所述第三導(dǎo)電插塞和第四導(dǎo)電插塞分別與所述第三和第四接觸墊層相連；在設(shè)置于所述第五和第六接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第五導(dǎo)電插塞和第六導(dǎo)電插塞，使得所述第五導(dǎo)電插塞和第六導(dǎo)電插塞分別與所述第五和第六接觸墊層相連；在設(shè)置于所述第七和第八接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第七導(dǎo)電插塞和第八導(dǎo)電插塞，使得所述第七導(dǎo)電插塞和第八導(dǎo)電插塞分別與所述第七和第八接觸墊層相連；在設(shè)置于所述第一柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第一柵導(dǎo)電插塞，使得所述第一柵導(dǎo)電插塞與所述第一柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第二柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第二柵導(dǎo)電插塞，使得所述第二柵導(dǎo)電插塞與所述第二柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第三柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第三柵導(dǎo)電插塞，使得所述第三柵導(dǎo)電插塞與所述第三柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第四柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第四柵導(dǎo)電插塞，使得所述第四柵導(dǎo)電插塞與所述第四柵堆疊結(jié)構(gòu)相連；連接所述第一、第三和第七導(dǎo)電插塞的第一接觸墊；連接所述第四和第六導(dǎo)電插塞的第二接觸墊；連接所述第二和第八導(dǎo)電插塞的第三接觸墊；連接到所述第五導(dǎo)電插塞的第四接觸墊；連接所述第一和第二柵導(dǎo)電插塞的第一柵接觸墊；以及連接所述第三和第四柵導(dǎo)電插塞的第二柵接觸墊。
79.根據(jù)權(quán)利要求73的器件，還包括在設(shè)置于所述第一和第二接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第一導(dǎo)電插塞和第二導(dǎo)電插塞，使得所述第一導(dǎo)電插塞和第二導(dǎo)電插塞分別與所述第一和第二接觸墊層相連；在設(shè)置于所述第三和第四接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第三導(dǎo)電插塞和第四導(dǎo)電插塞，使得所述第三導(dǎo)電插塞和第四導(dǎo)電插塞分別與所述第三和第四接觸墊層相連；在設(shè)置于所述第五和第六接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第五導(dǎo)電插塞和第六導(dǎo)電插塞，使得所述第五導(dǎo)電插塞和第六導(dǎo)電插塞分別與所述第五和第六接觸墊層相連；在設(shè)置于所述第七和第八接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第七導(dǎo)電插塞和第八導(dǎo)電插塞，使得所述第七導(dǎo)電插塞和第八導(dǎo)電插塞分別與所述第七和第八接觸墊層相連；在設(shè)置于所述第一柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第一柵導(dǎo)電插塞，使得所述第一柵導(dǎo)電插塞與所述第一柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第二柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第二柵導(dǎo)電插塞，使得所述第二柵導(dǎo)電插塞與所述第二柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第三柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第三柵導(dǎo)電插塞，使得所述第三柵導(dǎo)電插塞與所述第三柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第四柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第四柵導(dǎo)電插塞，使得所述第四柵導(dǎo)電插塞與所述第四柵堆疊結(jié)構(gòu)相連；連接所述第一、第三、第五和第七導(dǎo)電插塞的第一接觸墊；連接所述第四和第六導(dǎo)電插塞的所述第二接觸墊；連接所述第二和第八導(dǎo)電插塞的所述第三接觸墊；連接所述第一和第二柵導(dǎo)電插塞的第一柵接觸墊；以及連接所述第三和第四柵導(dǎo)電插塞的第二柵接觸墊。
80.根據(jù)權(quán)利要求74的器件，還包括在設(shè)置于所述第一和第二接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第一導(dǎo)電插塞和第二導(dǎo)電插塞，使得所述第一導(dǎo)電插塞和第二導(dǎo)電插塞分別與所述第一和第二接觸墊層相連；在設(shè)置于所述第三和第四接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第三導(dǎo)電插塞和第四導(dǎo)電插塞，使得所述第三導(dǎo)電插塞和第四導(dǎo)電插塞分別與所述第三和第四接觸墊層相連；在設(shè)置于所述第五和第六接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第五導(dǎo)電插塞和第六導(dǎo)電插塞，使得所述第五導(dǎo)電插塞和第六導(dǎo)電插塞分別與所述第五和第六接觸墊層相連；在設(shè)置于所述第七和第八接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第七導(dǎo)電插塞和第八導(dǎo)電插塞，使得所述第七導(dǎo)電插塞和第八導(dǎo)電插塞分別與所述第七和第八接觸墊層相連；在設(shè)置于所述第一柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第一柵導(dǎo)電插塞，使得所述第一柵導(dǎo)電插塞與所述第一柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第二柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第二柵導(dǎo)電插塞，使得所述第二柵導(dǎo)電插塞與所述第二柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第三柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第三柵導(dǎo)電插塞，使得所述第三柵導(dǎo)電插塞與所述第三柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第四柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第四柵導(dǎo)電插塞，使得所述第四柵導(dǎo)電插塞與所述第四柵堆疊結(jié)構(gòu)相連；連接所述第一、第三和第七導(dǎo)電插塞的第一接觸墊；連接所述第四和第六導(dǎo)電插塞的第二接觸墊；連接所述第二和第八導(dǎo)電插塞的第三接觸墊；連接到所述第五導(dǎo)電插塞的第四接觸墊；連接所述第一和第二柵導(dǎo)電插塞的第一柵接觸墊；以及連接所述第三和第四柵導(dǎo)電插塞的第二柵接觸墊。
81.根據(jù)權(quán)利要求74的器件，還包括在設(shè)置于所述第一和第二接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第一導(dǎo)電插塞和第二導(dǎo)電插塞，使得所述第一導(dǎo)電插塞和第二導(dǎo)電插塞分別與所述第一和第二接觸墊層相連；在設(shè)置于所述第三和第四接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第三導(dǎo)電插塞和第四導(dǎo)電插塞，使得所述第三導(dǎo)電插塞和第四導(dǎo)電插塞分別與所述第三和第四接觸墊層相連；在設(shè)置于所述第五和第六接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第五導(dǎo)電插塞和第六導(dǎo)電插塞，使得所述第五導(dǎo)電插塞和第六導(dǎo)電插塞分別與所述第五和第六接觸墊層相連；在設(shè)置于所述第七和第八接觸墊層上的堆疊結(jié)構(gòu)上分別設(shè)置的第七導(dǎo)電插塞和第八導(dǎo)電插塞，使得所述第七導(dǎo)電插塞和第八導(dǎo)電插塞分別與所述第七和第八接觸墊層相連；在設(shè)置于所述第一柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第一柵導(dǎo)電插塞，使得所述第一柵導(dǎo)電插塞與所述第一柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第二柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第二柵導(dǎo)電插塞，使得所述第二柵導(dǎo)電插塞與所述第二柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第三柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第三柵導(dǎo)電插塞，使得所述第三柵導(dǎo)電插塞與所述第三柵堆疊結(jié)構(gòu)相連；在設(shè)置于所述第四柵堆疊結(jié)構(gòu)上的堆疊結(jié)構(gòu)上設(shè)置的第四柵導(dǎo)電插塞，使得所述第四柵導(dǎo)電插塞與所述第四柵堆疊結(jié)構(gòu)相連；連接所述第一、第三、第五和第七導(dǎo)電插塞的第一接觸墊；連接所述第四和第六導(dǎo)電插塞的所述第二接觸墊；連接所述第二和第八導(dǎo)電插塞的所述第三接觸墊；連接所述第一和第二柵導(dǎo)電插塞的第一柵接觸墊；以及連接所述第三和第四柵導(dǎo)電插塞的第二柵接觸墊。
82.根據(jù)權(quán)利要求73的器件，其中所述第一至第四柵堆疊結(jié)構(gòu)中的每一個(gè)包括順序堆疊的第一絕緣層，一個(gè)或多個(gè)數(shù)據(jù)存儲(chǔ)層，第二絕緣層以及控制柵。
83.根據(jù)權(quán)利要求73的器件，其中所述第一至第八接觸墊層具有相同的延伸長度。
84.根據(jù)權(quán)利要求73的器件，其中所述第一至第八接觸墊層中的一些接觸墊層具有與所述第一至第八接觸墊層中的其他接觸墊層不同的延伸長度。
85.根據(jù)權(quán)利要求77的器件，其中在所述第一、第三、第五和第七接觸墊層中，所述第一接觸墊層具有最長的延伸長度，所述第三接觸墊層具有第二長的延伸長度，所述第五接觸墊層具有第三長的延伸長度，并且所述第七接觸墊層具有最短的延伸長度。
86.根據(jù)權(quán)利要求73的器件，其中所述第一至第八接觸墊層中的至少一些接觸墊層在不同的方向上延伸。
87.根據(jù)權(quán)利要求74的器件，其中所述第一至第六接觸墊層延伸相同的長度。
88.根據(jù)權(quán)利要求74的器件，其中所述第一至第六接觸墊層中的至少一些接觸墊層在不同的方向上延伸。
89.根據(jù)權(quán)利要求88的器件，其中在所述第一、第三和第五接觸墊層中，所述第一接觸墊層具有最長的延伸長度，所述第三接觸墊層具有第二長的延伸長度，并且所述第五接觸墊層具有最短的延伸長度。
90.根據(jù)權(quán)利要求84的器件，其中在所述第一、第三、第五和第七接觸墊層中，所述第一接觸墊層具有最長的延伸長度，所述第三接觸墊層具有第二長的延伸長度，所述第五接觸墊層具有第三長的延伸長度，并且所述第七接觸墊層具有最短的延伸長度。
91.根據(jù)權(quán)利要求74的器件，其中所述第一至第四柵堆疊結(jié)構(gòu)中的每一個(gè)包括順序堆疊的第一絕緣層，一個(gè)或多個(gè)數(shù)據(jù)存儲(chǔ)層，第二絕緣層以及控制柵。
92.一種包括CMOSFET的半導(dǎo)體器件，所述CMOSFET包括第一晶體管以及與所述第一晶體管具有互補(bǔ)關(guān)系的第二晶體管，其中所述第一和第二晶體管彼此結(jié)合，使得所述第一和第二晶體管的柵彼此面對(duì)。
93.根據(jù)權(quán)利要求92的器件，還包括其上設(shè)置有所述CMOSFET的第一半導(dǎo)體器件。
94.根據(jù)權(quán)利要求93的器件，還包括設(shè)置在所述CMOSFET上的第二半導(dǎo)體器件。
95.根據(jù)權(quán)利要求93的器件，其中所述第一半導(dǎo)體器件包括輸入/輸出和控制器件、射頻專用集成電路器件以及模擬專用集成電路器件中的至少一個(gè)。
96.根據(jù)權(quán)利要求94的器件，其中所述第二半導(dǎo)體器件包括中央處理器、高速緩沖存儲(chǔ)器、主存儲(chǔ)器以及數(shù)字信號(hào)處理器芯片中的至少一個(gè)。
97.一種用于非易失性存儲(chǔ)器件的讀電路，所述電路包括存儲(chǔ)器件，該存儲(chǔ)器件包括具有互補(bǔ)關(guān)系的第一非易失性存儲(chǔ)器和第二非易失性存儲(chǔ)器；第一電壓比較單元，其將所述存儲(chǔ)器件的輸出電壓與第一參考電壓進(jìn)行比較；第一電源單元，其將具有預(yù)定范圍的掃描電壓提供給所述存儲(chǔ)器件；第二電壓比較單元，其響應(yīng)所述第一電壓比較單元的輸出信號(hào)而操作并將施加到所述存儲(chǔ)器件輸入端的電壓與第二參考電壓進(jìn)行比較；編碼器，其對(duì)所述第二電壓比較單元的輸出信號(hào)進(jìn)行編碼；第一調(diào)節(jié)單元，其調(diào)節(jié)從所述第一電源單元施加到所述存儲(chǔ)器件的掃描電壓；第二調(diào)節(jié)單元，其響應(yīng)所述第一電壓比較單元的輸出信號(hào)而將所述存儲(chǔ)器件與所述第二電壓比較單元之間斷開；控制單元，其響應(yīng)所述第一電壓比較單元的輸出信號(hào)而控制所述第一和第二調(diào)節(jié)單元的操作；第二電源單元，其響應(yīng)所述第一電壓比較單元的輸出信號(hào)而向所述存儲(chǔ)器件施加預(yù)定電壓；以及電壓比較電路，其在所述預(yù)定電壓從所述第二電源單元施加到所述存儲(chǔ)器件時(shí)，將所述存儲(chǔ)器件的輸出電壓與對(duì)應(yīng)于所述編碼器的輸出信號(hào)的電壓進(jìn)行比較并輸出預(yù)定的位數(shù)據(jù)。
98.根據(jù)權(quán)利要求97的電路，其中所述第一和第二非易失性存儲(chǔ)器分別為p型非易失性存儲(chǔ)器和n型非易失性存儲(chǔ)器，所述第一和第二非易失性存儲(chǔ)器的每一個(gè)中寫入至少1位數(shù)據(jù)，所述p和n型非易失性存儲(chǔ)器被順序的堆疊。
99.根據(jù)權(quán)利要求97的電路，其中所述第二電壓比較單元包括一個(gè)或多個(gè)比較器。
100.根據(jù)權(quán)利要求97的電路，其中所述第一調(diào)節(jié)單元是位于所述第一電源單元和所述存儲(chǔ)器件之間的第一通路晶體管。
101.根據(jù)權(quán)利要求97的電路，其中所述第二調(diào)節(jié)單元是位于所述存儲(chǔ)器件和所述第二電壓比較單元之間的第二通路晶體管。
102.根據(jù)權(quán)利要求97的電路，其中所述控制單元是反相器，其對(duì)所述第一電壓比較單元的輸出信號(hào)反相并將反相后的信號(hào)施加到所述第一和第二調(diào)節(jié)單元。
103.根據(jù)權(quán)利要求97的電路，其中所述第二電源單元是接地晶體管，其將0V電壓施加到所述存儲(chǔ)器件。
104.一種非易失性存儲(chǔ)器的讀電路，所述電路包括存儲(chǔ)器件，其包括具有互補(bǔ)關(guān)系的第一非易失性存儲(chǔ)器和第二非易失性存儲(chǔ)器；第一電壓比較單元，其將所述存儲(chǔ)器件的輸出電壓與第一參考電壓進(jìn)行比較；第一電源單元，其將具有預(yù)定范圍的掃描電壓提供給所述存儲(chǔ)器件；第二電壓比較單元，其響應(yīng)所述第一電壓比較單元的輸出信號(hào)而操作并將施加到所述存儲(chǔ)器件輸入端的電壓與第二參考電壓進(jìn)行比較；第一編碼器，其對(duì)所述第二電壓比較單元的輸出信號(hào)進(jìn)行編碼；第一調(diào)節(jié)單元，其調(diào)節(jié)從所述第一電源單元施加到所述存儲(chǔ)器件的掃描電壓；第二調(diào)節(jié)單元，其響應(yīng)所述第一電壓比較單元的輸出信號(hào)而將所述存儲(chǔ)器件與所述第二電壓比較單元之間斷開；控制單元，其響應(yīng)所述第一電壓比較單元的輸出信號(hào)而控制所述第一和第二調(diào)節(jié)單元的操作；第二電源單元，其響應(yīng)所述第一電壓比較單元的輸出信號(hào)而向所述存儲(chǔ)器件施加預(yù)定電壓；第三電壓比較單元，其隨著將所述預(yù)定電壓從所述第二電源單元施加到所述存儲(chǔ)器件而開始操作，然后將所述存儲(chǔ)器件的輸出電壓與第三參考電壓進(jìn)行比較；第二編碼器，其對(duì)所述第三電壓比較單元的輸出信號(hào)進(jìn)行編碼；以及第三編碼器，其對(duì)所述第一和第二編碼器的輸出信號(hào)進(jìn)行編碼并輸出預(yù)定的位數(shù)據(jù)。
105.根據(jù)權(quán)利要求104的電路，其中所述第三電壓比較單元包括一個(gè)或多個(gè)比較器。
106.根據(jù)權(quán)利要求104的電路，其中所述第一和第二非易失性存儲(chǔ)器分別為p型非易失性存儲(chǔ)器和n型非易失性存儲(chǔ)器，所述第一和第二非易失性存儲(chǔ)器中的每一個(gè)寫入至少1位數(shù)據(jù)，所述p和n型非易失性存儲(chǔ)器被順序的堆疊。
107.根據(jù)權(quán)利要求104的電路，其中所述第二電壓比較單元包括一個(gè)或多個(gè)比較器。
108.根據(jù)權(quán)利要求104的電路，其中所述第一調(diào)節(jié)單元是位于所述第一電源單元和所述存儲(chǔ)器件之間的第一通路晶體管。
109.根據(jù)權(quán)利要求104的電路，其中所述第二調(diào)節(jié)單元是位于所述存儲(chǔ)器件和所述第二電壓比較單元之間的第二通路晶體管。
110.根據(jù)權(quán)利要求104的電路，其中所述控制單元是反相器，其對(duì)所述第一電壓比較單元的輸出信號(hào)反相并將反相后的信號(hào)施加到所述第一和第二調(diào)節(jié)單元。
111.根據(jù)權(quán)利要求104的電路，其中所述第二電源單元為接地晶體管，其將0V電壓施加到所述存儲(chǔ)器件。
全文摘要
提供了一種互補(bǔ)非易失性存儲(chǔ)器件及其操作和制造方法，包括該器件的邏輯器件和半導(dǎo)體器件，以及用于該器件的讀電路。所述互補(bǔ)非易失性存儲(chǔ)器件包括第一非易失性存儲(chǔ)器和第二非易失性存儲(chǔ)器，它們被順序的堆疊并具有互補(bǔ)關(guān)系。
文檔編號(hào)H01L21/8247GK1734773SQ20051009228
公開日2006年2月15日 申請(qǐng)日期2005年6月17日 優(yōu)先權(quán)日2004年6月17日
發(fā)明者樸允童, 李兆遠(yuǎn), 金楨雨, 李殷洪, 徐順愛, 金元柱, 蔡熙順, 蔡洙杜, 宋利憲 申請(qǐng)人:三星電子株式會(huì)社