專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件。
背景技術(shù)：
為了諸如處理器等半導(dǎo)體器件的節(jié)電，根據(jù)處理器等承受的處理負(fù)載來以多步方式改變施加的電壓是有效的。更具體地，通過將電壓(反向偏置)施加到半導(dǎo)體器件中形成晶體管的區(qū)域來改變晶體管的柵電極的閾值電壓值以由此控制施加到形成晶體管的區(qū)域的控制電壓是有效的。
在某些情況下，諸如處理器的半導(dǎo)體器件具有在其功能上彼此不同的多個(gè)區(qū)域，這提出了對(duì)于每個(gè)區(qū)域控制晶體管的柵電極的閾值電壓值的要求。此外在該情況下，將電壓(反向偏置)施加到半導(dǎo)體器件中的每個(gè)具體區(qū)域從而控制施加到具有在其中形成的晶體管的區(qū)域的電壓，以由此改變晶體管的柵電極的閾值電壓值，這是有效的。
在例如日本未決專利公開No.2-283062中公開了能夠施加反向偏置的現(xiàn)有半導(dǎo)體的一個(gè)已知例子。根據(jù)該文獻(xiàn)，為一種導(dǎo)電型的半導(dǎo)體襯底提供相反導(dǎo)電型的阱區(qū)，在相反導(dǎo)電型的阱區(qū)中形成一種導(dǎo)電型的場效應(yīng)晶體管，并且在襯底上形成相反導(dǎo)電型的場效應(yīng)晶體管。該文獻(xiàn)還描述了如下構(gòu)造，其中設(shè)置相反導(dǎo)電型的阱區(qū)使其接近襯底的表面區(qū)的周邊，該襯底具有在其中形成的相反導(dǎo)電型的場效應(yīng)晶體管。換句話說，在P型襯底中形成N型阱“海洋”，在N型阱“海洋”中形成P型區(qū)“島”。
日本未決專利公開No.2-283062還描述了該構(gòu)造能夠不用阱到阱的互連，并能實(shí)現(xiàn)CMOS IC的尺寸減小和更高的密度。
如日本未決專利公開No.7-58289中所述還有已知的另一種現(xiàn)有半導(dǎo)體器件。
圖7是剖面圖，示出了該半導(dǎo)體器件的構(gòu)造。半導(dǎo)體襯底3具有通過將N型雜質(zhì)擴(kuò)散到大的深度在其中形成的兩個(gè)深N阱5a和5b。深N阱5a還具有形成在其中的P阱6a和N阱7a，以由此形成CMOS數(shù)字電路(未示出)。N阱7a經(jīng)由高濃度雜質(zhì)擴(kuò)散層N+與數(shù)字電源VDD連接。深N阱5b還具有形成在其中的P阱6b和N阱7b，以由此形成CMOS模擬電路(未示出)。N阱7b經(jīng)由高濃度雜質(zhì)擴(kuò)散層N+與模擬電源VDD連接。
P阱4形成在數(shù)字電路區(qū)和模擬電路區(qū)之間的半導(dǎo)體襯底3的表面區(qū)中，兩個(gè)N型高濃度雜質(zhì)擴(kuò)散層N+和單個(gè)P型高濃度雜質(zhì)擴(kuò)散層P+形成在P阱層4中。兩個(gè)雜質(zhì)擴(kuò)散區(qū)N+中的一個(gè)連接到數(shù)字電源VDD，另一個(gè)連接到模擬電源VDD。雜質(zhì)擴(kuò)散層P+經(jīng)由襯底專用接地電極連接到地電源(未示出)，從而P阱4作為接地區(qū)。
日本未決專利公開No.7-58289描述了該構(gòu)造的如下特征在其中每個(gè)區(qū)分別具有在其中形成的數(shù)字電路和模擬電路的三組阱結(jié)構(gòu)具有深N阱，并且該結(jié)構(gòu)使兩個(gè)電路彼此電氣隔離，以由此抑制模擬電路和數(shù)字電路之間的電氣干擾。
但是，在上述文獻(xiàn)中描述的現(xiàn)有技術(shù)在下面各點(diǎn)仍有一些改進(jìn)的余地。
首先，日本未決專利公開No.2-283062中所述的半導(dǎo)體器件易于增加P型阱之間布置的N型阱的區(qū)域的電阻率，這是因?yàn)椴贾迷赑型阱之間的N型阱的區(qū)域只有小的N型區(qū)寬度。在被P阱包圍的N阱的區(qū)域中形成PMOS晶體管時(shí)，這大大地引起了PMOS晶體管的工作特性的退化。
第二，日本未決專利公開No.7-58289中描述的半導(dǎo)體器件在P型“海洋”中具有多個(gè)N阱“島”，這使得難以總體上控制該多個(gè)N型阱的阱電位。因此這使得難以集中地控制PMOS晶體管的柵電極的閾值電壓值。集中控制多個(gè)N型阱的電位的任何可能的努力都需要位于多個(gè)N阱之間的多個(gè)額外金屬互連，并且將使互連布局復(fù)雜并增加芯片面積。
在考慮到上述情況之后構(gòu)思了本發(fā)明，并且穩(wěn)定地提供一種高質(zhì)量半導(dǎo)體器件，其能夠集中控制存在于一種導(dǎo)電型的區(qū)中的晶體管和存在于相反導(dǎo)電型的區(qū)中的晶體管的柵極的閾值電壓值。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供一種半導(dǎo)體器件，包括一種導(dǎo)電型的半導(dǎo)體襯底；多個(gè)一種導(dǎo)電型的第一區(qū)，其位于半導(dǎo)體襯底的元件形成表面?zhèn)?，所述多個(gè)第一區(qū)經(jīng)由半導(dǎo)體襯底的底側(cè)彼此電氣連接；相反導(dǎo)電型的第二區(qū)，其無縫地位于半導(dǎo)體襯底的元件形成表面?zhèn)葟亩鼑鄠€(gè)第一區(qū)中的每個(gè)第一區(qū)的側(cè)面部分；第一晶體管，其位于不少于所述兩個(gè)第一區(qū)中的每個(gè)第一區(qū)上，以及第二晶體管，其位于第二區(qū)上；其中半導(dǎo)體襯底中的第二區(qū)的底部位于作為參考水平的元件形成表面下的深度水平，該深度水平比在半導(dǎo)體襯底中的每個(gè)第一區(qū)的底部深。
根據(jù)該構(gòu)造，相反導(dǎo)電型的第二區(qū)無縫地位于半導(dǎo)體襯底的元件形成表面?zhèn)?，從而包圍多個(gè)第一區(qū)中的每個(gè)第一區(qū)的側(cè)面部分，并且多個(gè)一種導(dǎo)電型的第一區(qū)經(jīng)由半導(dǎo)體襯底的底側(cè)彼此電氣連接。換句話說，作為被相反導(dǎo)電型的第二區(qū)“海洋”包圍的多個(gè)一種導(dǎo)電型的第一區(qū)“島”的底部經(jīng)由半導(dǎo)體襯底的底表面?zhèn)缺舜诉B接。因此，第一區(qū)的電位經(jīng)由半導(dǎo)體襯底的底表面?zhèn)缺徽{(diào)整到相同的電位。作為“海洋”的第二區(qū)作為整體被設(shè)置在相同的電位。因此，能夠分別控制在多個(gè)一種導(dǎo)電型的區(qū)上的晶體管和在相反導(dǎo)電型的區(qū)上的晶體管的柵電極的閾值電壓值。
該構(gòu)造具有其底部設(shè)置得比第一區(qū)的底部深的相反導(dǎo)電型的第二區(qū)，即使在相反導(dǎo)電型的區(qū)的寬度窄時(shí)，該構(gòu)造也能夠降低相反導(dǎo)電型的區(qū)的電阻率。即使當(dāng)多個(gè)一種導(dǎo)電型的區(qū)“島”位于半導(dǎo)體襯底的元件形成表面?zhèn)鹊摹昂Ｑ蟮摹毕喾磳?dǎo)電型的區(qū)中時(shí)，由于它們連接到相同導(dǎo)電型的襯底，所以也能夠降低第一區(qū)的電阻率。
因此，該構(gòu)造能夠穩(wěn)定地獲得高質(zhì)量的半導(dǎo)體器件，該半導(dǎo)體器件能夠獨(dú)立地控制在多個(gè)一種導(dǎo)電型的區(qū)上的晶體管和在相反導(dǎo)電型的區(qū)上的晶體管的閾值電壓值。
具有多個(gè)一種導(dǎo)電型的區(qū)和特別位于其中的相反導(dǎo)電型的區(qū)的本發(fā)明能夠穩(wěn)定地獲得高質(zhì)量的半導(dǎo)體器件，該半導(dǎo)體器件能夠獨(dú)立地控制在多個(gè)一種導(dǎo)電型的區(qū)上的晶體管和在相反導(dǎo)電型的區(qū)上的晶體管的柵極的閾值電壓值。


從結(jié)合附圖的如下說明中，本發(fā)明的上述和其它目的、優(yōu)點(diǎn)和特征將更為明顯，其中圖1A是水平剖面圖，而圖1B和1C是垂直剖面圖，用于說明第一實(shí)施例的半導(dǎo)體器件的構(gòu)造；圖2A和2B是剖面圖，示出了制造第一實(shí)施例的半導(dǎo)體器件的工藝步驟；
圖3A和3B是剖面圖，示出了制造第一實(shí)施例的半導(dǎo)體器件的工藝步驟；圖4A和4B是剖面圖，示出了制造第一實(shí)施例的半導(dǎo)體器件的工藝步驟；圖5A和5B是剖面圖，示出了制造第一實(shí)施例的半導(dǎo)體器件的工藝步驟；圖6A是水平剖面圖，而圖6B和6C是垂直剖面圖，用于說明第二實(shí)施例的半導(dǎo)體器件的構(gòu)造；以及圖7是垂直剖面圖，用于說明公知的現(xiàn)有半導(dǎo)體器件的構(gòu)造。
具體實(shí)施例方式
現(xiàn)在將參考說明性實(shí)施例在此說明本發(fā)明。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，使用本發(fā)明的講述能完成許多可替換實(shí)施例并且本發(fā)明并不限于用于說明性目的所說明的實(shí)施例。
在本發(fā)明中，可以構(gòu)造第二區(qū)使其在垂直于元件形成表面的線性方向上具有表現(xiàn)為多個(gè)峰的相反導(dǎo)電型雜質(zhì)的濃度分布。
該構(gòu)造使得能夠通過諸如相反導(dǎo)電型雜質(zhì)的兩步離子注入這樣的普通制造工藝來穩(wěn)定地制造半導(dǎo)體器件。
在本發(fā)明中，第二區(qū)可以構(gòu)造為包括相反導(dǎo)電型的上部區(qū)，其位于作為參考水平的元件形成表面下的第一深度水平，幾乎與半導(dǎo)體襯底中的第一區(qū)的深度水平相同，從而連續(xù)地包圍多個(gè)第一區(qū)中的每個(gè)第一區(qū)的側(cè)面部分；以及相反導(dǎo)電型的下部區(qū)，其位于作為參考水平的元件形成表面下的第二深度水平，該深度水平比半導(dǎo)體襯底中的第一區(qū)的深度水平深，從而與上部區(qū)接觸。
該構(gòu)造中的第二區(qū)包括上部區(qū)和下部區(qū)，因此能夠通過諸如相反導(dǎo)電型雜質(zhì)的兩步離子注入的制作工藝來制作。由上部區(qū)和下部區(qū)構(gòu)造成的第二區(qū)能夠獨(dú)立地設(shè)計(jì)上部區(qū)和下部區(qū)的尺寸、幾何形狀等。例如，還能夠使下部區(qū)的寬度寬于置于一對(duì)第一區(qū)之間的一部分上部區(qū)。這成功地降低了第二區(qū)的總電阻率。
在本發(fā)明中，下部區(qū)可以位于布置在多個(gè)第一區(qū)之間的一部分所述上部區(qū)的底部側(cè)。
該構(gòu)造能夠降低電阻率，這是因?yàn)椴贾迷诙鄠€(gè)第一區(qū)之間的一部分上部區(qū)與位于底表面?zhèn)鹊南虏繀^(qū)電氣連接。
在本發(fā)明中，一部分下部區(qū)可以超出第一區(qū)的正下方。
該構(gòu)造能夠有效地降低第二區(qū)的總電阻率，這是因?yàn)橄虏繀^(qū)的寬度寬于上部區(qū)的寬度。
在本發(fā)明中，下部區(qū)可以位于在其上具有第二晶體管的一部分上部區(qū)的底表面?zhèn)取?br> 該構(gòu)造能夠降低電阻率，這是因?yàn)樵谄渖暇哂械诙w管的一部分上部區(qū)被電氣連接到位于底表面?zhèn)鹊南虏繀^(qū)。這成功地改善了第二晶體管的工作特性。
在本發(fā)明中，一種導(dǎo)電型可以是P型，相反導(dǎo)電型可以是N型。
該構(gòu)造能夠通過諸如將N型雜質(zhì)離子注入到通常被用作半導(dǎo)體器件的襯底的P型半導(dǎo)體襯底中的普通制作工藝穩(wěn)定地制作半導(dǎo)體器件。
下面段落將參考附圖來描述本發(fā)明的實(shí)施例。注意，任何共同的組件將被賦予相同的參考標(biāo)號(hào)，在需要時(shí)可以省略其描述。
<第一實(shí)施例>
圖1是水平剖面圖，而圖1B和1C是垂直剖面圖，用于說明第一實(shí)施例的半導(dǎo)體器件的構(gòu)造。
該實(shí)施例的半導(dǎo)體器件包括P型Si襯底109(一種導(dǎo)電型的半導(dǎo)體襯底)。該半導(dǎo)體器件包括多個(gè)P型阱103a、103b(一種導(dǎo)電型的第一區(qū))，其位于P型Si襯底109的元件形成表面?zhèn)龋⑶医?jīng)由P型Si襯底109的底表面?zhèn)缺舜穗姎膺B接。該半導(dǎo)體器件還包括N型阱101(相反導(dǎo)電型的第二區(qū)的上部區(qū))，其位于P型Si襯底109的元件形成表面?zhèn)葟亩鼑鶳型阱103a、103b的每一個(gè)的側(cè)面部分。也就是說，在與元件形成表面水平的一個(gè)剖面中，P型阱103a、103b的剖面位于N型阱101的剖面中。換句話說，無縫地設(shè)置包圍P型阱103a、103b的N型阱101。
半導(dǎo)體器件具有位于P型阱103a、103b上的NMOS晶體管107a、107b(第一晶體管)。半導(dǎo)體器件還具有位于N型阱101上的PMOS晶體管105a、105b、105c(第二晶體管)。
本實(shí)施例的半導(dǎo)體器件還具有N型阱133(相反導(dǎo)電型的第二區(qū)的下部區(qū))，其位于N型阱101的正下方并且電氣連接到N型阱101。也就是說，包括N型阱101和N型阱133的N型阱的總深度大于P型阱103a、103b的深度。
圖1A是本實(shí)施例的半導(dǎo)體器件沿平行于元件形成表面的平面截取的水平剖面圖。
在本實(shí)施例中，在N型阱101的“海洋”中形成了P型阱103a、103b的多個(gè)“島”，其中多個(gè)P型阱103a、103b的底部經(jīng)由P型Si襯底109的底部的P型區(qū)而彼此連接。換句話說，多個(gè)P型阱103a、103b在它們的周邊表面?zhèn)缺籒型阱101包圍。另一方面，N型阱101形成為單個(gè)“海洋”形式。
P型阱103a具有形成于其上的NMOS晶體管107a。P型阱103b具有形成于其上的NMOS晶體管107b。N型阱101具有形成于其上的PMOS晶體管105a、105b、105c。N型阱101還具有形成于其中的N型阱接觸131。
圖1B是本實(shí)施例的半導(dǎo)體器件沿線A-A’截取的垂直剖面圖。
在P型Si襯底109中，P型阱103a形成為被N型阱101包圍。換句話說，P型阱103a、103b形成“島”，而N型阱101形成“海洋”。P型阱103a、103b和N型阱101作為用于邏輯區(qū)的阱。P型阱103a、103b和N型阱101具有分別形成于其上的NMOS晶體管107a、107b以及PMOS晶體管105a、105b、105c作為核心晶體管。也就是說，每個(gè)阱具有形成于其中的相對(duì)于該阱的相反導(dǎo)電型的MOS晶體管(MOSFET)。
NMOS晶體管107a包括柵絕緣膜115a和柵電極113a。PMOS晶體管105a包括柵絕緣膜125a和柵電極123a。
柵絕緣膜115a、125a通過熱氧化形成。因此，柵絕緣膜115a、125a形成在襯底的表面上。另一方面，由多晶硅構(gòu)成的柵電極113a、123a形成為與元件隔離區(qū)111(STI)部分地重疊。
在每相鄰的NMOS晶體管107a、PMOS晶體管105a和N型阱接觸131之間，分別布置元件隔離區(qū)111。在作為參考水平的元件形成表面下的P型阱103a、103b和N型阱101的深度是相等的。在N型阱101的正下方，形成N型阱133。也就是說，N型阱133形成在比P型阱103a、103b的底部更深的水平。
在此，P型阱103a、103b和N型阱101位于作為參考水平的元件形成表面下的幾乎相等的深度水平。由于在通常的半導(dǎo)體器件中P型阱和N型阱位于幾乎相等的水平，能夠通過已知工藝在P型Si襯底109的元件形成表面?zhèn)确€(wěn)定地制作P型阱103a、103b和N型阱101，它們?cè)O(shè)計(jì)為位于幾乎相等的深度水平。
在附圖中表示為兩層垂直疊層的N型阱101和N型阱133可以被假設(shè)為以集成的方式構(gòu)造了單一的N型阱。該集成的N型阱(N型阱101和N型阱133)在垂直于所述元件形成表面的線性方向上具有表現(xiàn)為多個(gè)峰的相反導(dǎo)電型雜質(zhì)的濃度分布。因而，集成的N型阱(N型阱101和N型阱133)的底部形成在比P型阱103a、103b的底部更深的深度水平。
圖1C是本實(shí)施例的半導(dǎo)體器件沿線B-B’截取的垂直剖面圖。
PMOS晶體管105c形成在位于兩個(gè)P型阱103a、103b之間的窄N型阱101上，其中兩個(gè)P型阱103a、103b具有分別形成于其上的兩個(gè)NMOS晶體管107a、107b。形成在N型阱101上的所有PMOS晶體管105a、105b、105c的柵電極123a、123c(部分未示出)的閾值電壓值(其由N型阱101的電位控制)由經(jīng)由單一點(diǎn)N型阱接觸131施加到N型阱101的電壓來控制，其中N型阱接觸131形成在P型Si襯底109的元件形成表面中。
接下來的段落將描述本實(shí)施例的半導(dǎo)體器件的工作。
在本實(shí)施例中，為半導(dǎo)體器件外部地提供電源(未示出)，并被設(shè)置在1.0V的電源電壓。電源與電壓調(diào)整器(未示出)連接。電源經(jīng)由電壓調(diào)整器連接到位于P型Si襯底109的周邊部分的P型阱接觸(未示出)，并且將范圍從0到-2.0V的希望的電壓(Vpw)施加到P型阱接觸。由于P型Si襯底109的P型導(dǎo)電性，所以在該情況中核心區(qū)中的作為多個(gè)“島”區(qū)提供的P型阱103a、103b的全部電位被調(diào)整到Vpw。這使得能夠任意地設(shè)置P型阱103a、103b的多個(gè)“島”的NMOS晶體管的柵電極113a、113b(部分未示出)的閾值電壓值。
另一方面，電源經(jīng)由另一電壓調(diào)整器(未示出)連接到N型阱接觸131，并且將范圍從1.0到3.0V的希望的電壓(Vnw)施加到N型阱接觸131。核心區(qū)的N型阱101的整個(gè)區(qū)作為單一“海洋的”結(jié)構(gòu)是無縫的，從而在N型阱101中的任何地方的電位都被調(diào)整到Vnw[W]。這使得能夠任意設(shè)置N型阱101的多個(gè)P型晶體管105a、105b、105c的柵電極123a、123b(部分未示出)的閾值電壓值。
接下來的段落將參考圖2A、2B、3A、3B、4A、4B、5A和5B來描述本實(shí)施例的半導(dǎo)體器件的制造的工藝步驟。
圖2A和2B是剖面圖，用于說明制造本實(shí)施例的半導(dǎo)體器件的工藝步驟。首先，如圖2A所示，通過已知方法，在P型Si襯底109的元件形成表面上形成元件隔離區(qū)111。通過如下方法形成元件隔離區(qū)111，即通過使用掩模(未示出)在P型Si襯底109的元件形成表面的預(yù)定區(qū)中形成淺溝槽，通過用絕緣材料填充該溝槽，或通過用絕緣膜覆蓋該溝槽的內(nèi)表面并然后用任何其它各種材料填充該溝槽，以由此形成淺溝槽隔離(STI)結(jié)構(gòu)。
接著，如圖2B所示，使用通過構(gòu)圖涂覆在P型Si襯底109的元件形成表面上的光致抗蝕劑而獲得的光致抗蝕劑掩模135，在例如1MeV、2×1013cm-2的條件下離子注入磷，以由此在距離元件形成表面預(yù)定深度處形成“海洋的”N型阱133。N型阱133形成在后面描述的將形成核心區(qū)的PMOS晶體管105c等的區(qū)域的下部。
圖3A和3B是剖面圖，用于說明制造本實(shí)施例的半導(dǎo)體器件的工藝步驟。接著，如圖3A所示，使用光致抗蝕劑掩模135，在例如450keV、2×1013cm-2的條件下離子注入磷，以由此在N型阱133上形成“海洋的”N型阱101。N型阱101不僅形成在后面描述的將形成核心區(qū)的PMOS晶體管105c等的區(qū)域的下方，還作為“海洋”延伸。
接下來，如圖3B所示，去除光致抗蝕劑135，并且使用通過在P型Si襯底109的元件形成表面上新涂覆并構(gòu)圖光致抗蝕劑而形成的光致抗蝕劑掩模145，在例如180keV、3×1013cm-2的條件下離子注入硼，以由此形成P型阱103a、103b。P型阱103a、103b形成在后面描述的將形成核心區(qū)的NMOS晶體管107a、107b等的區(qū)域的下方。
圖4A和4B是剖面圖，用于說明制造該實(shí)施例的半導(dǎo)體器件的工藝步驟。接著，如圖4A所示，去除光致抗蝕劑掩模145，并且通過已知方法在后面描述的將形成NMOS晶體管107a、107b和PMOS晶體管105c的區(qū)域的元件形成表面上形成由硅氧化物膜構(gòu)成的柵絕緣膜115a、115b、125c。柵絕緣膜115a、115b、125c上形成由多晶硅膜構(gòu)成的柵電極113a、113b、123c(側(cè)壁未示出)。更具體地，在P型Si襯底109的元件形成表面上，形成硅氧化物膜和多晶硅膜的層疊膜，然后通過光致抗蝕劑掩模(未示出)的選擇性蝕刻構(gòu)圖層疊膜，以由此形成柵絕緣膜115a、115b、125c以及柵電極113a、113b、123c。
接下來，如圖4B所示，在用光致抗蝕劑掩模(未示出)覆蓋其上形成有PMOS晶體管105c的區(qū)域(具有在其中形成的N型阱101的區(qū)域)的同時(shí)，在例如30keV、5×1015cm-2的條件下將砷(As)離子注入到P型阱103a、103b中，以由此形成作為NMOS晶體管107a、107b的源和漏電極的n+擴(kuò)散區(qū)117a、119a、117b、119b。
圖5A和5B是剖面圖，用于說明制造該實(shí)施例的半導(dǎo)體器件的工藝步驟。如圖5A所示，在用光致抗蝕劑掩模(未示出)覆蓋其上形成有NMOS晶體管107a、107b的區(qū)域(具有在其中形成的P型阱103a、103b的區(qū)域)的同時(shí)，在例如2keV、5×1015cm-2的條件下將硼(B)離子注入到N型阱101中，以由此形成作為PMOS晶體管105c的源和漏電極的P+擴(kuò)散區(qū)127c、129c。
圖5B是示出了圖5A所示的半導(dǎo)體器件的部分“b”的放大的剖面圖。在參考圖3A說明的N型雜質(zhì)的兩步離子注入中，使用通過涂覆和構(gòu)圖光致抗蝕劑獲得的光致抗蝕劑掩模135，在1MeV、2×1013cm-2的條件下將磷離子注入到P型Si襯底109的元件形成表面，以由此在距離元件形成表面預(yù)定的深度水平處形成“海洋的”N型阱133(下部區(qū))。接著，通過光致抗蝕劑掩模135，在450keV、2×1013cm-2的條件下離子注入磷，以由此在N型阱133上形成“海洋的”N型阱101(上部區(qū))。
在此形成在作為參考水平的元件形成表面下的相對(duì)較深水平處的N型阱133易于引起水平方向上注入的磷的擴(kuò)展。相反，在作為參考水平的元件形成表面下的相對(duì)較淺的水平處形成的N型阱101不容易引起注入的磷的這種水平擴(kuò)展。對(duì)于離子注入中的橫向擴(kuò)展，推測這是由于較高的離子注入能量更容易引起橫向擴(kuò)展。為此，N型阱133的水平尺寸趨于比N型阱101的水平尺寸大。也就是說，在沿連接P型阱103a、103b且垂直于元件形成表面的參考平面截取的剖面圖中，N型阱133的寬度易于比位于P型阱103a、103b之間的N型阱101的區(qū)域的寬度大。換句話說，一部分N型阱133易于超出與P型阱103a、103b的一部分底表面(即，P型阱103a、103b的正下方的區(qū)域)接觸的位置。
現(xiàn)在，將本實(shí)施例的工作和效果說明如下。
本實(shí)施例能夠集中地控制P型阱103a、103b上形成的多個(gè)NMOS晶體管107a、107b的柵電極的閾值電壓值。它還能夠集中地控制N型阱101上形成的PMOS晶體管105c的柵電極的閾值電壓值。
本實(shí)施例還實(shí)現(xiàn)了半導(dǎo)體器件的尺寸減小。更具體地，本實(shí)施例在P型阱103a、103b之間無需使用互連，這是因?yàn)椴贾迷趩我籔型Si襯底109上的多個(gè)P型阱“島”103a、103b的電位經(jīng)由P型Si襯底109的底表面?zhèn)鹊膮^(qū)域被彼此連接。這成功地減小了P型Si襯底109外部的互連的長度，并實(shí)現(xiàn)了半導(dǎo)體器件的尺寸減小。
本實(shí)施例還能夠降低半導(dǎo)體器件的N型阱的電阻率。更具體地，在位于P型阱103a和P型阱103b之間的N型阱101的區(qū)域上形成的PMOS晶體管105c以及N型阱接觸131與包含N型阱101的一窄部分的區(qū)域連接，從而沒有N型阱133將導(dǎo)致其間的稍高的電阻率。但是，本實(shí)施例的成功之處在于通過使N型阱133位于深于P型阱103a、103b的深度，降低了PMOS晶體管105c和N型阱接觸131之間的電阻率。
<第二實(shí)施例>
圖6A是水平剖面圖，而圖6B和6C是垂直剖面圖，用于說明第二實(shí)施例的半導(dǎo)體器件的構(gòu)造。
本實(shí)施例的半導(dǎo)體器件的構(gòu)造基本上與第一實(shí)施例的半導(dǎo)體的構(gòu)造相同。本實(shí)施例的構(gòu)造與第一實(shí)施例的構(gòu)造的不同之處在于較深的N型阱233形成在“海洋的”淺N型阱201的下方，但是僅在位于P型阱203a、203b之間且具有在其上形成有PMOS晶體管205c的部分的正下方。
圖6A是本實(shí)施例的半導(dǎo)體器件沿平行于元件形成表面的平面截取的水平剖面圖。
在本實(shí)施例中，在N型阱201的“海洋”中形成P型阱203a、203b的多個(gè)“島”，其中多個(gè)P型阱203a、203b的底部經(jīng)由P型Si襯底209的底部的P型區(qū)彼此連接。換句話說，多個(gè)P型阱203a、203b被它們周圍表面?zhèn)鹊腘型阱201包圍。另一方面，N型阱201形成為單一的“海洋”形式。
P型阱203a具有形成在其上的NMOS晶體管207a。P型阱203b具有形成在其上的NMOS晶體管207b。N型阱201具有形成在其上的PMOS晶體管205a、205b、205c。N型阱201還具有形成于其中的N型阱接觸231。
圖6B是本實(shí)施例的半導(dǎo)體器件沿線A-A’截取的垂直剖面圖。
在P型Si襯底109上，P型阱203a形成為被N型阱201包圍。換句話說，P型阱203a、203b形成“島”，而N型阱201形成“海洋”。P型阱203a、203b和N型阱201作為用于邏輯區(qū)的阱。P型阱203a、203b和N型阱201具有分別形成于其上的NMOS晶體管207a、207b以及PMOS晶體管205a、205b、205c作為核心晶體管。也就是說，每個(gè)阱具有在其上形成的相對(duì)于該阱的相反導(dǎo)電型的MOS晶體管(MOSFET)。
NMOS晶體管207a包括柵絕緣膜215a、柵電極213a、N+擴(kuò)散區(qū)217a(源電極)、以及N+擴(kuò)散區(qū)219a(漏電極)。PMOS晶體管205a包括柵絕緣膜225a、柵電極223a、P+擴(kuò)散區(qū)227c(源電極)、以及P+擴(kuò)散區(qū)229c(漏電極)。
柵絕緣膜215a、225a通過熱氧化形成。因此，柵絕緣膜215a、225a形成在襯底的表面上。另一方面，由多晶硅構(gòu)成的柵電極213a、223a形成為與元件隔離區(qū)211(STI)部分地重疊。
在每相鄰的NMOS晶體管207a、PMOS晶體管205a和N型阱接觸231之間，分別布置元件隔離區(qū)211。在作為參考水平的元件形成表面下的P型阱203a、203b和N型阱201的深度是相等的。
圖6C是本實(shí)施例的半導(dǎo)體器件沿線B-B’截取的垂直剖面圖。
PMOS晶體管205c形成在位于兩個(gè)P型阱203a、203b之間的窄N型阱201上，其中兩個(gè)P型阱203a、203b具有分別形成于其上的兩個(gè)NMOS晶體管207a、207b。形成在N型阱201上的所有PMOS晶體管205a、205b、205c的柵電極213a、213c(部分未示出)的閾值電壓值(其由N型阱201的電位控制)由經(jīng)由單一點(diǎn)N型阱接觸231施加到N型阱201的電壓來控制，其中N型阱接觸231形成在P型Si襯底209的元件形成表面中。
在本實(shí)施例中，N型阱233形成在N型阱201的下方，但僅形成在N型阱201的整個(gè)部分中的如下部分的正下方，即該部分在P型阱203a、203b之間并且具有在其上形成的PMOS晶體管205c。也就是說，N型阱233形成在深于P型阱203a、203b的底部的深度水平處。此外，在N型阱201的整個(gè)部分中的如下部分的正下方?jīng)]有形成N型阱233，即該部分是沒有位于P型阱203a、203b之間的部分。
現(xiàn)在，將本發(fā)明的工作和效果說明如下。
除了第一實(shí)施例的半導(dǎo)體器件的操作和效果之外，本實(shí)施例的半導(dǎo)體器件還具有如下所述的工作和效果。
構(gòu)造本發(fā)明的半導(dǎo)體器件使其增加N型阱的總深度，尤其在極大引起電阻率增加的部分中的N型阱的總深度，從而能夠有效地降低N型阱的電阻率。更具體地，在“海洋的”淺N型阱201下面形成較深的N型阱233，但是僅在位于P型阱203a、203b之間其具有形成于其上的PMOS晶體管205c的部分的正下方，從而能夠有效地降低在該位置處的整個(gè)N型阱(N型阱201和N型阱233)的電阻率。
已經(jīng)參考附圖在上面描述了本發(fā)明，只提供了本發(fā)明的示例性情況，并允許采用任何其它的各種構(gòu)造。
顯然，本發(fā)明并不限于上述實(shí)施例，在不偏離本發(fā)明的范圍和精神的情況下可以修改和變化。例如，盡管在第二實(shí)施例中，在N型阱201的下方但僅在具有形成于其上的PMOS晶體管205c并位于P型阱203a、203b之間的部分的正下方形成較深的N型阱233，但是，也可以在具有形成于其上的PMOS晶體管205c但不位于P型阱203a、203b之間的N型阱201的部分的下方形成較深的N型阱233。
權(quán)利要求
1.一種半導(dǎo)體器件，包括一種導(dǎo)電型的半導(dǎo)體襯底；多個(gè)一種導(dǎo)電型的第一區(qū)，其位于所述半導(dǎo)體襯底的元件形成表面?zhèn)龋龆鄠€(gè)第一區(qū)經(jīng)由所述半導(dǎo)體襯底的底側(cè)彼此電氣連接；相反導(dǎo)電型的第二區(qū)，其無縫地位于所述半導(dǎo)體襯底的元件形成表面?zhèn)葟亩鼑龆鄠€(gè)第一區(qū)中的每個(gè)第一區(qū)的側(cè)面部分；第一晶體管，其位于不少于兩個(gè)所述第一區(qū)中的每個(gè)第一區(qū)上，以及第二晶體管，其位于所述第二區(qū)上；其中所述半導(dǎo)體襯底中的所述第二區(qū)的底部位于作為參考水平的元件形成表面下的深度水平處，該深度水平比所述半導(dǎo)體襯底中的每個(gè)所述第一區(qū)的底部深。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述第二區(qū)在垂直于所述元件形成表面的線性方向上具有表現(xiàn)為多個(gè)峰的相反導(dǎo)電型雜質(zhì)的濃度分布。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述第二區(qū)包括相反導(dǎo)電型的上部區(qū)，其在作為參考水平的所述元件形成表面下的第一深度水平，該第一深度水平幾乎與在所述半導(dǎo)體襯底中的所述第一區(qū)的深度水平相同，從而連續(xù)地包圍所述多個(gè)第一區(qū)中的每個(gè)第一區(qū)的側(cè)面部分；以及相反導(dǎo)電型的下部區(qū)，其在作為參考水平的所述元件形成表面下的第二深度水平，該第二深度水平比所述半導(dǎo)體襯底中的所述第一區(qū)深，從而與所述上部區(qū)接觸。
4.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中所述下部區(qū)位于布置在所述多個(gè)第一區(qū)之間的一部分所述上部區(qū)的底部側(cè)。
5.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中所述下部區(qū)位于所述上部區(qū)的底部側(cè)。
6.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中一部分所述下部區(qū)超出所述第一區(qū)的正下方。
7.根據(jù)權(quán)利要求5的半導(dǎo)體器件，其中一部分所述下部區(qū)超出所述第一區(qū)的正下方。
8.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中所述下部區(qū)位于在其上具有所述第二晶體管的一部分所述上部區(qū)的底表面?zhèn)取?br> 9.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述一種導(dǎo)電型是P型，并且所述相反導(dǎo)電型是N型。
全文摘要
本發(fā)明提供一種高質(zhì)量的半導(dǎo)體器件，其能夠單獨(dú)控制存在于多個(gè)一種導(dǎo)電型的區(qū)和相反導(dǎo)電型的區(qū)中的晶體管的柵電極的閾值電壓值。該半導(dǎo)體包括P型Si襯底(109)、經(jīng)由P型Si襯底(109)的底表面?zhèn)缺舜诉B接的多個(gè)P型阱(103a、103b)、以及包圍多個(gè)P型阱(103a、103b)的側(cè)面部分的N型阱(101)。該半導(dǎo)體器件還具有位于P型阱(103a、103b)上的NMOS晶體管(107a、107b)，以及位于N型阱(101)上的PMOS晶體管(105a、105b、105c)。該半導(dǎo)體器件還具有位于N型阱(101)正下方并與之連接的N型阱(133)。
文檔編號(hào)H01L27/04GK1753184SQ20051009927
公開日2006年3月29日 申請(qǐng)日期2005年9月15日 優(yōu)先權(quán)日2004年9月22日
發(fā)明者益岡完明 申請(qǐng)人:恩益禧電子股份有限公司