專利名稱：自對(duì)準(zhǔn)金屬硅化物工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件工藝，尤其涉及一種制作自對(duì)準(zhǔn)金屬硅化物(salicide)的方法。
背景技術(shù)：
在半導(dǎo)體集成電路的工藝中，金屬氧化物半導(dǎo)體(metal-oxide-semiconductor，MOS)晶體管是一種極重要的電子元件，而隨著半導(dǎo)體元件的尺寸越來越小，MOS晶體管的工藝步驟也有許多的改進(jìn)，以制造出體積小而高品質(zhì)的MOS晶體管。
現(xiàn)有的MOS晶體管工藝是在半導(dǎo)體襯底上形成柵極結(jié)構(gòu)之后，再于柵極結(jié)構(gòu)相對(duì)兩側(cè)的襯底中形成輕摻雜漏極結(jié)構(gòu)(lightly doped drain，LDD)。接著于柵極結(jié)構(gòu)側(cè)邊形成側(cè)壁子(spacer)，并以此柵極結(jié)構(gòu)及側(cè)壁子作為掩模，進(jìn)行離子注入步驟，以于半導(dǎo)體襯底中形成源極/漏極區(qū)。而為了要將晶體管的柵極、源極與漏極適當(dāng)電連接于電路中，因此需要形成接觸插塞(contactplug)來進(jìn)行導(dǎo)通。通常接觸插塞的材質(zhì)為鎢(W)、銅等金屬導(dǎo)體，然其與柵極結(jié)構(gòu)、源極/漏極區(qū)等多晶或單晶硅等材質(zhì)之間的直接導(dǎo)通并不理想；因此為了改善金屬插塞與柵極結(jié)構(gòu)、源極/漏極區(qū)之間的歐姆接觸(Ohmicontact)，通常會(huì)在柵極結(jié)構(gòu)、源極/漏極區(qū)的表面再形成一金屬硅化物(silicide)。
目前大多是利用自對(duì)準(zhǔn)金屬硅化物(self-aligned silicide，salicide)工藝來形成金屬硅化物；亦即在形成源極/漏極區(qū)之后，再形成一鈷(Co)、鈦(Ti)、鎳(Ni)等金屬層覆蓋于源極/漏極區(qū)與柵極結(jié)構(gòu)上方，然后進(jìn)行一快速升溫退火(RTA)工藝使金屬層與柵極結(jié)構(gòu)、源極/漏極區(qū)中的硅反應(yīng)，形成金屬硅化物來降低源極/漏極區(qū)的薄層電阻(sheet resistance)。
然而，以這個(gè)方式形成金屬硅化物也會(huì)產(chǎn)生一些問題，就是在形成金屬硅化物時(shí)，金屬層中的金屬原子會(huì)擴(kuò)散進(jìn)硅襯底中并消耗掉源極/漏極區(qū)中的硅來完成，不但原本源極/漏極區(qū)中的晶格結(jié)構(gòu)會(huì)遭到破壞，甚至?xí)?dǎo)致源極/漏極區(qū)和硅襯底之間的PN結(jié)與硅化金屬層間的距離過近會(huì)與源極/漏極區(qū)中的硅發(fā)生反應(yīng)，并破壞部分源極/漏極區(qū)的部分結(jié)構(gòu)，尤其在超淺結(jié)(ultra shallow junction，USJ)的設(shè)計(jì)中，甚至?xí)斐山饘俟杌锱c襯底直接接觸，進(jìn)而導(dǎo)致元件失效的狀況。
請(qǐng)參照?qǐng)D1，圖1與圖2為現(xiàn)有制作自對(duì)準(zhǔn)金屬硅化物的工藝示意圖。如圖1所示，首先在襯底60上形成由柵極介電層62與柵極64所構(gòu)成的柵極結(jié)構(gòu)66之后，接著進(jìn)行一離子注入步驟，以于襯底60中形成輕摻雜漏極結(jié)構(gòu)70。隨后于柵極結(jié)構(gòu)66的側(cè)壁形成襯墊層67及側(cè)壁子68，并進(jìn)行另一離子注入步驟，以于側(cè)壁子68兩側(cè)的襯底60中形成源極/漏極區(qū)域72。然后進(jìn)行一濕式清洗工藝，以去除柵極結(jié)構(gòu)66與源極/漏極區(qū)域72表面的不純顆?；蛟趸铮⑦M(jìn)行一除水氣(degas)步驟來移除因濕式清洗工藝所形成的多余水氣。隨后，于襯底60表面濺鍍一金屬層74，例如一鎳金屬層，并覆蓋在柵極64、側(cè)壁子68、以及襯底60表面。如圖2所示，接著進(jìn)行一快速升溫退火工藝(rapid thermal anneal，RTA)，使金屬層74與柵極64以及源極/漏極區(qū)域72接觸的部分反應(yīng)成硅化金屬層76。最后再利用一選擇性濕式蝕刻，例如以NH4OH/H2O2/H2O或H2SO4/H2O2的混合溶液來去除未反應(yīng)成金屬硅化物的金屬層74。
如上所述，為了避免晶體管的設(shè)計(jì)因元件集成度的增加而縮小之后所衍生的MOS短溝道效應(yīng)(short channel effects)，并改善集成電路的內(nèi)連線電阻值(interconnect resistance)，因此必須縮小晶體管的源極與漏極的結(jié)深度(junction depth)來制作含有金屬硅化物的晶體管。然而在源極與漏極的結(jié)深度縮小的同時(shí)，若薄化源極與漏極上的金屬硅化物的厚度，則可能會(huì)造成過高的內(nèi)連線電阻值(interconnect resistance)與接觸電阻(contact resistance)；但是若維持源極與漏極上的金屬硅化物在一定厚度，則可能會(huì)導(dǎo)致源極/漏極區(qū)72和硅襯底60之間的PN結(jié)與硅化金屬層76間的距離過近而使MOS晶體管發(fā)生誘發(fā)結(jié)漏電(junction leakage)。而且在進(jìn)行硅化金屬反應(yīng)前的濕式清洗工藝所使用的溶劑也會(huì)對(duì)柵極與側(cè)壁子之間的襯墊層造成侵蝕，使后續(xù)進(jìn)行硅化金屬反應(yīng)時(shí)，硅化金屬更容易接近溝道區(qū)域，而產(chǎn)生所謂“硅化鎳導(dǎo)通(nickel silicide piping)效應(yīng)”。
除此之外，部分的金屬硅化物的熱穩(wěn)定性(thermal stability)不佳，即使還未進(jìn)行快速升溫退火處理之前，一開始在金屬濺鍍工藝中形成的初鍍膜(as-deposition)也會(huì)由于產(chǎn)生等離子體的PVD反應(yīng)室的工藝溫度較高，或因?yàn)榻饘俪练e前的除水氣步驟的高溫度而形成呈多晶狀(polycrystalline)結(jié)構(gòu)的金屬硅化物，亦即當(dāng)溫度太高或高溫處理時(shí)間稍長(zhǎng)時(shí)，金屬硅化物就會(huì)發(fā)生團(tuán)塊化(agglomeration)的現(xiàn)象，變成一塊塊不相聯(lián)的團(tuán)狀物，導(dǎo)致薄層電阻(sheet resistance)的上升，甚至在后續(xù)的高溫工藝中發(fā)生轉(zhuǎn)換，消耗過多的硅，而在淺結(jié)上造成尖突(spiking)的現(xiàn)象或形成高電阻率(resistivity)的結(jié)構(gòu)，例如低電阻率的硅化鎳(NiSi)型態(tài)(約小于20μΩ-cm)會(huì)被轉(zhuǎn)變成高電阻率的二硅化鎳(NiSi2)型態(tài)(約50μΩ-cm)。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種改良的自對(duì)準(zhǔn)金屬硅化物工藝，以解決上述現(xiàn)有技藝的問題。
根據(jù)本發(fā)明，揭露了一種自對(duì)準(zhǔn)金屬硅化物(salicide)工藝。首先提供一襯底，且該襯底表面包括至少一硅導(dǎo)電層，然后對(duì)該襯底進(jìn)行一除水氣(degas)步驟，并對(duì)該襯底進(jìn)行一冷卻步驟；接著沉積一金屬層于該襯底表面，且該金屬層與該硅導(dǎo)電層表面相接觸，然后進(jìn)行一熱工藝，以使接觸該金屬層的該硅導(dǎo)電層表面形成一硅化金屬層，最后去除未反應(yīng)的該金屬層。
根據(jù)本發(fā)明，還揭露一種自對(duì)準(zhǔn)金屬硅化物工藝。首先提供一襯底，且該襯底表面包括至少一硅導(dǎo)電層，然后進(jìn)行一第一低溫沉積步驟，以于該襯底表面形成一金屬層，且該金屬層與該硅導(dǎo)電層表面相接觸；接著進(jìn)行一第二低溫沉積步驟，以于該金屬層表面形成一遮蓋層，然后進(jìn)行一快速升溫退火工藝(RTA)，以使接觸該金屬層的該硅導(dǎo)電層表面形成一硅化金屬層。最后去除未反應(yīng)的該金屬層以及該遮蓋層。
本發(fā)明主要提供一種新工藝以減低熱預(yù)算，并在形成自對(duì)準(zhǔn)金屬硅化物于襯底時(shí)，增進(jìn)該自對(duì)準(zhǔn)金屬硅化物工藝在熱預(yù)算上的穩(wěn)定性，除了可減低現(xiàn)有金屬硅化物因溫度太高或高溫處理時(shí)間稍長(zhǎng)而發(fā)生團(tuán)塊化現(xiàn)象而導(dǎo)致薄層電阻上升，并同時(shí)能改進(jìn)后續(xù)因高溫工藝中發(fā)生轉(zhuǎn)換，消耗過多的硅而在淺結(jié)上造成尖突現(xiàn)象或低電阻率的硅化鎳(NiSi)型態(tài)會(huì)被轉(zhuǎn)變成高電阻率的二硅化鎳(NiSi2)型態(tài)的問題。


圖1與圖2為現(xiàn)有制作自對(duì)準(zhǔn)金屬硅化物的工藝示意圖；圖3至圖5為本發(fā)明的自對(duì)準(zhǔn)金屬硅化物工藝應(yīng)用在MOS晶體管的工藝示意圖；圖6為本發(fā)明制作一具有硅化金屬的晶體管元件的流程示意圖。
主要元件符號(hào)說明60 襯底 62 柵極介電層64 柵極 66 柵極結(jié)構(gòu)67 襯墊層68 側(cè)壁子70 輕摻雜漏極結(jié)構(gòu)72 源極/漏極區(qū)域74 金屬層76 硅化金屬層100 襯底 102 柵極介電層104 柵極 106 柵極結(jié)構(gòu)107 襯墊層 108 側(cè)壁子110 輕摻雜漏極結(jié)構(gòu) 112 源極/漏極區(qū)域114 金屬層 116 遮蓋層118 硅化金屬層161～164流程方法具體實(shí)施方式
請(qǐng)參照?qǐng)D3至圖5，圖3至圖5為本發(fā)明的自對(duì)準(zhǔn)金屬硅化物工藝應(yīng)用在MOS晶體管的工藝示意圖。如圖3所示，首先提供一襯底100，例如一晶片(wafer)或硅覆絕緣(SOI)襯底，且襯底100表面具有至少一由單晶硅、多晶硅或外延硅所組成的硅導(dǎo)電層(未圖示)。其中，該硅導(dǎo)電層可針對(duì)不同產(chǎn)品需求與工藝設(shè)計(jì)而包括有柵極、源極/漏極區(qū)域、字線或電阻等結(jié)構(gòu)，在本發(fā)明圖3至圖5的優(yōu)選實(shí)施例中是以MOS晶體管的柵極結(jié)構(gòu)102與源極/漏極區(qū)域112進(jìn)行說明。如圖3所示，柵極結(jié)構(gòu)102包括有柵極介電層102以及柵極104，且柵極介電層102是由二氧化硅等介電材料所構(gòu)成，而柵極104則是由摻雜多晶硅(doped polysilicon)等導(dǎo)電材料所構(gòu)成。
隨后進(jìn)行一輕摻雜離子注入工藝，利用柵極104作為一掩模并將一輕摻雜質(zhì)(未圖示)注入柵極104相對(duì)兩側(cè)的襯底100內(nèi)，以于襯底100內(nèi)形成源極/漏極延伸區(qū)域110。接著于柵極結(jié)構(gòu)106周圍側(cè)壁形成一襯墊層107，例如一硅氧層，然后在襯墊層107上再形成一由氮硅化合物組成的側(cè)壁子108。接著進(jìn)行一重?fù)诫s離子注入工藝，利用柵極104與側(cè)壁子108作為一掩模并將一重?fù)诫s質(zhì)(未圖示)注入襯底100內(nèi)，以于襯底100中形成一摻雜濃度較高的源極/漏極區(qū)域112。緊接著進(jìn)行一高溫退火(thermal annealing)工藝，利用1000至1050℃的高溫來活化襯底100內(nèi)的摻雜質(zhì)，并同時(shí)修補(bǔ)在各離子注入工藝中受損的襯底100表面的晶格結(jié)構(gòu)。
接著進(jìn)行一濕式清洗步驟(wet cleaning step)，用以清除殘留于柵極104頂部與源極/漏極區(qū)域112表面的原生氧化物(native oxide)與其他不純物質(zhì)。然后在將襯底100置入一物理氣相沉積(PVD)反應(yīng)室之后，隨即利用100℃至400℃的溫度對(duì)襯底100進(jìn)行一除水氣(degas)步驟，用以去除濕式清洗步驟所殘余于襯底100表面多余的水氣。接著再進(jìn)行一冷卻步驟，例如利用一惰性氣體或晶片冷卻裝置(wafer cooling chiller)與襯底100接觸，用以冷卻襯底100至一預(yù)定溫度，例如50℃以下，且本發(fā)明的優(yōu)選預(yù)定溫度是室溫。
接著利用原位(in-situ)沉積的方式，控制PVD反應(yīng)室內(nèi)的工藝溫度在150℃以下，以于襯底100上濺鍍一金屬層114，并覆蓋于柵極結(jié)構(gòu)106、側(cè)壁子108以及源極/漏極區(qū)域112表面，如圖3所示。其中，金屬層114是選自鎢、鈷、鈦、鎳、鉑、鈀、鉬等或上述金屬的合金。此外，由于部分的金屬硅化物在形成之后，例如NiSi，常會(huì)造成極大的結(jié)漏電流，因此本發(fā)明可再利用一遮蓋層來避免快速升溫退火(RTA)工藝中的氧原子擴(kuò)散進(jìn)入，并改善在元件隔離區(qū)邊緣的材料應(yīng)力。如圖4所示，持續(xù)維持該P(yáng)VD反應(yīng)室內(nèi)的工藝溫度低于150℃，并同時(shí)沉積一由鈦或氮化鈦所組成的遮蓋層116于金屬層114表面，以利用遮蓋層116來抑制后續(xù)快速升溫退火工藝時(shí)金屬層114的氧含量，進(jìn)而改善漏電流特性。
如圖5所示，接著進(jìn)行一快速升溫退火工藝(RTA)，同樣可利用原位(in-situ)升溫的方式，將襯底100加熱至大約200～400度。在進(jìn)行加熱步驟的同時(shí)，任何與金屬層114所接觸到的柵極104以及源極/漏極區(qū)域112表面將會(huì)反應(yīng)并形成硅化金屬層118。然后于快速升溫退火處理后，再利用典型的濕蝕刻化學(xué)溶液，例如氨水、過氧化氫、鹽酸、硫酸、硝酸、以及醋酸等混和溶液來進(jìn)行一蝕刻步驟，用以移除未反應(yīng)的金屬層114以及遮蓋層116。
由于本發(fā)明是將置于PVD反應(yīng)室的襯底100，在完成100℃至400℃的除水氣(degas)步驟之后，便先對(duì)襯底100進(jìn)行一冷卻至室溫的步驟，然后維持該反應(yīng)室的工藝溫度低于150℃的條件下，依序沉積一由鎳等原子所組成的金屬層114以及鈦或氮化鈦所組成的遮蓋層116，因此可大量減少初鍍膜(as-deposition)于金屬濺鍍與沉積步驟中形成團(tuán)塊化(agglomeration)及薄層電阻(sheet resistance)上升的現(xiàn)象，進(jìn)而減低淺結(jié)上發(fā)生尖突(spiking)的狀況。除此之外，本發(fā)明在除水氣(degas)之后的冷卻步驟以及低溫濺鍍工藝，更可有效改善現(xiàn)有在進(jìn)行金屬沉積工藝中因溫度過高而導(dǎo)致結(jié)發(fā)生漏電流的問題，并同時(shí)降低自對(duì)準(zhǔn)金屬硅化物的穿刺(spiking)以及導(dǎo)通(piping)等效應(yīng)的產(chǎn)生。
綜合上述說明，請(qǐng)參照?qǐng)D6，圖6為本發(fā)明制作一具有硅化金屬的晶體管元件的流程示意圖。如圖6所示，本發(fā)明的自對(duì)準(zhǔn)金屬硅化物(salicide)工藝可簡(jiǎn)述為下列步驟首先將一硅晶片襯底置于一工藝反應(yīng)室中，例如一物理氣相沉積(PVD)的工藝反應(yīng)室，以進(jìn)行一除水氣步驟161，其中該工藝反應(yīng)室的溫度是介于100℃至400℃之間。接著進(jìn)行一冷卻步驟162，用以冷卻該硅晶片襯底至一預(yù)定溫度，例如50℃以下，且該優(yōu)選預(yù)定溫度是室溫，藉以降低除水氣步驟161而升高的晶片溫度。然后控制工藝反應(yīng)室內(nèi)的溫度于150℃以下，并進(jìn)行一金屬濺鍍步驟163，以于該硅晶片襯底上形成一金屬層，例如鎳或鎳合金金屬層。最后，同樣維持工藝反應(yīng)室內(nèi)的溫度低于150℃的環(huán)境下，進(jìn)行一沉積步驟164，用以形成一由鈦或氮化鈦所組成的頂蓋層于鎳金屬層上。
相比于現(xiàn)有制作自對(duì)準(zhǔn)硅化物的方法，本發(fā)明主要提供一種新工藝以減低熱預(yù)算，并于形成自對(duì)準(zhǔn)金屬硅化物于襯底時(shí)，增進(jìn)該自對(duì)準(zhǔn)金屬硅化物工藝在熱預(yù)算上的穩(wěn)定性，除了可減低現(xiàn)有金屬硅化物因溫度太高或高溫處理時(shí)間稍長(zhǎng)而發(fā)生團(tuán)塊化現(xiàn)象而導(dǎo)致薄層電阻上升，并同時(shí)能改進(jìn)后續(xù)因高溫工藝中發(fā)生轉(zhuǎn)換，消耗過多的硅而在淺結(jié)上造成尖突現(xiàn)象或低電阻率的硅化鎳(NiSi)型態(tài)會(huì)被轉(zhuǎn)變成高電阻率的二硅化鎳(NiSi2)型態(tài)的問題。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種自對(duì)準(zhǔn)金屬硅化物工藝，包括下列步驟提供一襯底，且該襯底表面包括至少一硅導(dǎo)電層；對(duì)該襯底進(jìn)行一除水氣步驟；對(duì)該襯底進(jìn)行一冷卻步驟；沉積一金屬層于該襯底表面，且該金屬層與該硅導(dǎo)電層表面相接觸；進(jìn)行一熱工藝，以使接觸該金屬層的該硅導(dǎo)電層表面形成一硅化金屬層；以及去除未反應(yīng)的該金屬層。
2.如權(quán)利要求1所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該襯底包括晶片或硅覆絕緣襯底。
3.如權(quán)利要求1所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該硅導(dǎo)電層的組成包括單晶硅、多晶硅或外延硅，用來形成柵極結(jié)構(gòu)、源極/漏極區(qū)域、字線或電阻。
4.如權(quán)利要求3所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該柵極結(jié)構(gòu)還包括一柵極介電層、一多晶硅柵極以及至少一側(cè)壁子設(shè)置于該多晶硅柵極的周圍側(cè)壁。
5.如權(quán)利要求1所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該除水氣步驟的溫度是介于100℃至400℃。
6.如權(quán)利要求1所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該冷卻步驟是用來冷卻完成該除水氣步驟的該襯底至一預(yù)定溫度。
7.如權(quán)利要求6所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該預(yù)定溫度是低于50℃。
8.如權(quán)利要求7所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該預(yù)定溫度的最佳溫度為室溫。
9.如權(quán)利要求1所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該金屬層包括鎢、鈷、鈦、鎳、鉑、鈀、鉬或上述金屬的合金。
10.如權(quán)利要求1所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中在形成該金屬層之后，還包括形成一遮蓋層的步驟，用以于該金屬層表面上形成一遮蓋層。
11.如權(quán)利要求10所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該遮蓋層包括鈦或氮化鈦。
12.一種自對(duì)準(zhǔn)金屬硅化物工藝，包括下列步驟提供一襯底，且該襯底表面包括至少一硅導(dǎo)電層；進(jìn)行一第一低溫沉積步驟，以于該襯底表面形成一金屬層，且該金屬層與該硅導(dǎo)電層表面相接觸；進(jìn)行一第二低溫沉積步驟，以于該金屬層表面形成一遮蓋層；進(jìn)行一快速升溫退火工藝，以使接觸該金屬層的該硅導(dǎo)電層表面形成一硅化金屬層；以及去除未反應(yīng)的該金屬層以及該遮蓋層。
13.如權(quán)利要求12所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該襯底包括一晶片或硅覆絕緣襯底。
14.如權(quán)利要求12所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該硅導(dǎo)電層的組成包括單晶硅、多晶硅或外延硅，用來形成柵極結(jié)構(gòu)、源極/漏極區(qū)域、字線或電阻。
15.如權(quán)利要求14所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該柵極結(jié)構(gòu)還包括一柵極介電層、一多晶硅柵極以及至少一側(cè)壁子設(shè)置于該多晶硅柵極的周圍側(cè)壁。
16.如權(quán)利要求12所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該金屬層包括鎢、鈷、鈦、鎳、鉑、鈀、鉬或上述金屬的合金。
17.如權(quán)利要求12所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該第一低溫沉積步驟的溫度是低于或等于150℃。
18.如權(quán)利要求12所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該遮蓋層包括鈦或氮化鈦。
19.如權(quán)利要求12所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該第二低溫沉積步驟的溫度是低于或等于150℃。
20.如權(quán)利要求12所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中在進(jìn)行該第一低溫沉積步驟之前，該方法還包括下列步驟對(duì)該襯底進(jìn)行一清洗步驟；對(duì)該襯底進(jìn)行一除水氣步驟；以及對(duì)該襯底進(jìn)行一冷卻步驟。
21.如權(quán)利要求20所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該除水氣步驟的溫度是介于100℃至400℃。
22.如權(quán)利要求20所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該冷卻步驟的溫度是低于50℃，用來冷卻完成該除水氣步驟的該襯底至一預(yù)定溫度。
23.如權(quán)利要求22所述的自對(duì)準(zhǔn)金屬硅化物工藝，其中該預(yù)定溫度的最佳溫度為室溫。
全文摘要
本發(fā)明是揭露一種自對(duì)準(zhǔn)金屬硅化物(salicide)工藝。首先提供一表面包括至少一硅導(dǎo)電層的襯底。然后對(duì)該襯底進(jìn)行一除水氣(degas)步驟，并對(duì)該襯底進(jìn)行一冷卻步驟。接著沉積一金屬層于該襯底表面，且該金屬層與該硅導(dǎo)電層表面相接觸。然后進(jìn)行一熱工藝，以使接觸該金屬層的該硅導(dǎo)電層表面形成一硅化金屬層，最后去除未反應(yīng)的該金屬層。
文檔編號(hào)H01L21/3205GK1937177SQ200510106939
公開日2007年3月28日 申請(qǐng)日期2005年9月22日 優(yōu)先權(quán)日2005年9月22日
發(fā)明者張毓藍(lán), 謝朝景, 江怡穎, 陳意維, 洪宗佑, 李佳蓉 申請(qǐng)人:聯(lián)華電子股份有限公司