專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法，特別涉及具有CUB(CapacitorUnder Bit-Line)結(jié)構(gòu)的DRAM混載半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
在DRAM混載LSI中，由于能夠擴(kuò)大存儲(chǔ)邏輯之間的數(shù)據(jù)總線的寬度，所以被認(rèn)為非常適合進(jìn)行高速大量的數(shù)據(jù)處理。進(jìn)而，由于DRAM混載LSI具有不需要印刷基板等的封裝外部的布線、可以實(shí)現(xiàn)系統(tǒng)的節(jié)能這一性質(zhì)，所以作為系統(tǒng)LSI非常優(yōu)異。
下面，參照附圖，講述現(xiàn)有技術(shù)的DRAM混載半導(dǎo)體裝置的制造方法中的課題。圖4(a)、(b)及圖5，是表示現(xiàn)有技術(shù)的在存儲(chǔ)電容的上層形成比特線的具有CUB結(jié)構(gòu)的DRAM混載半導(dǎo)體裝置的制造工序的剖面圖。此外，圖4(a)、(b)及圖5所示的那種CUB結(jié)構(gòu)，例如在非專利文獻(xiàn)1中記述著。
在現(xiàn)有技術(shù)的DRAM混載半導(dǎo)體裝置的制造方法中，在開始圖4(a)所示的工序時(shí)刻，在DRAM區(qū)域14O中的基板101上，設(shè)置有具有源·漏擴(kuò)散層104及柵電極106的DRAM單元晶體管140a，在邏輯區(qū)141中的基板101中，設(shè)置有具有源·漏擴(kuò)散層103及柵電極105的邏輯晶體管141a，然后，在DRAM單元晶體管140a及邏輯晶體管141a之上，形成第1層間絕緣膜107和第2層間絕緣膜115。在邏輯區(qū)141及DRAM區(qū)域14O中的第1層間絕緣膜107中，分別設(shè)置有與源·漏擴(kuò)散層103、104接觸的觸頭108、109。在DRAM區(qū)140中，設(shè)置有貫通第2層間絕緣膜115到達(dá)觸頭109的槽142，槽142的底面及側(cè)面，被存儲(chǔ)電極116覆蓋(凹面型concave)。在存儲(chǔ)電極116的上面及第2層間絕緣膜115的上面，隔著電容絕緣膜117，全面設(shè)置由TiN膜構(gòu)成的板式電極(plate電極)125。然后，在圖4(a)所示的工序中，在板式電極125上形成光致抗蝕劑121，進(jìn)行布圖后，在板式電極125中的位于DRAM區(qū)140的部分，形成比特線接觸開口部122，在TiN膜中的邏輯區(qū)141的部分，形成大開口部123。
接著，在圖4(b)所示的工序中，在第2層間絕緣膜115及板式電極125上堆積第3層間絕緣膜127，采用CMP法使其平坦。然后，在第3層間絕緣膜127上，形成光致抗蝕劑128。
接著，在圖5所示的工序中，以光致抗蝕劑128(見圖4(b))為掩模，進(jìn)行腐蝕，從而在DRAM區(qū)140中形成到達(dá)板式電極125的槽143和除去被比特線接觸開口部122開口的部位的后構(gòu)成的槽144。同時(shí)，在邏輯區(qū)141中，形成貫通第3層間絕緣膜127及第2層間絕緣膜115到達(dá)觸頭108的槽145。然后，將金屬埋入槽143～145，從而形成板式觸頭130、比特線觸頭131及邏輯部觸頭129。然后，形成與各觸頭129～131接觸的金屬布線132。
在上述現(xiàn)有技術(shù)的DRAM混載半導(dǎo)體裝置的制造方法中，在圖4(a)所示的工序中，在對(duì)板式電極125進(jìn)行腐蝕時(shí)，在寬度比大開口部123狹窄的比特線接觸開口部122中，由于微輸入效應(yīng)而使腐蝕速率下降。因此，大口部123所在的區(qū)域，受到過度腐蝕，連位于板式電極125之下的第2層間絕緣膜115也受到腐蝕。因此，在DRAM區(qū)140和邏輯區(qū)141之間，產(chǎn)生由板式電極125的高度和被過度腐蝕的第2層間絕緣膜115的深度形成的很大的階差。在這種狀態(tài)下，如圖4(b)所示，形成第3層間絕緣膜127后，階差就會(huì)反映到第3層間絕緣膜127的上面。然后，在第3層間絕緣膜127之上涂敷光致抗蝕劑128后，就會(huì)出現(xiàn)起因于該階差的焦點(diǎn)不準(zhǔn)所導(dǎo)致的析象不良。其結(jié)果，在圖5所示的工序中，在形成槽143～145的時(shí)候，就難以控制其深度，出現(xiàn)開口不良的問題。具體地說，槽144的深度比所需的值淺，沒有到達(dá)觸頭110，致使比特線蝕頭131和觸頭110互不接觸。
圖6(a)、(b)，是表示現(xiàn)有技術(shù)的在比特線的上層形成存儲(chǔ)電容的具有COB(Capacitor Over Bit-Line)結(jié)構(gòu)的DRAM混載半導(dǎo)體裝置的制造工序的剖面圖。此外，圖6(a)、(b)所示的制造方法，例如在專利文獻(xiàn)1中記述著。
在現(xiàn)有技術(shù)的DRAM混載半導(dǎo)體裝置的制造方法中，在開始進(jìn)行圖6(a)所示的工序的時(shí)刻，在第3層間絕緣膜165形成的槽192的底面及側(cè)面，設(shè)置著存儲(chǔ)電極166和電容絕緣膜167(凹面型concave)。在存儲(chǔ)電極166的底面，通過和存儲(chǔ)節(jié)點(diǎn)觸頭164和比特線162同一層形成的接觸焊點(diǎn)161和觸頭159做媒介，與DRAM單元晶體管的源·漏擴(kuò)散層154電連接。然后，在圖6(a)所示的工序中，在電容絕緣膜167之上全面堆積TiN膜(未圖示)，使用光致抗蝕劑171進(jìn)行布圖，從而在DRAM區(qū)190中形成板式電極175，在邏輯區(qū)191中形成偽板式電極176。
接著，在圖6(b)所示的工序中，在DRAM區(qū)190中形成貫通板式電極175的板式接觸孔195，在邏輯區(qū)191中的沒有設(shè)置偽板式電極176的區(qū)域，形成貫通第3層間絕緣膜165及第2層間絕緣膜163后到達(dá)接觸焊點(diǎn)161的接觸孔194。然后，用阻擋膜195覆蓋板式接觸孔195及接觸孔194的表面后，再埋入TiN，從而形成板式觸頭180及邏輯部觸頭179。最后，在板式觸頭180及邏輯部觸頭179之上，形成金屬布線182。
在以上所述的現(xiàn)有技術(shù)的DRAM混載半導(dǎo)體裝置的制造方法中，由于在邏輯區(qū)191形成偽板式電極176，所以在DRAM區(qū)190和邏輯區(qū)191之間，不會(huì)出現(xiàn)起因于板式電極175的膜厚的階差。進(jìn)而，在邏輯部191中，可以不形成圖4(a)、(b)及圖5所示的那種大開口，只形成旨在形成邏輯部觸頭179的開口即可。該開口的口徑，只要是在邏輯部觸頭179的直徑上加上余量的值即可，能夠大致統(tǒng)一地設(shè)定，所以腐蝕時(shí)不易出現(xiàn)微輸入效應(yīng)。因此，不會(huì)產(chǎn)生腐蝕的不均勻性，能夠減少邏輯區(qū)191中的過腐蝕量。這樣，由于能夠抑制邏輯區(qū)191中的第3層間絕緣膜165的往下挖，所以在DRAM區(qū)190和邏輯區(qū)191之間，不容易出現(xiàn)階差。
專利文獻(xiàn)1特開2003-31690號(hào)公報(bào)非專利文獻(xiàn)1VLSI Symp.Tech.Dig.，p.29，2001(M Takeuchi，etal.)可是，在圖6(a)、(b)所示的現(xiàn)有技術(shù)的DRAM混載半導(dǎo)體裝置的制造方法中，由偽板式電極176產(chǎn)生的寄生電容成為一個(gè)大問題。特別是對(duì)于作為SRAM的置換存儲(chǔ)器的DRAM超高速的要求而言，這個(gè)問題成為致命傷，所以在這種情況下，很難在邏輯區(qū)191形成偽板式電極176。
另外，為了減小邏輯部觸頭179的縱橫尺寸比，將板式電極175及偽板式電極176薄膜化后，板式觸頭180就穿過板式電極125，實(shí)質(zhì)上只與板式電極175的側(cè)面接觸。這時(shí)，就會(huì)造成板式觸頭180和板式電極175的接觸不穩(wěn)定的問題。

發(fā)明內(nèi)容
鑒于上述情況，本發(fā)明的目的在于提供能夠不出現(xiàn)寄生電容增大等問題地抑制DRAM區(qū)與邏輯區(qū)之間的層間絕緣膜的階差的發(fā)生，而且能夠更正確地調(diào)整板式觸點(diǎn)的深度的半導(dǎo)體裝置及其制造方法。
本發(fā)明的半導(dǎo)體裝置，具備由下述部件構(gòu)成的電容器存儲(chǔ)電極；在所述存儲(chǔ)電極之上設(shè)置的電容絕緣膜；在所述電容絕緣膜之上設(shè)置，具有第1導(dǎo)體膜和配置在所述第1導(dǎo)電膜之上、腐蝕速率與所述第1導(dǎo)體膜不同的第2導(dǎo)體膜的板式電極。
在具有這種結(jié)構(gòu)的半導(dǎo)體裝置的制造工序中，在加工板式電極之際，在基板的上面全面形成第1導(dǎo)電膜及第2導(dǎo)體膜后，以對(duì)第2導(dǎo)體膜的腐蝕速率高、對(duì)第1導(dǎo)體膜的腐蝕速率低的條件進(jìn)行腐蝕，從而將第1導(dǎo)體膜作為限制器，在第2導(dǎo)體膜上布圖后，能夠去掉殘存在的第1導(dǎo)體膜。在現(xiàn)有技術(shù)中，為了加工板式電極而進(jìn)行腐蝕后，在微輸入效應(yīng)的作用下，在沒有設(shè)置電容器的區(qū)域引起過度腐蝕，在設(shè)置電容器的區(qū)域和不設(shè)置的區(qū)域交界處出現(xiàn)階差。但在本發(fā)明中，即使在沒有設(shè)置電容器的區(qū)域也由于第1導(dǎo)體膜成為限制器，所以不會(huì)將配置在第1導(dǎo)體膜之下的層除去，能夠防止出現(xiàn)上述階差，這樣，往加工板式電極后的基板上涂敷抗蝕劑后，也不會(huì)出現(xiàn)起因于階差的焦點(diǎn)不準(zhǔn)，所以不會(huì)使析象不良，能夠更正確地控制開口的深度及寬度，不會(huì)出現(xiàn)開口不良。這樣，就能提高制造時(shí)的成品率。
另外，與現(xiàn)有技術(shù)的專利文獻(xiàn)上記述的技術(shù)不同，在本發(fā)明的半導(dǎo)體裝置中，因?yàn)樵诓辉O(shè)置電容器的區(qū)域不殘存板式電極，所以不會(huì)出現(xiàn)產(chǎn)生寄生電容的問題。
所述存儲(chǔ)電極、所述電容絕緣膜及所述板式電極，構(gòu)成DRAM電容器；所述電容器，可以設(shè)置在比特線的下方。
所述第1導(dǎo)體膜，最好含氧。這樣，可以使第1導(dǎo)體膜和第2導(dǎo)體膜的腐蝕速率大不相同。
所述第1導(dǎo)體膜，最好是含氧的TiN膜。這時(shí)，在400度以下的低溫中形成TiN膜后，再在那種溫度下供給NH3，反復(fù)進(jìn)行退火，從而能夠形成第1導(dǎo)體膜。這是因?yàn)樵诘蜏刂行纬傻腡iN膜的結(jié)晶性低，所以氧容易在膜中擴(kuò)散的緣故。
所述第1導(dǎo)體膜所含的氧的濃度，最好在5atm％以上30atm％以下。
還具有第1層間絕緣膜，所述存儲(chǔ)電極可以覆蓋所述第1層間絕緣膜設(shè)置的槽的側(cè)面及底面。
還可以具備在所述板式電極之上，設(shè)置第2層間絕緣膜，貫通所述第2層間絕緣膜，與所述板式電極的上面或內(nèi)部相接的觸頭；在第2層間絕緣膜之上設(shè)置，與所述觸頭相接的布線部件。在形成這種結(jié)構(gòu)的工序中，在形成貫通第2層間絕緣膜后到達(dá)板式電極的接觸孔之際，因?yàn)槟軐⒌?導(dǎo)體膜作為限制器進(jìn)行腐蝕，所以能夠防止接觸孔貫通整個(gè)板式電極。這樣，就能夠更切實(shí)地將觸頭與板式電極電連接。
本發(fā)明的半導(dǎo)體裝置的制造方法，其特征在于，包括形成覆蓋第1層間絕緣膜的一部分上設(shè)置的槽的側(cè)面及底面的存儲(chǔ)電極的工序(a)；在所述存儲(chǔ)電極之上形成電容絕緣膜的工序(b)；從所述槽內(nèi)的所述電容絕緣膜的上方，在遍及所述槽外的所述第1層間絕緣膜的上方的區(qū)域，形成第1導(dǎo)體膜的工序(c)；在所述第1導(dǎo)體膜之上，形成第2導(dǎo)體膜的工序(d)；將所述第1導(dǎo)體膜作為限制器，使用第1氣體系列進(jìn)行腐蝕，從而除去所述第2導(dǎo)體膜中配置在所述槽外的部分的工序(e)；使用第2氣體系列進(jìn)行腐蝕，從而除去所述第1導(dǎo)體膜中配置在所述槽外的部分的工序(f)。
這樣，在工序(e)中，因?yàn)闆]有除去第1導(dǎo)體膜之下的第1層間絕緣膜，所以能夠防止出現(xiàn)現(xiàn)有技術(shù)的那種在形成電容器的區(qū)域和沒有形成的區(qū)域的交界區(qū)出現(xiàn)階差。這樣，即使往工序(e)后的基板上涂敷抗蝕劑，也不會(huì)出現(xiàn)起因于階差的焦點(diǎn)不準(zhǔn)，所以不會(huì)發(fā)生析象不良，能夠更正確地控制開口的深度及寬度，能夠抑制出現(xiàn)開口不良。
另外，與現(xiàn)有技術(shù)的專利文獻(xiàn)1記述的技術(shù)不同，在本發(fā)明的制造方法中，由于沒有設(shè)置電容器的區(qū)域的第1導(dǎo)體膜及第2導(dǎo)體膜，在工序(e)、(f)中被除去，所以能夠形成寄生電容甚少的半導(dǎo)體裝置。
所述第1氣體系列，最好包含氯氣；所述第2氣體系列，最好包含氯化溴及氯。這時(shí)，在第1導(dǎo)體膜是含氧的TiN膜、第2導(dǎo)體膜是TiN膜時(shí)，在工序(e)中能夠有選擇地除去第2的膜，在工序(f)中能夠更切實(shí)地除去第1的膜。
進(jìn)行上述工序(e)及上述工序(f)后，在上述槽內(nèi)，形成具有所述第1導(dǎo)體膜及所述第2導(dǎo)體膜的板式電極，在所述工序(f)后，還可以具備形成覆蓋所述板式電極之上及所述第1層間絕緣膜之上的第2層間絕緣膜的工序(g)；在所述工序(g)后，將所述第1導(dǎo)體膜作為限制器，進(jìn)行腐蝕，從而貫通所述第2導(dǎo)體膜，與所述板式電極的上面或內(nèi)部相接的接觸孔的開口工序(h)。這時(shí)，因?yàn)樵诠ば?g)中接觸孔不貫通第1導(dǎo)體膜，所以能夠形成觸頭和板式電極切實(shí)連接的半導(dǎo)體裝置。
在本發(fā)明中，通過降低DRAM區(qū)和邏輯區(qū)之間的層間絕緣膜的階差，從而可以抑制觸點(diǎn)的開口不良。另外，通過防止板式觸點(diǎn)穿過板式電極，從而能夠減少板式觸點(diǎn)和板式電極之間的接觸電阻。


圖1(a)、(b)是表示本發(fā)明的第1實(shí)施方式中DRAM混載半導(dǎo)體裝置的制造工序的剖面圖。
圖2(a)、(b)是表示本發(fā)明的第1實(shí)施方式中DRAM混載半導(dǎo)體裝置的制造工序的剖面圖。
圖3是表示采用奧格分光測量在400度以下的低溫中形成的TiN膜的成分的結(jié)果的曲線圖。
圖4(a)、(b)是表示現(xiàn)有技術(shù)的在存儲(chǔ)電容的上層形成比特線的具有CUB結(jié)構(gòu)的DRAM混載半導(dǎo)體裝置的制造工序的剖面圖。
圖5是表示現(xiàn)有技術(shù)的在存儲(chǔ)電容的上層形成比特線的具有CUB結(jié)構(gòu)的DRAM混載半導(dǎo)體裝置的制造工序的剖面圖。
圖6(a)、(b)，是表示現(xiàn)有技術(shù)的在比特線的上層形成存儲(chǔ)電容的具有COB結(jié)構(gòu)的DRAM混載半導(dǎo)體裝置的制造工序的剖面圖。
具體實(shí)施例方式
(第1實(shí)施方式)圖1(a)、(b)及圖2(a)、(b)是表示本發(fā)明的第1實(shí)施方式中DRAM混載半導(dǎo)體裝置的制造工序的剖面圖。
在本實(shí)施方式的制造方法中，首先，在圖1(a)所示的工序中，在P型半導(dǎo)體基板1上形成元件分離區(qū)(STI)2，再在P型半導(dǎo)體基板1中被元件分離區(qū)2包圍的區(qū)域，形成源·漏擴(kuò)散層3、4。接著，在DRAM區(qū)40中的P型半導(dǎo)體基板1上，隔著柵極絕緣膜6a，形成柵電極6，從而形成DRAM存儲(chǔ)單元晶體管；在邏輯區(qū)41的P型半導(dǎo)體基板1上，隔著柵極絕緣膜5a，形成柵電極5，從而形成邏輯晶體管。然后，在P型半導(dǎo)體基板1之上堆積覆蓋柵電極5、6的第1層間絕緣膜7，形成貫通第1層間絕緣膜7、到達(dá)邏輯晶體管中的源·漏擴(kuò)散層3的邏輯部觸頭8和到達(dá)DRAM存儲(chǔ)單元晶體管中的源·漏擴(kuò)散層4的存儲(chǔ)部觸頭9。
然后，在第1層間絕緣膜7之上堆積第2層間絕緣膜15，再在第2層間絕緣膜15中形成到達(dá)存儲(chǔ)部觸頭9的深度500nm的槽42。然后，采用CVD法堆積覆蓋槽42的底面及側(cè)面的厚度為20nm的TiN膜，進(jìn)行腐蝕后形成存儲(chǔ)電極(下部電極)16。接著，在存儲(chǔ)電極16之上堆積堆積厚度為10nm的氧化鉭構(gòu)成的電容絕緣膜17后，在電容絕緣膜17之上形成厚度為20nm的TiOxNY膜19。作為TiOxNY膜19的具體形成的方法，是在400度以下的溫度中，供給TiCl4和NH3，進(jìn)行CVD法，從而形成由TiN構(gòu)成的厚度為2nm左右的薄膜，然后在該溫度下供給NH3后進(jìn)行退火。接著，反復(fù)進(jìn)行CVD法和使用NH3的退火，從而使TiN膜的厚度為5～20nm左右。由于在低溫中形成的TiN膜的結(jié)晶性低，所以氧氣容易在膜中擴(kuò)散，形成TiOxNY膜19。此外，作為TiN膜的形成溫度，最好在340度以上350度以下的范圍內(nèi)。另外，通過反復(fù)進(jìn)行薄膜的堆積，能夠抑制堆積膜的異常成長。但是毫無疑問，也可以不反復(fù)進(jìn)行薄膜的堆積，進(jìn)行一次CVD法，形成TiN膜，然后一邊進(jìn)行退火，一邊導(dǎo)入氧氣從而形成TiOxNY膜19。
圖3是表示采用奧格(オ一ジエ)分光測量在400度以下的低溫中形成的TiN膜的成分的結(jié)果的曲線圖。在圖3中，橫軸表示深度，縱軸表示成分比。由圖3可知氧以整體的10～20％左右的比率進(jìn)入TiN膜。
接著，在圖1(b)所示的工序中，在TiOxNY膜19之上，采用濺射法堆積厚度為30nm的TiN膜20后，在TiN膜20上堆積抗蝕劑21，使用氯氣進(jìn)行干腐蝕后，在TiN膜20上形成旨在形成比特線觸點(diǎn)的口徑200nm的開口部22和邏輯區(qū)中的大開口部23。在該使用氯氣進(jìn)行的干腐蝕中，與采用濺射法形成的TiN膜20的腐蝕速率為80nm/min不同，TiOxNY膜19的腐蝕速率為8nm/min，約為TiN膜20的1/10。所以，TiOxNY膜19幾乎未被腐蝕。
接著，在圖2(a)所示的工序中，將抗蝕劑121作為掩模，使用氯化溴/氯氣進(jìn)行腐蝕后，從而進(jìn)行TiOxNY膜19及電容絕緣膜17的布圖。這樣，形成由TiN膜20及TiOxNY膜19構(gòu)成的板式電極25。此外，在該腐蝕中的TiOxNY膜19的腐蝕速率是40nm/min左右。
接著，在圖2(b)所示的工序中，在第2層間絕緣膜15及板式電極25之上，堆積第3層間絕緣膜27后，開口形成邏輯部接觸孔43、板式接觸孔45及比特線接觸孔44。邏輯部接觸孔43及比特線接觸孔44，必須開口到貫通第3層間絕緣膜27及第2層間絕緣膜15、到達(dá)邏輯部觸頭8及比特線觸頭10的深度，與此不同，板式接觸孔45只要到達(dá)板式電極25即可。這樣，板式接觸孔45容易比所需的深度深地形成?？墒?，在該腐蝕中，如果使用C5F8/O2/Ar的混合氣體，就能在TiOxNY膜19中停止板式接觸孔45的腐蝕。這是因?yàn)樵摶旌蠚怏w的腐蝕速率，對(duì)氧化膜是500nm/min，而對(duì)濺射TiN膜20是50nm/min，對(duì)TiOxNY膜19是5nm/min，所以與第3層間絕緣膜27及第2層間絕緣膜15相比，不容易除去TiN膜20及TiOxNY膜19。
然后，用CVD-TiN膜33覆蓋各個(gè)接觸孔43～45，再埋入W等的金屬膜34，從而形成深度為700nm的邏輯部觸頭29及比特線觸頭31，和深度為150nm的板式觸頭30。最后，形成與各觸頭29～31相接的金屬布線32。
采用第1實(shí)施方式后，在圖1(b)所示的工序中，在加工板式電極25中的TiN膜20時(shí)，將下層的TiOxNY膜19作為腐蝕限制器使用，從而可以抑制大開口部23中的過度腐蝕。這樣，在圖2(b)所示的工序中，即使在板式電極25及第2層間絕緣膜15之上形成第3層間絕緣膜27，在第3層間絕緣膜27的上面也不容易產(chǎn)生階差。所以往第3層間絕緣膜27上涂敷抗蝕劑后，也不會(huì)產(chǎn)生起因于階差的焦點(diǎn)不準(zhǔn)，所以不要會(huì)出現(xiàn)析象不良的現(xiàn)象，能夠更正確地控制開口的深度及寬度。具體地說，能夠防止開口的深度比所需的值淺從而導(dǎo)致開口不良的問題。
另外，在本實(shí)施方式的圖2(b)所示的工序中，在形成板式接觸孔45時(shí)，能夠?qū)iOxNY膜19作為腐蝕限制器使用，進(jìn)行腐蝕，所以不會(huì)將板式接觸孔45比所需的值深地除去，不容易出現(xiàn)板式接觸孔45穿過板式電極25使板式接觸頭30的側(cè)面與板式電極25接觸的現(xiàn)象。通常，在接觸孔的表面，將通過CVD形成的TiN膜33作為貼緊層使用。通過CVD形成TiN膜后，容易形成TiCl4，由于TiCl4的電阻高，所以為了降低電阻值，作為后處理，需要進(jìn)行氨等離子體處理。即使進(jìn)行氨等離子體處理后，在接觸孔的側(cè)面，也難以進(jìn)行徹底的處理，側(cè)面的電阻較大。因此，板式接觸頭30的側(cè)面與板式電極25接觸后，電阻就增大。但在本實(shí)施方式中，能夠避免出現(xiàn)這種情況。作為具體的值，在現(xiàn)有技術(shù)中，在120nm直徑的觸點(diǎn)中，電阻為500Ω。而在本實(shí)施方式中，通過使板式電極25與板式觸頭30的底面接觸，從而可以將電阻抑制在200Ω左右。
綜上所述，本發(fā)明在通過減少DRAM區(qū)和邏輯區(qū)之間的層間絕緣膜的階差，從而能夠抑制觸點(diǎn)的開口不良的方面，以及通過防止板式觸點(diǎn)穿過板式電極，從而能夠降低板式觸點(diǎn)和板式電極之間的接觸電阻的方面，在產(chǎn)業(yè)上的利用可能性很大。
權(quán)利要求
1.一種半導(dǎo)體裝置，具備具有下述部件的電容器存儲(chǔ)電極；設(shè)置在所述存儲(chǔ)電極之上的電容絕緣膜；以及設(shè)置在所述電容絕緣膜之上，具有第1導(dǎo)體膜和配置在所述第1導(dǎo)體膜之上且腐蝕速率與所述第1導(dǎo)體膜不同的第2導(dǎo)體膜的板式電極。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述存儲(chǔ)電極、所述電容絕緣膜及所述板式電極，構(gòu)成DRAM的電容器；所述電容器，設(shè)置在比特線的下方。
3.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述第1導(dǎo)體膜含氧。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于所述第1導(dǎo)體膜，是含氧的TiN膜。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于所述第1導(dǎo)體膜所含的氧的濃度，在5atm％以上30atm％以下。
6.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于還具有第1層間絕緣膜，所述存儲(chǔ)電極覆蓋設(shè)置在所述第1層間絕緣膜的槽的側(cè)面及底面。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，在所述板式電極之上，設(shè)置有第2層間絕緣膜，所述半導(dǎo)體裝置還具備貫通所述第2層間絕緣膜，與所述板式電極的上面或內(nèi)部相接的觸頭；和設(shè)置在所述第2層間絕緣膜之上，與所述觸頭相接的布線部件。
8.一種半導(dǎo)體裝置的制造方法，包括形成覆蓋設(shè)置在第1層間絕緣膜的一部分上的槽的側(cè)面及底面的存儲(chǔ)電極的工序a；在所述存儲(chǔ)電極之上形成電容絕緣膜的工序b；在從所述槽內(nèi)的所述電容絕緣膜的上方，到所述槽外的所述第1層間絕緣膜的上方的區(qū)域，形成第1導(dǎo)體膜的工序c；在所述第1導(dǎo)體膜之上，形成第2導(dǎo)體膜的工序d；將所述第1導(dǎo)體膜作為限制器，使用第1氣體系列進(jìn)行腐蝕，從而除去所述第2導(dǎo)體膜中的配置在所述槽外的部分的工序e；以及使用第2氣體系列進(jìn)行腐蝕，從而除去所述第1導(dǎo)體膜中的配置在所述槽外的部分的工序f。
9.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于所述第1氣體系列，包含氯氣；所述第2氣體系列，包含氯化溴及氯。
10.如權(quán)利要求8或9所述的半導(dǎo)體裝置的制造方法，其特征在于，通過進(jìn)行所述工序e及所述工序f，在所述槽內(nèi)，形成具有所述第1導(dǎo)體膜及所述第2導(dǎo)體膜的板式電極；所述半導(dǎo)體裝置的制造方法還具備在所述工序f后，形成覆蓋所述板式電極之上及所述第1層間絕緣膜之上的第2層間絕緣膜的工序g；和在所述工序g后，將所述第1導(dǎo)體膜作為限制器，進(jìn)行腐蝕，從而形成貫通所述第2導(dǎo)體膜且與所述板式電極的上面或內(nèi)部相接的接觸孔的工序h。
全文摘要
本發(fā)明的半導(dǎo)體裝置的制造方法，在第2層間絕緣膜(14)內(nèi)形成槽(42)后，形成覆蓋槽(42)的側(cè)面及底面的存儲(chǔ)電極(16)。在存儲(chǔ)電極(16)之上形成電容絕緣膜(17)；在電容絕緣膜(17)之上，通過反復(fù)進(jìn)行400攝氏度以下的低溫的CVD法使用氨的退火，從而形成TiOxN
文檔編號(hào)H01L21/8242GK1761062SQ200510108588
公開日2006年4月19日 申請(qǐng)日期2005年10月10日 優(yōu)先權(quán)日2004年10月12日
發(fā)明者中林隆, 新井秀幸, 大塚隆史, 矢野尚 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社