專利名稱：只用單溝道晶體管對所選字線傳送電壓的半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體存儲裝置，更詳細地說涉及NAND單元、NOR單元、DINOR單元、AND單元型EEPROM等的非易失性半導體存儲裝置。
背景技術：
以往，作為半導體存儲裝置，已知有可以電氣改寫的EEPROM。而其中引人注目的是，串聯(lián)連接多個存儲器單元構成NAND單元塊的NAND單元型EEPROM可以高度集成化。
NAND單元型EEPEOM之一的存儲器單元，具有在半導體襯底上通過間隔絕緣膜積層浮置柵極(電荷蓄積層)和控制柵極的FET-MOS構造。而后在多個存儲器單元相鄰之間通過共用源極·漏極的形式串聯(lián)連接構成NAND單元，把它作為一單元與位線連接。把這樣的NAND單元排列成矩陣構成存儲單元陣列。存儲器單元陣列，被集成在p型半導體襯底上，或者p型阱區(qū)域內。
在存儲器單元陣列的列方向上排列的NAND單元的一端的漏極，分別經(jīng)由選擇柵極晶體管共同連接在位線上，另一端的源極也通過選擇柵極晶體管與共用源極線連接。存儲器晶體管的控制柵極以及選擇柵極晶體管的柵極電極，在存儲器單元陣列的行方向上分別作為控制柵極線(字線)、選擇柵極線共同連接。
該NAND單元型EEPROM的動作如下。數(shù)據(jù)寫入動作，主要從距離位線接點最遠位置的存儲器單元開始順序進行。首先，如果數(shù)據(jù)寫入動作開始，則根據(jù)寫入數(shù)據(jù)給予位線0V(“1”數(shù)據(jù)寫入位線)或者電源電壓Vcc(“0”數(shù)據(jù)寫入位線)，給予被選擇出的位線接點側的選擇柵極線以Vcc。這種情況下，在被連接在“1”數(shù)據(jù)寫入位線上的選擇NAND單元中，經(jīng)由選擇柵極晶體管把NAND單元內的溝道部分固定在0V。另一方面，在被連接在“0”數(shù)據(jù)寫入位線上的選擇NAND單元中，NAND單元內的溝道部分，在經(jīng)由選擇柵極晶體管被充電至[Vcc-Vtsg](Vtsg是選擇柵極晶體管的閾值電壓)之后，變?yōu)楦≈脿顟B(tài)。接著，選擇NAND單元內的選擇存儲器單元中的控制柵極線從0V變?yōu)閂pp(＝20V寫入用高電壓)，選擇NAND單元內的另一控制柵極線從0V變?yōu)閂mg(＝10V中間電壓)。
在被連接在“1”數(shù)據(jù)寫入位線上的選擇NAND單元中，因為NAND單元內的溝道部分被固定在0V，所以在選擇NAND單元內的選擇存儲器單元的控制柵極線一側(＝Vpp電位)和溝道部分(＝0V)上發(fā)生大的電位差(＝20V)，從溝道部分向浮置柵極產生電子注入。因而，該被選擇出的存儲器單元的閾值電壓變換到正方向上，“1”數(shù)據(jù)的寫入結束。
與此相反，在被連接在“0”數(shù)據(jù)寫入位線上的選擇NAND單元中，因為NAND單元內的溝道部分處于浮置狀態(tài)，所以由于選擇NAND單元內的控制柵極線和溝道部分之間的電容耦合的影響，伴隨控制柵極線的電壓上升(0V→Vpp，Vmg)，溝道部分的電位維持浮置狀態(tài)從[Vcc-Vtsg]電位上升到Vmch(＝8V)。這時，因為選擇NAND單元內的選擇存儲器單元的控制柵極線(＝Vpp電位)和溝道部分(＝Vmch)之間的電位差為12V比較小，所以不引起電子注入。因而，選擇存儲器單元的閾值電壓不變，維持在負的狀態(tài)。
對被選擇出的NAND單元塊內的全部的存儲器單元同時進行數(shù)據(jù)擦除。即，把選擇出的NAND單元塊內的全部的控制柵極線設置成0V，在位線、源極線、p型阱區(qū)域(或者p型半導體襯底)、非選擇NAND單元塊中的控制柵極線以及全部的選擇柵極線上施加20V的高電壓。由此，在選擇NAND單元塊中的全部的存儲器單元中浮置柵極中的電子被釋放到p型阱區(qū)域(或者p型半導體襯底)，閾值電壓變換到負方向。
另一方面，數(shù)據(jù)讀出動作，把被選擇出的存儲器單元的控制柵極線設置成0V，把除此以外的存儲器單元的控制柵極線以及選擇柵極線設定在讀出用的中間電壓Vread(約4V)，通過在選擇存儲器中檢測出是否有電流流過進行。
從以上的動作說明可知，在NAND單元型EEPROM中，在數(shù)據(jù)寫入動作時，需要向選擇塊內的被選擇出的控制柵極線上傳送Vpp(約20V)，向選擇塊內的非選擇的控制柵極線上傳送比Vmg(約10V)這一電源電壓高的電壓。
為了傳送上述電壓Vpp、Vmg，在行譯碼器電路中，并聯(lián)連接作為控制柵極線的極性不同的2種元件的NMOS晶體管(n溝道型MOS晶體管)和PMOS晶體管(p溝道型MOS晶體管)的電流通路，控制在選擇塊中NMOS晶體管和PMOS晶體管的兩方變?yōu)閷顟B(tài)，在非選擇塊中兩方變?yōu)榻刂範顟B(tài)。
圖1是展示在這種以往的半導體存儲裝置中的行譯碼器電路的局部的構成例子的電路圖。
在圖1所示的電路中，對于各控制柵極線的1條，連接[NMOS晶體管1個(Qn1～Qn8)+PMOS晶體管1個(Qp1～Qp8)]。對這些晶體管Qn1～Qn8、Qp1～Qp8，分別從節(jié)點N1、N2提供互補的控制信號。
在數(shù)據(jù)寫入時，如電源節(jié)點VPPRW＝[被選擇的控制柵極線電壓]＝20V那樣，電源節(jié)點VPPRW和被選擇出的控制柵極線電壓變?yōu)橄嗤碾娖健Ｔ谶@種情況下，因為每條控制柵極線連接有[1個NMOS晶體管+1個PMOS晶體管]，所以即使電源節(jié)點VPPRW在20V的情況下也可以向控制柵極線傳送20V。由此，在選擇塊中，不需要把電源節(jié)點VPPRW提高到(20V+Vth)就可以進行0V、Vpp兩個電壓的傳送。
在圖1所示的電路中，存儲器單元M1～M8，被串聯(lián)連接成電流通路，構成一個NAND單元。上述各NAND單元的一端，經(jīng)由選擇柵極晶體管S1的電流通路被連接在位線BL1～BLm上，另一端經(jīng)由選擇柵極晶體管S2的電流通路被共同連接在源極線(Cell～Source)?？刂茤艠O線CG(1)～CG(8)分別被共同連接在各NAND單元中的存儲器單元M1～M8的控制柵極上，選擇柵極線SG(1)、SG(2)分別被共同連接在選擇柵極晶體管S1、S2的柵極上。向各信號輸入節(jié)點CGD1～CGD8、SGD、SGS、SGDS，提供譯碼器信號。另外，行譯碼器起動信號RDEC，在通常的數(shù)據(jù)寫入/讀出/擦除動作中處于Vcc，在非動作中處于0V。決地址信號RA1、RA2、RA3，在選擇塊中全部為Vcc，在非選擇塊中至少1個為0V。
在此，被設置在用虛線表示的區(qū)域HV內的全部PMOS晶體管，被形成在施加寫入用高電壓Vpp的n-阱區(qū)域內，上述節(jié)點N1、N2中的一方在寫入動作時，必須和Vpp同電位。另外，節(jié)點SGDS的電位，在寫入動作時變?yōu)?V。
但是，在上述那樣構成中，對于各控制柵極CG(1)～CG(8)，因為分別需要2個晶體管Qp1～Qp8、Qn1～Qn8，所以行譯碼器電路內的元件數(shù)增加，存在由于行譯碼器電路的圖形占有面積增加引起單片成本增加的問題。
另一方面，為了防止行譯碼器電路內的元件數(shù)的增加，如圖2所示有使用把連接在1條控制柵極線上的晶體管數(shù)設置成1個(例如只有NMOS晶體管QN1～QN8)的電路。在如圖2所示的電路中，存儲器單元塊2和圖1的構成相同，而行譯碼器電路的一部分(控制柵極線CG(1)～CG(8)，以及向選擇柵極晶體管S1、S2傳送電壓的晶體管部分)5a、5b的電路構成，以及設置泵電路PUMP這一點不同。
在該電路構成的情況下，為了向控制柵極線CG(1)～CG(8)傳送寫入用高電壓Vpp，作為提供到被連接在這些控制柵極線CG(1)～CG(8)上的NMOS晶體管QN1～QN8的柵極的電壓，需要[Vpp+Vtn](Vth是被連接在控制柵極線CG(1)～CG(8)上的NMOS晶體管QN1～QN8的閾值電壓)。因此，在行譯碼器電路內設置有泵電路PUMP。
該泵電路PUMP由電容器C1、C2、NMOS晶體管QN21～QN23、倒相器6、“與非”門7，以及耗盡型NMOS晶體管QN24、QN25等構成。
在圖2所示的電路中，信號OSCRD在數(shù)據(jù)寫入/讀出動作中成為振蕩信號，在泵電路PUMP內被升壓的電壓被輸出到節(jié)點N1，經(jīng)由晶體管QN1～QN8的電流通路向控制柵極線CG(1)～CG(8)傳送電壓。進而，信號TRAN，通常被固定在0V。
但是，上述泵電路PUMP因為包含多個元件和電容器C1、C2，所以電路面積增大。特別是因為2個電容器C1、C2所需要的圖形面積通常比其它元件大。所以存在不可能通過消減電壓傳送用的晶體管的個數(shù)，使行譯碼器電路的圖形面積充分減小的問題。
這樣，以往的NAND單元型等的EEPROM因為需要有向字線送高電壓的功能，所以在行譯碼器電路內每1條字線需要多個連接于字線上的晶體管。因此，存在行譯碼器電路的圖形面積增加的問題。
另外，為了解決此問題，如果在行譯碼器電路內把與字線連接的晶體管設置成每條字線1個，則在行譯碼器電路內需要泵電路，由于該泵電路的圖形面積增大，仍然存在行譯碼器電路的圖形面積增加的問題。
進而，當在行譯碼器電路中把連接于字線的晶體管設置成每條字線1個，并且在行譯碼器電路內不設置泵電路的情況下，不能在電壓不下降的情況下向字線傳送寫入用高壓，存在不能實現(xiàn)充分的數(shù)據(jù)寫入動作的危險性增加的問題。

發(fā)明內容
因而，本發(fā)明的目的在于提供一種可以在電壓不下降的情況下向字線傳送高壓，并且可以消減行譯碼器電路的圖形面積的半導體存儲裝置。
另外，本發(fā)明的另一目的在于提供一種可以以廉價實現(xiàn)高可靠性的單片的半導體存儲裝置。
本發(fā)明的再一目的在于提供一種可以在電壓不下降的情況下向字線傳送高電壓，可以實現(xiàn)充分的數(shù)據(jù)寫入動作的半導體存儲裝置。
為此，本發(fā)明提供了一種半導體存儲裝置，具備把存儲器單元排列成矩陣的存儲器單元陣列，以及在選擇上述存儲器單元陣列的字線的同時向字線傳送電壓的行譯碼器電路，其特征在于上述行譯碼器電路包括第1導電類型的多個第1晶體管，其電流通路的一端分別被直接連接在各條字線上；以及和第1導電類型極性相反的第2導電類型的第2晶體管，在進行向選擇出的字線傳送電壓的動作時，向被連接在選擇出的字線上的上述第1晶體管的柵極傳送電壓；其中，向所述選擇出的字線的電壓傳送只用第1導電類型的第1晶體管進行，所述行譯碼器電路還包括向上述第1晶體管的柵極施加電壓的第一電壓切換電路，上述第2晶體管被設置在上述電壓切換電路內，在進行向上述選擇出的字線傳送電壓的動作時，把比選擇出的字線的電壓還高的電壓輸入到上述電壓切換電路中，經(jīng)由上述第2晶體管傳送到被連接在選擇出的字線上的上述第1晶體管的柵極。
在本發(fā)明的上述半導體存儲裝置中，施加在非選擇塊中的上述第2晶體管的柵極上的電壓高于電源電壓。
此外，本發(fā)明的上述半導體存儲裝置還包括接受塊地址信號、輸出與塊的選擇/非選擇的判定結果對應的判定信號的邏輯電路；包含上述第2晶體管、接收從上述邏輯電路輸出的判定信號、分別設定上述第1晶體管的柵極電壓的第1電壓切換電路；以及接收從上述邏輯電路輸出的判定信號、改變上述判定信號的電平后提供給上述第1電壓切換電路的第2電壓切換電路，其中，施加在上述非選擇塊中的上述第2晶體管的柵極上的電壓為從上述第2電壓切換電路輸出的判定信號的電壓電平。
如果采用上述結構，因為只用第1導電類型的第1晶體管對選擇出的字線進行電壓的傳送，所以在行譯碼器電路內與字線連接的晶體管為每條字線1個，可以消減行譯碼器電路的圖形面積。另外，因為在上述第1晶體管的柵極上，經(jīng)由第2導電類型的第2晶體管傳送電壓，所以例如如果作為第1導電類型使用n溝道型，作為第2導電類型使用p溝道型的晶體管，則可以防止由于第2晶體管的閾值電壓引起的傳送電壓的降低，不設置泵電路就可以把第1晶體管的柵極設定在高電壓。其結果，可以向字線在不降低電位的情況下傳送高電壓。
另外，因為可以實現(xiàn)圖形面積小的行譯碼器電路，所以可以廉價地實現(xiàn)可靠性高的單片。
進而，可以在不降低電位的情況下向字線傳送高電壓，可以實現(xiàn)充分的數(shù)據(jù)寫入動作。


圖1是展示以往的半導體存儲裝置中的行譯碼器電路和存儲器單元陣列的局部構成例子的電路圖。
圖2是展示以往的半導體存儲裝置中的行譯碼器電路和存儲器單元陣列的局部的另一構成例子的電路圖。
圖3是用于說明根據(jù)本發(fā)明的實施方案的半導體存儲裝置的圖，是展示NAND型EEPROM概略構成的方框圖。
圖4A是圖3所示的存儲器單元陣列中的一個NAND單元部分的圖形平面圖。
圖4B是圖3所示的存儲器單元陣列中的一個NAND單元部分的等效電路圖。
圖5A是沿著圖4A的5A-5A線的斷面圖。
圖5B是沿著圖4A的5B-5B線的斷面圖。
圖6是把上述NAND單元排列成矩陣的存儲器單元陣列的等效電路圖。
圖7是展示根據(jù)本發(fā)明的實施方案1的半導體存儲裝置中的行譯碼器電路和存儲器單元陣列的局部的構成例子的電路圖。
圖8是展示根據(jù)本發(fā)明的實施方案1的半導體存儲裝置中的數(shù)據(jù)寫入動作的時序圖。
圖9是展示根據(jù)本發(fā)明的實施方案1的半導體存儲裝置中的數(shù)據(jù)讀出動作的時序圖。
圖10是展示根據(jù)本發(fā)明的實施方案1的半導體存儲裝置中的數(shù)據(jù)擦除動作的時序圖。
圖11是展示根據(jù)本發(fā)明的實施方案1的半導體存儲裝置中的行譯碼器電路和存儲器單元陣列的局部的構成例子的電路圖。
圖12A和圖12B是分別用于說明根據(jù)實施方案1、實施方案2的半導體存儲裝置中的行譯碼器電路內的n-阱區(qū)域的形狀的圖。
圖13是展示根據(jù)本發(fā)明的實施方案3的半導體存儲裝置中的行譯碼器電路和存儲器單元陣列的局部的構成例子的電路圖。
圖14是展示根據(jù)本發(fā)明的實施方案4的半導體存儲裝置中的行譯碼器電路和存儲器單元陣列的局部構成例子的電路圖。
圖15是展示根據(jù)本發(fā)明的實施方案的半導體存儲裝置中的存儲器單元陣列和行譯碼器電路的第1塊配置例子的圖。
圖16是展示根據(jù)本發(fā)明的實施方案的半導體存儲裝置中的存儲器單元陣列和行譯碼器電路的第2塊配置例子的圖。
圖17是展示根據(jù)本發(fā)明的實施方案的半導體存儲裝置中的存儲器單元陣列和行譯碼器電路的第3塊配置例子的圖。
圖18是展示根據(jù)本發(fā)明的實施方案的半導體存儲裝置中的存儲器單元陣列和行譯碼器電路的塊配置，以及n-阱區(qū)域的形狀的第1例子的圖。
圖19是展示根據(jù)本發(fā)明的實施方案的半導體存儲裝置中的存儲器單元陣列和行譯碼器電路的塊配置，以及n-阱區(qū)域的形狀的第2例子的圖。
圖20是展示根據(jù)本發(fā)明的實施方案的半導體存儲裝置中的存儲器單元陣列和行譯碼器電路的塊配置，以及n-阱區(qū)域的形狀的第3例子的圖。
圖21A至21E是用于分別說明根據(jù)本發(fā)明的實施方案1至實施方案4的半導體存儲裝置，以及根據(jù)其他多個實施方案的半導體存儲裝置中的行譯碼器電路的塊配置，以及n阱區(qū)域的形狀的圖。
圖22是展示根據(jù)本發(fā)明的實施方案1至實施方案4的半導體存儲裝置，以及根據(jù)其它多個實施方案的半導體存儲裝置中的行譯碼器電路內塊地址譯碼器以及電壓切換電路的第1構成的電路圖。
圖23是展示根據(jù)本發(fā)明的實施方案1至實施方案4的半導體存儲裝置，以及根據(jù)其它多個實施方案的半導體存儲裝置中的行譯碼器電路內塊地址譯碼器以及電壓切換電路的第2構成的電路圖。
圖24是展示根據(jù)本發(fā)明的實施方案1至實施方案4的半導體存儲裝置，以及根據(jù)其它多個實施方案的半導體存儲裝置中的行譯碼器電路內塊地址譯碼器以及電壓切換電路的第3構成的電路圖。
圖25是展示根據(jù)本發(fā)明的實施方案1至實施方案4的半導體存儲裝置，以及根據(jù)其它多個實施方案的半導體存儲裝置中的行譯碼器電路內塊地址譯碼器以及電壓切換電路的第4構成的電路圖。
圖26是用于說明根據(jù)其它多個實施方案的半導體存儲裝置的行譯碼器電路的塊配置，以及n-阱區(qū)域形狀的圖。
圖27是用于說明根據(jù)其它多個實施方案的半導體存儲裝置的行譯碼器電路的塊配置，以及n-阱區(qū)域形狀的圖。
圖28是用于說明根據(jù)其它多個實施方案的半導體存儲裝置的行譯碼器電路的塊配置，以及n-阱區(qū)域形狀的圖。
圖29A和圖29B是用于分別進一步說明根據(jù)其它的多個實施方案的半導體存儲裝置中的行譯碼器電路的塊配置，以及n-阱區(qū)域形狀的圖。
圖30是展示根據(jù)本發(fā)明的實施方案5的半導體存儲裝置中的行譯碼器電路的另一構成例子的圖。
圖31A至圖31D是分別展示圖30所示的電路中的電壓切換電路的具體的構成例子的電路圖。
圖32是展示根據(jù)本發(fā)明的實施方案6的半導體存儲裝置的行譯碼器電路的另一構成例子的電路圖。
圖33A至圖33D是分別展示圖32所示的電路中的電壓切換電路的具體構成例子的電路圖。
圖34是用于說明根據(jù)本發(fā)明的另一實施方案的半導體存儲裝置的圖，是抽出向上述各實施方案中的電壓切換電路提供高電壓的電路部分展示的電路圖。
圖35是用于說明根據(jù)本發(fā)明的再一實施方案的半導體存儲裝置的圖，是抽出向上述各實施方案中的電壓切換電路提供高電壓的電路部分展示的電路圖。
圖36是展示NOR單元型EEPROM中的存儲器單元陣列的等效電路圖。
圖37是展示DINOR單元型EEPROM中的存儲器單元陣列的等效電路圖。
圖38是展示AND單元型EEPROM中的存儲器單元陣列的等效電路圖。
圖39是展示在帶有選擇晶體管的NOR單元型EEPROM中的存儲器單元陣列的等效電路圖。
具體實施例方式
圖3是用于說明根據(jù)本發(fā)明的實施方案的半導體存儲裝置的圖，是展示NAND型EEPROM概略構成的方框圖。在存儲器單元陣列101上，連接有用于進行數(shù)據(jù)寫入·讀出·再寫入以及校驗讀出的位線控制電路(讀出放大器兼數(shù)據(jù)鎖存器)102。該位線控制電路102與數(shù)據(jù)輸入輸出緩沖器106連接，把接收來自地址緩沖器104的地址信號的列譯碼器103的輸出作為輸入接收。
另外，在上述存儲器單元陣列101上，連接有用于控制控制柵極以及選擇柵極的行譯碼器105，以及用于控制形成該存儲器單元陣列101的p型硅襯底(或者，p型阱區(qū)域)的電位的襯底電位控制電路107。另外，在數(shù)據(jù)寫入動作時，為了分別發(fā)生寫入用高電壓Vpp(約20V)和中間電壓Vmg(約10V)，設置寫入用高電壓發(fā)生電路109和寫入用中間電壓發(fā)生電路110。進而，在數(shù)據(jù)讀出時，為了發(fā)生讀出用中間電壓Vread，設置有讀出用中間電壓發(fā)生電路111。另外，在擦除動作時，為了發(fā)生擦除用高電壓Vpp(約20V)，設置有擦除用高電壓發(fā)生電路112。
位線控制電路102主要由CMOS觸發(fā)電路構成，進行用于寫入的數(shù)據(jù)的鎖存和用于讀位線的電位的讀出動作，還進行用于寫入后的校驗讀出的讀出動作，進而進行再寫入數(shù)據(jù)的鎖存。
圖4A和4B，分別是在上述存儲器單元陣列101中的一個NAND單元部分的圖形平面圖和等效電路圖，圖5A和5B分別是沿著圖4A的5A-5A線，以及5B-5B線的斷面圖。在用元件分離氧化膜12包圍的p型硅襯底(或者p型阱區(qū)域)11上，形成由多個NAND單元組成的存儲器單元陣列。如果以一個NAND單元說明，則在本實施方案中，串聯(lián)連接8個存儲器單元M1～M8構成一個NAND單元。
存儲器單元M1～M8，分別在襯底11上隔著柵極絕緣膜13形成浮置柵極14(141，142，......，148)，在其上隔著絕緣膜15形成控制柵極16(＝字線161，162，......，168)構成。作為這些存儲器單元的源極、漏極的n型擴散層19(190，191，......，1910)以相鄰之間共用的形式連接，由此串聯(lián)連接存儲器單元。
在NAND單元的漏極一側、源極一側上，分別設置和存儲器單元的浮置柵極、控制柵極同時形成的選擇柵極149、169以及1410、1610。形成有元件的襯底11上由CVD氧化膜17包覆，在其上配設有位線18。位線18被接觸在NAND單元一端的漏極側擴散層19上。排列在行方向上的NAND單元的控制柵極16，共同作為控制柵極線CG(1)、CG(2)、......、CG(8)配設。這些控制柵極成為字線。選擇柵極149、169以及1410、1610也分別在行方向上連續(xù)地作為選擇柵極線SG(1)、SG(2)配設。
圖6是展示把這種NAND單元排列成矩陣的存儲器單元陣列的等效電路。把共用同一字線和選擇柵極線的NAND單元群叫做塊(Block)，把用圖6中的虛線包圍的區(qū)域定義為1個塊。在通常的讀出·寫入動作時，在多個塊中只選擇1個(稱為選擇塊)。
在圖7中，展示在根據(jù)本發(fā)明的實施方案1的半導體存儲裝置中的行譯碼器電路以及存儲器單元陣列的局部的構成例子。在圖7中，展示了把1塊電路內的元件配置在存儲器單元塊2的兩側時的構成。圖7所示的電路的特征在于被連接在控制柵極線CG(1)～CG(8)以及選擇柵極線SG(1)、SG(2)上的晶體管QN0～QN10只是n溝道型；被連接在控制柵極線CG(1)～CG(8)上的晶體管QN1～QN8是每條控制柵極線1個；在設定被連接在控制柵極線CG(1)～CG(8)和選擇柵極線SG(1)、SG(2)上的晶體管QN0～QN10的柵極電壓的電壓切換電路54A的輸出節(jié)點N1和電源節(jié)點VPPRW之間設置有PMOS晶體管QP11、QP12。
即，在控制柵極線CG(1)～CG(8)和信號輸入節(jié)點CGD1～CGD8之間，分別連接NMOS晶體管QN1～QN8的電流通路。另外，在選擇柵極線SG(1)和信號輸入節(jié)點SGD、SGDS之間，分別連接NMOS晶體管QN0、QN9的電流通路。進而，在選擇柵極線SG(2)和信號輸入節(jié)點SGS之間，連接NMOS晶體管QN10的電流通路。
上述電壓切換電路54A，其構成包含PMOS晶體管QP11、QP12、NMOS晶體管QN11、QN12，以及倒相器55。上述PMOS晶體管QP11、QP12、NMOS晶體管QN11、QN12，被連接成起到觸發(fā)電路56的作用，上述PMOS晶體管QP11、QP12的電流通路的一端以及背柵極分別被共同連接在一端的電源節(jié)點VPPRW上。上述NMOS晶體管QN11、QN12的電流通路，被連接在上述PMOS晶體管QP11、QP12的電流通路的另一端和另一方的電源節(jié)點上，例如接地點間。上述PMOS晶體管QP11的柵極，被連接在上述PMOS晶體管QP12的電流電路的另一端以及節(jié)點N1上，上述PMOS晶體管QP12的柵極，被連接在上述PMOS晶體管QP11的電流通路的另一端。而后，倒相器55的輸出端被連接在NMOS晶體管QN12的柵極上，輸入端被連接在NMOS晶體管QN11的柵極上。
向“與非”門57的第1輸入端提供信號RDEC，向第2至第4輸入端分別提供信號RA1、RA2、RA3。在該“與非”門57的輸出端上連接有倒相器58的輸入端以及節(jié)點N2。而后，在上述倒相器58的輸出端(節(jié)點N0)上，連接上述倒相器55的輸入端以及NMOS晶體管QN11的柵極。
進而，圖7中的信號RDEC是行譯碼器起動信號，在通常數(shù)據(jù)寫入·讀出·擦除動作中處于Vcc，在非動作中處于0V。另外，信號RA1、RA2、RA3分別是塊地址信號，在選擇塊中全部變?yōu)閂cc，在非選擇塊中至少1個變?yōu)?V。因而，只有動作中的選擇塊節(jié)點N0變?yōu)閂cc，在非動作中或者非選擇塊中通常節(jié)點N0變?yōu)?V。
把使用圖7的電路情況下的表示數(shù)據(jù)寫入、數(shù)據(jù)讀出，以及數(shù)據(jù)擦除的動作的時序圖分另別展示在圖8至圖10中。以下簡單地說明各動作定時。進而，在圖8和9以及以后的數(shù)據(jù)寫入·讀出動作中，在選擇塊中的8根控制柵極線CG(1)～CG(8)中，以選擇控制柵極線CG(2)為例子進行動作說明，但在選擇其它的控制柵極線情況下也一樣。
在圖8所示的數(shù)據(jù)寫入動作中，如果動作開始，則首先選擇塊的行譯碼器電路變?yōu)檫x擇狀態(tài)，節(jié)點N0、N1變?yōu)閂cc，節(jié)點N2變?yōu)?V。另外，寫入數(shù)據(jù)是“0”數(shù)據(jù)的位線在被從0V充電到Vcc的同時，選擇塊內的SG(1)變?yōu)閇Vcc-Vtsg]。接著，由于電源節(jié)點VPPRW從Vcc變?yōu)?20V+Vtn)(Vtn是與控制柵極線CG(1)～CG(8)直接連接的NMOS晶體管QN1～QN8的閾值電壓)，因而電壓切換電路54A的輸出節(jié)點N1也從Vcc變?yōu)?20V+Vtn)。
接著，如果信號輸入節(jié)點CGD2從0V變?yōu)?0V，信號輸入節(jié)點CGD1、CGD3～CGD8從0V變?yōu)?0V，因為被連接在控制柵極線上的NMOS晶體管的柵極電壓在此時處于(20V+Vtn)，所以從信號輸入節(jié)點CGDi向控制柵極線CG(i)在電壓不下降的情況下傳送電壓，控制柵極線CG(2)從0V變?yōu)?0V，控制柵極線CG(1)、CG(3)～CG(8)從0V變?yōu)?0V。此時，被連接在“1”寫入位線上的選擇塊內NAND單元的溝道部分電壓Vchannel被固定在0V，被連接在“0”寫入位線上的選擇塊內的NAND單元的溝道部分電壓Vchannel由于和控制柵極線的電容耦合的影響上升到8V。由于該狀態(tài)被保持一會兒，因而對寫入數(shù)據(jù)是“1”的存儲器單元的浮置柵極進行電子注入，執(zhí)行數(shù)據(jù)寫入。接著，在選擇塊內的控制柵極線CG(1)～CG(8)全部變?yōu)?V之后，在“0”數(shù)據(jù)寫入位線和選擇柵極線SG(1)變?yōu)?V的同時，電源節(jié)點VPPRW變?yōu)閂cc。最后，在源極線(Cell-Source)變?yōu)?V的同時，節(jié)點N0、N1、N2分別變?yōu)?V、0V、Vcc，數(shù)據(jù)寫入動作結束。
在圖9所示的數(shù)據(jù)讀出動作中，如果動作開始，則首先選擇塊的行譯碼器電路變?yōu)檫x擇狀態(tài)，節(jié)點N0、N1變?yōu)閂cc，節(jié)點N2變?yōu)?V。另外，把進行數(shù)據(jù)的讀出的位線預先充電到Vcc。接著，在電源節(jié)點VPPRW和節(jié)點N1變?yōu)?4V+Vtn)的同時，如果信號輸入節(jié)點CGD1、CGD3～CGD8和信號輸入節(jié)點SGD、SGS從0V變?yōu)?V，信號輸入節(jié)點CGD2固定為0V，則因為在被連接在控制柵極線和選擇柵極線上的NMOS晶體管的柵極上施加比4V還高的閾值電壓，所以可以在電位不降低的情況下向控制柵極線和選擇柵極線傳送電壓。因而，此時，選擇塊內的非選擇的控制柵極線CG(1)、CG(3)～CG(8)、選擇柵極線SG(1)、SG(2)從0V變?yōu)?V，被選擇出的控制柵極線固定為0V。由于該狀態(tài)保持一會兒，因而被選擇出的存儲器單元的數(shù)據(jù)被讀出。接著，在被選擇出的塊內的控制柵極線CG(1)～CG(8)以及選擇柵極線SG(1)、SG(2)全部變?yōu)?V的同時，電源節(jié)點VPPRW從(4V+Vtn)變?yōu)閂cc，位線變?yōu)?V，另外由于節(jié)點N0、N1、N2分別變?yōu)?V、0V、Vcc，因而數(shù)據(jù)讀出動作結束。
在圖10所示的數(shù)據(jù)擦除動作中，如果動作開始，則首先選擇塊的行譯碼器電路變?yōu)檫x擇狀態(tài)，節(jié)點N0、N1變?yōu)閂cc，節(jié)點N2變?yōu)?V。另外，因為信號輸入節(jié)點SGD、SGS、SGDS全部變?yōu)閂cc，所以選擇塊·非選擇塊兩方的選擇柵極線SG(1)、選擇塊的選擇柵極線SG(2)在全部被充電到(Vcc-Vtn)后，變?yōu)楦≈脿顟B(tài)。另外，此時，非選擇塊中的控制柵極線和選擇柵極線SG(2)全部在0V的電壓下變?yōu)楦≈脿顟B(tài)。接著，如果構成存儲器單元陣列的p型阱區(qū)域(Cell-pwell)從0V變?yōu)?0V，則處于浮置狀態(tài)的選擇塊·非選擇塊兩方的選擇柵極線SG(1)、SG(2)和非選擇塊中的控制柵極線全部受到和p型區(qū)域的電容耦合的影響上升到20V，只有選擇塊中的控制柵極線被固定在0V。由于該狀態(tài)被保持一會兒，因而從選擇塊中的存儲器單元的浮置柵極向p型阱區(qū)域釋放電子，執(zhí)行數(shù)據(jù)擦除。接著，由于p型阱區(qū)域變?yōu)?V，因而在處于浮置狀態(tài)的選擇塊·非選擇塊兩方的選擇柵極線SG(1)、SG(2)和非選擇塊中的控制柵極線由于全部受到p型阱區(qū)域的電容耦合的影響降低到0V～Vcc，其后被固定到0V。最后，節(jié)點N0、N1、N2分別變?yōu)?V、0V、Vcc，數(shù)據(jù)擦除動作結束。
如上所述，在圖7所示的行譯碼器電路中，在數(shù)據(jù)寫入動作時和數(shù)據(jù)讀出動作時，通過在電源節(jié)點VPPRW上施加比施加在控制柵極線·選擇柵極線上的最高電壓還高Vtn(傳送電壓的晶體管QN0～QN10的閾值電壓)的電壓，即使被連接在1根控制柵極線·選擇柵極線上的晶體管只是NMOS晶體管，也可以在電位不下降的情況下向控制柵極線施加寫入用高電壓和讀出用高電壓，可以實現(xiàn)可靠性高的動作。
另外，通過把連接在1條控制柵極線上的晶體管設置成1個NMOS晶體管，因而，可以實現(xiàn)元件數(shù)少的行譯碼器電路，可以實現(xiàn)由于行譯碼器電路的圖形面積縮小產生的單片尺寸縮小，即實現(xiàn)單片成本減少。
進而，因為可以通過使用經(jīng)由和被連接在控制柵極線和選擇柵極線上的晶體管相極性相反的PMOS晶體管QP11、QP12，輸出“高”電位的電壓切換電路54A，構成元件數(shù)少并且圖形占有面積小的電壓切換電路54，所以可以實現(xiàn)元件數(shù)少并且圖形占有面積小的行譯碼器電路，可以通過行譯碼器電路的圖形面積縮小實現(xiàn)單片尺寸縮小，即實現(xiàn)單片成本減少。
圖11展示根據(jù)本發(fā)明的實施方案2的半導體存儲裝置的行譯碼器電路的另一局部的構成例子。圖11的電路和圖7不同的部分是電壓切換電路54B的電路構成，在電源節(jié)點VPPRW和晶體管QP11、QP12之間設置有耗盡型NMOS晶體管QD1。表示使用圖11電路時的數(shù)據(jù)寫入·讀出·擦除的各自的動作的時序圖和圖8至圖10一樣。
以下，說明設置上述晶體管QD1的優(yōu)點。
在圖7的電路中，在PMOS晶體管QP11、QP12的源極和構成QP11、QP12的n-阱區(qū)域上，因為直接施加電源節(jié)點VPPRW的電位，所以與選擇塊·非選擇塊無關，需要把全部塊中的晶體管QP11、QP12的源極·n-阱區(qū)域充電至電源節(jié)點VPPRW電位。通常，因為塊數(shù)在1個單片內有數(shù)百個～數(shù)千個，所以同時充電數(shù)百～數(shù)千個元件的源極和n-阱區(qū)域，電源節(jié)點VPPRW的電容值變得非常變大。在數(shù)據(jù)寫入動作和讀出動作中，因為在電源節(jié)點VPPRW上施加(20V+Vtn)和(4V+Vtn)這樣的升壓電壓，所以如果電源節(jié)點VPPRW的電容值大的話，則會產生升壓電壓發(fā)生電路的面積增加，消耗電力增加、由于升壓電壓的充電所需要時間加長引起動作時間延長等的問題。
另一方面，在圖11的電路中，在選擇塊中，因為節(jié)點N0的電壓是“高”電平(＝Vcc)，所以輸入到晶體管QD1的柵極上的節(jié)點N1的電壓是“高”電平(＝VPPRW電位)，因為作為晶體管QP11、QP12的源極·n-阱電位的節(jié)點N3的電位也變?yōu)椤案摺彪娢?＝VPPRW電位)，所以可以與晶體管QD1的有無無關地實現(xiàn)圖8至圖10的動作。在圖11的電路使用時的非選擇塊中，因為節(jié)點N0的電壓處于“低”電位的0V，所以被輸入到QD1的柵極上的節(jié)點N1的電壓被固定在0V，因而節(jié)點N3處于Vtd(Vtd是在晶體管QD1的柵極電壓＝0V時可以經(jīng)由晶體管QD1傳送的電壓的最高值，通常是Vcc以下的電壓)。
這樣，通過使用圖11的電路，就可以在選擇塊和非選擇塊中，改變晶體管QP11、QP12的源極·n阱電位。
構成上述晶體管QP11、QP12的n阱區(qū)域的形狀展示在圖12A和12B。圖12A和圖12B，分別表示使用圖7和圖11的電路構成時的n阱區(qū)域的形成例子。在圖7的電路中，因為在全部塊中n阱電壓同電位，所以如圖12A所示，形成橫跨全部塊Block1～BlockN的1個n阱區(qū)域NW，在該區(qū)域NW上通常使用形成PMOS晶體管QP11、QP12的方式。
另一方面，在圖11的電路中，因為在選擇塊·非選擇塊之間n-阱電壓不同，所以如圖12B所示，在各塊Block1～BlockN中的每一個中形成1個n阱區(qū)域NW1～NWN，在這些區(qū)域NW1～NWN上形成PMOS晶體管QP11、QP12的方式有效。把每一塊分成n阱區(qū)域，通過只把選擇n-阱區(qū)域用比電源電壓高的升壓電壓(20V和4V等)充電，就可以大幅度減少升壓電壓的負荷電容值。因而，可以實現(xiàn)升壓電壓發(fā)生電路的面積消減、消耗電力降低、由于升壓電壓的充電所需要時間的縮短產生的動作的高速化等。
圖13展示根據(jù)本發(fā)明的實施方案3的半導體存儲裝置中的行譯碼器電路的再一局部構成例子。圖13的電路和圖7和圖11的電路不同之處是電壓切換電路54C的構成。該電壓切換電路54C的構成包含耗盡型NMOS晶體管QD2、PMOS晶體管QP13，以及耗盡型NMOS晶體管QD3、QD4。上述NMOS晶體管QD2的電流通路的一端被連接在電源節(jié)點VPPRW上，柵極被連接在節(jié)點N1上。上述PMOS晶體管QP13的電流通路的一端以及背柵極，被連接在上述NMOS晶體管QD2的電流通路的另一端，電流通路的另一端被連接在節(jié)點N1上，柵極被連接在“與非”門57的輸出端。上述NMOS晶體管QD3的電流通路的一端被連接在節(jié)點N1上，在柵極上施加電源電壓Vcc。而后，上述NMOS晶體管QD4的電流通路的一端被連接在上述NMOS晶體管QD3的電流通路的另一端，電流通路的另一端被連接在倒相器58的輸出端上，向柵極提供信號TRAN。
圖13的電路動作波形，和圖8至圖10的波形一樣，另外，圖13中的節(jié)點N1的電壓變?yōu)楹蛨D11中的節(jié)點N3一樣。因而即使在使用圖13的電路時，也和使用圖11的電路時一樣，在選擇塊·非選擇塊之間節(jié)點N4的電壓不同，即向節(jié)點N1傳送“高”電平(＝升壓電壓)的PMOS晶體管QP13的源極和n-阱區(qū)域的電壓在選擇·非選擇塊之間不同。因而，可以使用如圖12B那樣的n阱構成，其結果可以減少升壓電壓的負荷容量。另外，信號TRAN通常被固定為0V使用，在非選擇塊中因為節(jié)點N0是0V，所以經(jīng)由耗盡型NMOS晶體管QD4、QD3向節(jié)點N1傳送0V。進而，在選擇塊中，因為節(jié)點N＝Vcc、節(jié)點N1≥Vcc，所以NMOS晶體管QD4變?yōu)榻刂範顟B(tài)，保持節(jié)點N1的“高”電位。
作為上述圖13的電路的其它優(yōu)點，第1是構成電壓切換電路54C的元件數(shù)比圖11的電路還少(7個(圖11)→4個(圖13))，第2是PMOS晶體管QP13的源極·漏極·n阱區(qū)域之間的電位差減小。關于后者，在晶體管QP13導通的情況下，通常源極＝漏極＝n阱區(qū)域，在截止的情況下源極＝n阱區(qū)域＝Vtd(Vtd是在QD2的柵極電壓＝0V時可以經(jīng)由晶體管QD2傳送的電壓的最高值，通常是Vcc以下的電壓)并且漏極＝0V，不管是否有施加寫入用高電壓(約20V)的動作，源極·漏極·n阱區(qū)域之間的電位差即使最高也只有Vcc。
進而，在上述實施方案中，如圖7、11和13所示，以在存儲器單元陣列的兩側配置驅動1個塊內的控制柵極線、選擇柵極線的行譯碼器電路為例說明了本發(fā)明，但在它情況下，例如如圖14所示，即使在對應1個塊的行譯碼器電路被配置在存儲器單元陣列的單側的情況下本發(fā)明也有效。在圖14中，作為電壓切換電路54D沒有展示具體的電路構成，但例如如圖7、11和13的電路那樣，也可以使用各種電路構成。
接著，在圖15至圖17中展示了行譯碼器電路的配置例子。圖15展示在存儲器單元陣列的兩側配置驅動1個塊內的控制柵極線·選擇柵極線的行譯碼器電路的情況，相當于圖11和圖13的實施方案。圖16和圖17，展示把都對應1個塊的行譯碼器電路配置在存儲器單元陣列的單側的情況，相當于圖14。作為制成1塊的行譯碼器的圖形的寬度(間距)，相對于在使用圖15方式的情況下是1個NAND單元長度(1個NAND單元的位線方向的長度)，在使用圖16和17方式的情況下因為變?yōu)?個NAND單元長度所以可以確保間距。
在圖18至圖20中展示在上述圖15至圖17中加上PMOS晶體管形成用n-阱區(qū)域的情況。圖15至圖17分別與圖18至20對應。從圖18至20也可以知道，在使用了圖14的方式的情況下，與使用了圖11和13的情況相比，行譯碼器電路的圖形形成用的間距變?yōu)?倍，這種情況下PMOS晶體管形成用n-阱區(qū)域的間距也變?yōu)?倍。因此，可以緩和設計規(guī)則，可以實現(xiàn)可靠性更高成品率也高的單片。另外，即使未來設計規(guī)則縮小的情況下，在使用了圖14的方式的情況下，與使用了圖11和13的方式的情況相比，也具有可以在每個塊中分割形成n-阱區(qū)域的可能性高(或者概率高)的優(yōu)點。
可是，上述n-阱區(qū)域的配置，也可以在上述的配置以外考慮，例如可以配置成圖21A至圖21E所示。圖21A至圖21E是展示行譯碼器區(qū)域的圖，只描繪了在行譯碼器的圖形形成區(qū)域中相鄰的塊。
圖21A，是表示圖18、19和20的方式(＝對圖15至圖17的塊配置適用了圖21A的方式的方式)的圖，在作為相鄰的塊的Block-i、Block-j的各自的區(qū)域內形成n-阱區(qū)域NWi、NWj。
圖21B、21C和21D，是相對于與各塊對應的行譯碼器區(qū)域，n-阱區(qū)域NWi、NWj橫跨多個塊Block-i、Block-j形成的情況，在n-阱區(qū)域Nwi、NWj周圍的設計規(guī)則為假如行譯碼器形成用的1塊的間距的情況下，如圖21B、21C和21D那樣在2塊的區(qū)域內形成1個n阱區(qū)域的方法有效。
在未來設計規(guī)則進一步嚴格時，如圖21E所示，在4塊Block-i、Block-l份的區(qū)域內形成1個n阱區(qū)域NWi～NW1即可，進而可以應用于在3個和5個以上塊的區(qū)域中形成1個n-阱區(qū)域等的各種方式。
這樣，對圖15至圖17的塊配置適用圖21B至21E的方式，在設計規(guī)則縮小時非常有效。特別如上述PMOS晶體管QP11、QP12、QP13等所示，施加比電源電壓高的電壓(升壓電壓等)的n-阱區(qū)域因為設計規(guī)則縮小很困難，所以采用上述方法的間距增加·設計規(guī)則緩和是效果極其高的方法。
另外，在圖11、12A、12B、13和14、圖18至20和圖21A至21E中，說明了對1塊行譯碼器電路設置1個PMOS晶體管形成用n-阱區(qū)域情況下的實施方案。但是，本發(fā)明在其它情況下，例如在相鄰塊之間共用1個n-阱區(qū)域的情況等中也有效。
在圖22至25中，展示在上述電路的情況下，以及在相鄰塊之間共用1個n阱區(qū)域的情況下的相鄰2塊行譯碼器電路中，地址譯碼器部分·電壓切換電路部分54(54A、54B、54C、54D)的電路構成例子。圖22相當于圖11的電路，圖23相當于圖13的電路。圖24是在相鄰塊之間共用1個n-阱區(qū)域的情況下的電路構成例子，相當于把圖11的電路作為基礎的例子。圖25是在相鄰塊之間共用1個n阱區(qū)域情況下的電路構成例子，相當于把圖13的電路作為基礎的例子。圖24沒有增加圖22的元件數(shù)，而圖25相對圖23增加了每一塊1個耗盡型NMOS晶體管。
在使用圖24和25所示的電路時，在選擇共用n-阱區(qū)域的2個塊中的一個，或者選擇兩方的情況下，n-阱區(qū)域變?yōu)檫x擇時電壓(寫入時20V+Vtn，讀出時4V+Vtn，擦除時Vcc)，其它情況下n-阱區(qū)域被設定為非選擇時電壓Vtd。這種情況下，也是因為施加升壓電壓的n阱區(qū)域只包含選擇塊，所以升壓電壓的負荷容量與以往的情況(相當于圖12A)相比具有可以大幅度減小的優(yōu)點。
進而，在圖22至25中，作為相鄰塊，以Block-i和Block-(i+1)這一連續(xù)的地址塊在行譯碼器電路中相鄰的情況為例說明了本發(fā)明，但即使不是連續(xù)地址的塊，不用說在行譯碼器電路區(qū)域中相鄰的塊之間共用n-阱區(qū)域的情況下本發(fā)明也有效。
在圖26至圖28中，展示了圖24和25所示的電路構成的使用時的n-阱區(qū)域的形成例子，變?yōu)樵谙噜弶K之間共用1個n阱區(qū)域的構成。通過使用圖24、25以及圖26至圖28的方式，與使用圖22、23以及圖18至20的情況相比還可以擴大n阱區(qū)域形成的間距，因而，因為n阱區(qū)域周圍的設計規(guī)則被緩和，所以可以實現(xiàn)可靠性的提高和成品率的提高等。特別是如上述PMOS晶體管QP11、QP12、QP13等那樣，施加比電源電壓高的電壓(升壓電壓等)的n阱區(qū)域因為設計規(guī)則縮小困難，所以采用上述方法的間距增加·設計規(guī)則緩和是極其有效的方法。
進而，如果使用圖24、25以及圖26至28的方法，因為n-阱區(qū)域數(shù)減半，所以具有可以實現(xiàn)行譯碼器電路的圖形面積縮小的優(yōu)點。進而作為緩和設計規(guī)則的方法，如圖29A和29B所示，有在3～4塊間距上設置1個2塊共用的n阱區(qū)域的方法，其考慮方法和相對圖18至20的圖21B至21D的方式一樣。圖29A和29B的方法也非常有效。
在圖30中，展示根據(jù)本發(fā)明的實施方案5的半導體存儲裝置中的行譯碼器電路的另一局部的構成例子。圖30所示的電路，為在圖14所示的電路上附加電壓切換電路54E的結構。即，向“與非”門57的第1輸入端提供行譯碼器起動信號RDEC，向第2至第4輸入端分別提供塊地址信號RA1、RA2、RA3。在該“與非”門57的輸出端上連接倒相器58的輸入端，該倒相器58的輸出信號in1被提供給電壓切換電路54D、54E。在上述電壓切換電路54E上，作為動作電源電壓施加電壓Vm。而后，上述電壓切換電路54E的輸出信號out1，被提供給電壓切換電路54D。其它的電路部分因為和圖14所示的電路相同，固而在同一部分上附加同樣的符號并省略其詳細說明。
圖31A至31D，是分別展示上述圖30所示的電路中的電壓切換電路54E的具體的構成例子的電路圖。無論在哪個電壓切換電路54E中，都輸入倒相器58的輸出信號in1，在該信號in1是“高”電平時輸出0V，在信號in1是“低”電平時輸出Vm電平信號out1。
圖31A所示的電路，由倒相器INVa、NMOS晶體管QN13、QN14，以及PMOS晶體管QP14、QP15構成。倒相器58的輸出信號in1，被分別提供給倒相器INVa的輸入端以及NMOS晶體管QN14的柵極。在上述倒相器INVa的輸出端，連接著NMOS晶體管QN13的柵極。NMOS晶體管QN13、QN14的源極被連接在另一電源節(jié)點，例如接地點，在各漏極和電壓節(jié)點Vm之間分別連接PMOS晶體管QP14、QP15的漏極、源極。上述PMOS晶體管QP14的柵極，被連接在PMOS晶體管QP15和NMOS晶體管QN14的漏極共用接點上，上述PMOS晶體管QP15的漏極，被連接在PMOS晶體管QP14和NMOS晶體管QN13的漏極共用接點上。而后，把從上述晶體管QP15、QP14的漏極共用接點得到的輸出信號out1提供給電源切換電路54D的輸入端。
另外，圖31B所示的電路，由倒相器INVb、NMOS晶體管QN15、QN16，以及PMOS晶體管QP16、QP17，以及耗盡型NMOS晶體管QD5構成。倒相器58的輸出信號in1，被分別提供給倒相器INVb的輸入端以及NMOS晶體管QN16的柵極。在上述倒相器INVb的輸出端，連接著NMOS晶體管QN15的柵極。NMOS晶體管QN15、QN16的源極被共同連接在接地點上，在各漏極上分別連接PMOS晶體管QP16、QP17的漏極上。上述PMOS晶體管QP16的柵極，被連接在PMOS晶體管QP17和NMOS晶體管QN16的漏極共用接點上，上述PMOS晶體管QP17的漏極，被連接在PMOS晶體管QP16和NMOS晶體管QN15的漏極共用接點上。在上述PMOS晶體管QP16、QP17的源極和電壓節(jié)點Vm之間，連接耗盡型NMOS晶體管QD5的漏極、源極，其柵極被連接在晶體管QP17、QN16的漏極共用接點上。而后，把從上述晶體管QP17、QN16的漏極共用接點得到的輸出信號out1提供給電源切換電路54D的輸入端上。
圖31C所示的電路，由NMOS晶體管QN17、PMOS晶體管QP18，以及耗盡型NMOS晶體管QD6構成。上述各晶體管QN17、QN18、QN6的電流通路，被串聯(lián)連接在接地點和電壓接點Vm之間，上述倒相器58的輸出信號in1，被提供給上述晶體管QN17、QP18的柵極。另外，上述晶體管QD6的柵極，被連接在上述晶體管QN17、QP18的漏極共用接點上。而后，把從上述晶體管QN17、QP18的漏極共用接點得到的輸出信號out1，提供給電壓切換電路54D的輸入端。
進而，圖31D所示的電路，由倒相器INVd、NMOS晶體管QN18、PMOS晶體管QP19，以及耗盡型NMOS晶體管QD7構成。倒相器58的輸出信號in1，被提供給倒相器INVd的輸入端子以及PMOS晶體管QP19的柵極。在上述倒相器INVd的輸出端上，連接NMOS晶體管QN18的電流通路的一端，在該晶體管QN18的柵極上施加電源電壓Vcc。在上述晶體管QN18的電流通路的另一端和電壓節(jié)點Vm之間，串聯(lián)連接PMOS晶體管QP19以及耗盡型NMOS晶體管QD7的電流通路。上述晶體管QD7的柵極，被連接在上述晶體管QN18和QP19的電流通路的接點上。而后，把從上述晶體管QN18、QP19的電流通路的接點得到的輸出信號out1提供給電壓切換電路54D的輸入端。
進而，作為上述電壓切換電路54D的電路構成，圖7所示的電路中的電壓切換電路54A、圖11所示的電路中的電壓切換電路54B、圖13所示的電路中的電壓切換電路54C，或者圖22至圖25所示的方式的任何一種電路也可以適用。
上述圖30所示的電路中的電壓接點Vm的電壓，例如可以是比電源電壓(或者“與非“門57和倒相器58的電源電壓)還高，比電源節(jié)點VPPRW的最高電壓(通常是寫入用高電壓Vpp的電平)還低的電壓。在使用圖30的方式的情況下，被輸入到電壓切換電路54D中的2個信號的一方(相當于圖30中的out1的信號)的“高”狀態(tài)時的電壓從電源電壓提高到電壓Vm。即，在與非選擇塊對應的行譯碼器電路內，因為“與非”門57的輸出變?yōu)椤案摺?，所以從倒相?8輸出的信號in1變?yōu)椤暗汀彪娖剑盘杘ut1變?yōu)閂m電平。其結果，向電壓切換電路54D輸入Vm電平信號。
在使用了上述圖30那樣的電路方式的情況下特別有效的前提是，作為電壓切換電路54D使用圖13所示的電路中的電壓切換電路54C，或者圖23和25所示的那樣的電路構成。
以下，作為上述電壓切換電路54D，以使用圖13所示的電路中的電壓切換電路54C的情況為例說明其效果。在使用圖30那樣的電路構成時，在與非選擇塊對應的行譯碼器中因為被輸入到晶體管QP13的柵極的電壓從電源電壓升高為Vm電平，所以具有可以降低經(jīng)過晶體管QP13的漏電流的優(yōu)點。通常，行譯碼器電路，因為在單片中設置數(shù)百～數(shù)萬個，所以即使在1個行譯碼器電路中漏電流不太大的情況下，在全部單片中也變成大電流。因此，使用圖30所示的電路的漏電流降低方式可以得到顯著效果。該效果，不只在把圖13所示的電路中的電壓切換電路54C適用于圖30的電壓切換電路54D的情況下，在適用于圖23和25的電路方式的情況下也同樣可以得到。
而且，在圖31B至31D所示的電路中，使用耗盡型NMOS晶體管QD5～QD7。被施加在這些晶體管QD5～QD7上的電壓的最高值Vm，比被施加在圖11和13、圖22至25所示的電路中的耗盡型NMOS晶體管QD1～QD4上的電壓的最高值VPPRW(通常是Vpp)還低。因此，晶體管QD5～QD7的柵極氧化膜厚度，可以制成比晶體管QD1～QD4的柵極氧化膜薄。因而，與柵極氧化膜厚度厚的情況相比，具有可以減小晶體管QD5～QD7的面積(因為施加最高電壓越低，由于柵極氧化膜厚度的薄膜化引起的每單位面積的晶體管的電流量越增加，所以可以縮小晶體管的圖形占有面積)的優(yōu)點。
由于同樣的理由，晶體管QP14～QP19、QN13～QN18的柵極氧化膜厚度，也可以比晶體管QP11～QP13、QN13～QN18的柵極氧化膜厚度薄。因而，這種情況下，具有可以使晶體管的圖形占有面積比柵極氧化膜厚度薄時還小的優(yōu)點。
至此，用圖30以及圖31A至圖31D說明了實施方案5，但本發(fā)明可以有各種變更，例如，在使用圖32以及圖33A至33D那樣的電路構成時本發(fā)明也有效。
圖32是展示根據(jù)本發(fā)明的實施方案6的半導體存儲裝置中的行譯碼器電路的局部的構成例子。圖32所示的電路，把上述圖30所示的電路中的倒相器58的輸出信號in1和“與非”門57的輸出信號in2分別提供給電壓切換電路54F，把該電壓切換的電路54F的輸出信號out1、out2提供給電壓切換電路54D。
圖33A至33D，是分別展示上述圖32所示的電路中的電壓切換電路54F的具體的構成例子的電路圖。在這些電壓切換電路54F中，輸入倒相器58的輸出信號in1和“與非”門57的輸出信號in2，在圖33A和33B所示的電路中，在信號in1是“高”電平(信號in2是“低”電平)時信號out1是0V，信號out2變?yōu)閂m電平，在信號in1是“低”電平(信號in2是“高”電平)時信號out1是Vm電平，信號out2變?yōu)?V。另外，在圖33C和33D所示的電路中，當信號in1是“高”電平(信號in2是“低”電平)時信號out1為0V，信號out2變?yōu)閂cc電平，當信號in1是“低”電平(信號in2是“高”電平)時信號out1變?yōu)閂m電平，信號out2變?yōu)?V。
圖33A所示的電路，由NMOS晶體管QN13、QN14，以及PMOS晶體管QP14、QP15構成。倒相器58的輸出信號in1被提供給NMOS晶體管QN14的柵極，“與非”門57的輸出信號in2被提供給NMOS晶體管QN13的柵極。上述NMOS晶體管QN13、QN14的源極被接地，在漏極和電壓節(jié)點Vm之間，分別連接PMOS晶體管QP14、QP15的漏極、源極。上述PMOS晶體管QP14的柵極，被連接在PMOS晶體管QP15和NMOS晶體管QN14的漏極共用接點上，上述PMOS晶體管QP15的柵極，被連接在PMOS晶體管QP14和NMOS晶體管QN13的漏極共用接點上。而后，從上述晶體管QP15、QN14的柵極共用接點得到的輸出信號out11，以及從上述晶體管QP14、QN13的漏極共用接點得到的輸出信號out2。分別被提供給電壓切換電路54D的輸入端上。
另外，圖33B所示的電路，由NMOS晶體管QN15、QN16、PMOS晶體管QP16、QP17，以及耗盡型NMOS晶體管QD5構成。倒相器58的輸出信號in1被提供給NMOS晶體管QN16的柵極，“與非”門57的輸出信號in2被提供給NMOS晶體管QN15的柵極，上述NMOS晶體管QN15、QN16的源極被接地，在漏極上分別連接PMOS晶體管QP16、QP17的漏極。上述PMOS晶體管QP16的柵極，被連接在上述PMOS晶體管QP17和NMOS晶體管QN16的漏極共用接點上，上述PMOS晶體管QP17的柵極，被連接在PMOS晶體管QP16和NMOS晶體管QN15的漏極共用接點上。在上述PMOS晶體管QP16、QP17的源極和電壓接點Vm之間，連接耗盡型NMOS晶體管QD5的漏極、源極，其柵極被連接在晶體管QP17、QN16的漏極共用接點上。而后，從上述晶體管QP17、QN16的漏極共用接點得到的輸出信號out1，以及從上述晶體管QP16、QN15的漏極共用接點得到的輸出信號out2，分別被提供給電壓切換電路54D的輸入端。
圖33C所示的電路，由倒相器INVe、NMOS晶體管QN17、PMOS晶體管QP18，以及耗盡型NMOS晶體管QD6構成。上述各晶體管QN17、QP18、QD6的電流通路，被串聯(lián)連接在接地點和電壓節(jié)點Vm之間，上述倒相器58的輸出信號in1，被提供給上述晶體管QN17、QP18的柵極。另外，上述晶體管QD6的柵極，被連接在上述晶體管QN17、QP18的漏極共用接點上。進而，上述“與非”門57的輸出信號in2，被提供給倒相器INVe的輸入端。而后，從上述晶體管QN17、QP18的漏極共用接點得到的輸出信號out1，以及從上述倒相器INVe的輸出端輸出的輸出信號out2分別被提供給電壓切換電路54D的輸入端。
進而，圖33D所示的電路，由倒相器INVf、NMOS晶體管QN18、PMOS晶體管QP19，以及耗盡型NMOS晶體管QD7構成。倒相器58的輸出信號in1被提供給PMOS晶體管QP19的柵極，“與非”門57的輸出信號in2被分別提供給NMOS晶體管QN18的電流通路的一端以及倒相器INVf的輸入端。向上述晶體管QN18的柵極施加電源電壓Vcc，在該晶體管QN18的電流通路的另一端和電壓節(jié)點Vm之間，串聯(lián)連接PMOS晶體管QP19以及耗盡型NMOS晶體管QD7的電流通路。上述晶體管QD7的柵極，被連接在上述晶體管QN18和QP19的連接點上。而后，從上述晶體管QN18、QP19的漏極共用連接點得到的輸出信號out1，以及從上述倒相器INVf的輸出端輸出的信號out2，被分別提供給電壓切換電路54D的輸入端。
即使在使用上述圖32以及圖33A至33D那樣的電路構成的情況下，也具有和用圖30以及圖31A至31D所述的電路構成同樣的優(yōu)點，可以得到實際上一樣的作用效果。
進而，作為用于構成上述圖31A至31D以及圖33A至33D所示的電路中的PMOS晶體管QP14～QP19的n-阱區(qū)域，在圖31A和33A所示的電路的情況下，因為在各塊之間在n-阱區(qū)域上都施加電壓VPPRW，所以上述的圖12A那樣的構成適用。另一方面，在圖31B至圖31D以及圖33B至圖33D所示的構成中，因為n-阱電壓不共用，所以圖12B、圖18、19、20以及圖21A至21E、圖26、27、28以及圖29A和29B所示的構成適用。
圖34和35，為了分別說明根據(jù)本發(fā)明的另一實施方案的半導體存儲裝置，抽出在上述實施方案1至實施方案5中向電壓切換電路54(54A～54D)供給電壓VPPRW的電路部分展示。這些電路，根據(jù)信號活性(Active)，在待機狀態(tài)時和激活狀態(tài)時切換電源節(jié)點VPPRW的狀態(tài)。
即，圖34所示的電路部分，由高電壓發(fā)生電路60、倒相器61、PMOS晶體管QP20以及耗盡型NMOS晶體管QD8構成。在上述高電壓發(fā)生電路60的輸出端，連接電壓切換電路54的電源節(jié)點VPPRW，在該節(jié)點VPPRW和電源電壓Vcc之間串聯(lián)連接上述晶體管QD8、QP20的電流通路。向上述PMOS晶體管QP20的柵極上，經(jīng)由倒相器61提供信號活性，向上述耗盡型NMOS晶體管QD8的柵極提供上述信號活性。
在上述那樣的構成中，信號活性，是在待機狀態(tài)時為0V，在活動狀態(tài)時變?yōu)閂cc電平的信號，例如根據(jù)從/CE管腳輸入的單片起動信號生成。另外，上述高電壓發(fā)生電路60的構成是，在待機狀態(tài)時變?yōu)榉莿幼鳡顟B(tài)。
在待機狀態(tài)時，因為晶體管QP20在上述信號活性是0V時變?yōu)榻刂範顟B(tài)，所以電源節(jié)點VPPRW變?yōu)楦≈脿顟B(tài)。與此相反，如果在活動狀態(tài)時信號活性變?yōu)閂cc電平，因為晶體管QP20變?yōu)閷顟B(tài)，所以節(jié)點VPPRW被充電至高電壓。其后，靠高電壓發(fā)生電路60，在節(jié)點VPPRW被設定在高電位的同時，信號活性變?yōu)?V，晶體管QD8變?yōu)榻刂範顟B(tài)，電源節(jié)點VPPRW從電源Vcc斷開。
因而，在待機狀態(tài)時，可以抑制漏電流的發(fā)生，并且在活動狀態(tài)時(因為可以高速充電到Vcc)可以使電源節(jié)點VPPRW的電壓快速上升。
另一方面，圖35所示的電路部分，由高電壓發(fā)生電路60和耗盡型NMOS晶體管QP9構成。在高電壓發(fā)生電路60的輸出端上，連接電壓切換電路54的電源節(jié)點VPPRW，在該節(jié)點VPPRW和電源Vcc之間連接晶體管QD9的電流通路。而后，向上述耗盡型NMOS晶體管QD9的柵極上，提供信號活性。
即使在這種構成中，也可以進行和上述圖34的電路同樣的動作，可以得到同樣的作用效果。
以上，用實施方案說明了本發(fā)明，但本發(fā)明并不限于上述實施方案，可以有各種變更。
例如，在上述實施方案中，以把0V以上電壓傳送到選擇字線的情況為例說明了本發(fā)明，但在極性相反的情況下，即在向選擇字線傳送0V以下的電壓的情況下本發(fā)明也有效，這種情況下，在把上述的電壓切換電路內的NMOS晶體管改變?yōu)镻MOS晶體管，把上述的電壓切換電路內的PMOS晶體管改變?yōu)镹MOS晶體管的同時，把串聯(lián)連接在字線上的晶體管從NMOS晶體管改變?yōu)镻MOS晶體管等的，把極性反向等的方法中可以適用本發(fā)明。
另外，在上述實施方案中，以在行譯碼器電路中適用本發(fā)明的情況為例說明了本發(fā)明，但在其它的情況下可以有各種變更，例如在其它的周邊電路中，使用上述實施方案中的電壓切換電路和字線連接晶體管的構成·連接關系，進行電壓傳送等。
另外，在上述實施方案中說明了在1個NAND單元中串聯(lián)連接的存儲器單元的個數(shù)是8個的情況，但在串聯(lián)連接的存儲器單元的個數(shù)不是8個，而是例如2，4，16，32，64個等的情況下也同樣可以使用本發(fā)明。另外，即使對于處于選擇柵極晶體管之間的存儲器單元是1個的情況下，也同樣可以適用本發(fā)明。另外，在上述實施方案中，以NAND型EEPROM為例說明了本發(fā)明，但本發(fā)明并不限于上述實施方案，在其它的設備，例如在NOR單元型EEPROM、DINOR單元型EEPROM、AND單元型EEPRON、帶選擇晶體管的NOR單元型EEPROM等中也可以適用。
圖36展示NOR單元型EEPROM中的存儲器單元陣列的等效電路圖。該存儲器單元陣列，在字線WLj、WLj+1、WLj+2、......和位線BL0、BL1、......、BLm的各交叉點位置上，設置NOR單元Mj0～Mj+2m，各NOR單元Mj0～Mj+2m的控制柵極在每行上分別連接于字線WLj、WLj+1、WLj+2、......，漏極在每列上分別連接于位線BL0、BL1、......BLm上，源極被共同連接在源極線SL上。
另外，在圖37上展示DINOR單元型EEPROM中的存儲器單元陣列的等效電路。在DINOR單元型的存儲器單元陣列中，與各主位線D0、D1、......、Dn對應地設置DINOR單元。各DINOR單元由選擇柵極晶體管SQ0、SQ1、......、SQn和存儲器單元M00～M31n構成，上述選擇柵極晶體管SQ0、SQ1、......、SQn的漏極被分別連接在各主位線D0、D1、......、Dn上，柵極被連接在選擇柵極線ST上，源極被分別連接在局部位線LB0、LB1、......LBn上。各存儲器單元M00～M31n的漏極在每列上被連接在上述局部位線LB0、LB1、......、LBn上，控制柵極在每行上被連接在字線W0～W31上，源極被共同連接在源極線SL上。
圖38是展示AND單元型EEPROM中的存儲器單元陣列的等效電路圖。在AND單元型的存儲器單元陣列中，對應各主位線D0、D1、......、Dn設置有AND單元。各AND單元由第1選擇柵極晶體管SQ10、SQ11、......、SQ1n、存儲器單元M00～M31n以及第2選擇柵極晶體管SQ20、SQ21、......、SQ2n構成，上述第1選擇柵極晶體管SQ10、SQ11、......、SQ1n的漏極被分別連接在各主位線D0、D1、......Dn，柵極被連接在第1選擇柵極線ST1，源極被分別連接在局部位線LB0、LB1、......、LBn上。各存儲器單元M00～M31n的漏極在每列上被連接在局部位線LB0、LB1、......LBn，控制柵極在每行上被連接在字線W0～W31上，源極被連接在局部源極線LS0、LS1、......LSn。上述第2選擇柵極晶體管SQ20、SQ21、......、SQ2n的漏極被分別連接在各局部源極線LS0、LS1、......、LSn上，柵極被連接在第2選擇柵極ST2上，源極被共同連接在主源極線MSL上。
進而，在圖39中展示在帶選擇晶體管的NOR單元型EEPROM中的存儲器單元陣列的等價電路圖。該存儲器單元陣列，通過把由選擇晶體管SQ和存儲器單元晶體管M組成的存儲器單元MC排列成矩陣構成。各選擇晶體管SQ的漏極在每列上被連接在位線BL0、BL1、......、BLn上，柵極在每行上被連接在選擇柵極線ST上，源極被連接在對應的存儲器單元晶體管M的漏極上。上述存儲器單元晶體管M的控制柵極在每行上被連接在字線WL上，源極被共同連接在源極SL上。
進而，有關DINOR單元型EEPROM的詳情，請參照“H.Onda etal.，IEDM Tech.Digest，1992，pp.599-602”，有關上述AND單元型EEPROM的詳情，請參照“H.Kume et al.，IEDM Tech.Digest，1992，pp.991-993。
另外，在上述各實施方案中以可以電氣改寫的非易失性半導體存儲器裝置為例說明了本發(fā)明，但本發(fā)明也可以在其它的設備中使用，例如，即使在其它非易失性存儲裝置和DRAM、SRAM等的設備中也同樣可以適用。
雖然使用以上實施方案說明了本發(fā)明，但本發(fā)明并不限定于上述實施方案，可以在實施階段中在不脫離其主旨的范圍內有各種變形。進而，在上述實施方案中包含有各種階段的發(fā)明，通過所展示的多個構成要素的適宜的組合，可以抽出各種的發(fā)明。例如即使從實施方案所示的全部構成要件中擦除幾種構成要件，也可以解決在發(fā)明要解決的課題項目中所述的課題的至少1個，在可以得到發(fā)明的效果中所述的效果的至少1個的情況下，可以把擦除了該構成要件的構成作為發(fā)明抽出。
如上所述如果采用本發(fā)明，由于在行譯碼器電路內設置包含PMOS晶體管的電壓切換電路，因而即使在把行譯碼器電路內連接字線的晶體管設置成每條字線1個NMOS晶體管的情況下，也不需要設置泵電路就可以把NMOS晶體管的柵極設定為高的電壓。
因而，可以在電位不下降的情況下向字線傳送高電壓，并且能得到可以消減行譯碼器電路的圖形面積的半導體存儲裝置。
另外，因為可以實現(xiàn)圖形面積小的行譯碼器電路，所以可以得到以便宜的價格實現(xiàn)可靠性高的單片的半導體存儲裝置。
進而，可以在電位不下降的情況下向字線傳送高電壓，能得到可以實現(xiàn)充分的數(shù)據(jù)寫入動作的半導體存儲裝置。
權利要求
1.一種半導體存儲裝置，具備把存儲器單元排列成矩陣的存儲器單元陣列，以及在選擇上述存儲器單元陣列的字線的同時向字線傳送電壓的行譯碼器電路，其特征在于上述行譯碼器電路包括第1導電類型的多個第1晶體管，其電流通路的一端分別被直接連接在各條字線上；以及和第1導電類型極性相反的第2導電類型的第2晶體管，在進行向選擇出的字線傳送電壓的動作時，向被連接在選擇出的字線上的上述第1晶體管的柵極傳送電壓；其中，向所述選擇出的字線的電壓傳送只用第1導電類型的第1晶體管進行，所述行譯碼器電路還包括向上述第1晶體管的柵極施加電壓的第一電壓切換電路，上述第2晶體管被設置在上述電壓切換電路內，在進行向上述選擇出的字線傳送電壓的動作時，把比選擇出的字線的電壓還高的電壓輸入到上述電壓切換電路中，經(jīng)由上述第2晶體管傳送到被連接在選擇出的字線上的上述第1晶體管的柵極。
2.根據(jù)權利要求1的半導體存儲裝置，其特征在于在進行向上述選擇出的字線傳送電壓的動作時，經(jīng)由上述第2晶體管，向上述第1晶體管的柵極傳送比給選擇出的字線高的電壓。
3.根據(jù)權利要求1的半導體存儲裝置，其特征在于上述電壓切換電路還包括連接在上述第2晶體管和比上述選擇出的字線的電壓還高的電壓節(jié)點之間的第1導電類型的第3晶體管，把上述第3晶體管的柵極設定在與上述第1晶體管的柵極相同的電位。
4.根據(jù)權利要求1的半導體存儲裝置，其特征在于上述存儲器單元陣列由多個塊構成，各塊由被連接在1條或者多條字線上的存儲器單元構成，同時，每一塊中設置有上述行譯碼器電路。
5.根據(jù)權利要求4的半導體存儲裝置，其特征在于形成上述第2晶體管的阱區(qū)域是第1導電類型，上述阱區(qū)域被分開形成在上述每個塊中。
6.根據(jù)權利要求4的半導體存儲裝置，其特征在于形成上述第2晶體管的阱區(qū)域是第1導電類型，相對于上述行譯碼器電路的圖形區(qū)域相鄰的2個塊形成1個上述阱區(qū)域，只有與上述2個塊對應的行譯碼器電路內元件形成在上述阱區(qū)域中。
7.根據(jù)權利要求4的半導體存儲裝置，其特征在于構成與上述各塊對應的上述行譯碼器電路的元件，集中配置在上述各塊中的字線的一端側。
8.根據(jù)權利要求1的半導體存儲裝置，其特征在于直接連接在上述字線上的晶體管僅為第1導電類型的晶體管。
9.根據(jù)權利要求1的半導體存儲裝置，其特征在于直接連接在上述字線上的晶體管只有1個第1導電類型的晶體管。
10.根據(jù)權利要求1的半導體存儲裝置，其特征在于在進行向上述選擇出的字線傳送電壓的動作時的上述第1晶體管的柵極電壓大于等于選擇出的字線的電壓和上述第1晶體管的閾值電壓之和。
11.根據(jù)權利要求1的半導體存儲裝置，其特征在于向上述選擇出的字線傳送電壓的動作是數(shù)據(jù)寫入動作。
12.根據(jù)權利要求1的半導體存儲裝置，其特征在于上述存儲器單元是具有選擇柵極晶體管的非易失性半導體存儲裝置的存儲器單元。
全文摘要
半導體存儲裝置具備把存儲器單元排列成矩陣的存儲器單元陣列；在選擇上述存儲器單元陣列的字線的同時，向字線傳送電壓的行譯碼器電路。上述行譯碼器電路具備第1導電類型的多個第1晶體管，其電流通路的一端被分別直接連接在各條字線上；第2導電類型的第2晶體管，和第1導電類型極性相反，在向選擇出的字線傳送電壓的動作時，向被連接在選擇出的字線上的上述第1晶體管的柵極傳送電壓。向上述選擇出的字線的電壓傳送只用第1導電類型的第1晶體管進行。
文檔編號H01L29/66GK1805050SQ20051012686
公開日2006年7月19日 申請日期2001年6月8日 優(yōu)先權日2000年6月9日
發(fā)明者中村寬, 今宮賢一 申請人:株式會社東芝