專利名稱：Soc芯片制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路SOC(系統(tǒng)級(jí)芯片System on Chip)的應(yīng)用領(lǐng)域，具體涉及一種SOC芯片制備方法。
背景技術(shù)：
SOC是指一個(gè)產(chǎn)品，是一個(gè)有專用目標(biāo)的集成電路，其中包含完整系統(tǒng)并有嵌入軟件的全部?jī)?nèi)容。SOC也有稱為″系統(tǒng)芯片集成″，指它是一種技術(shù)，用以實(shí)現(xiàn)從確定系統(tǒng)功能開始，到軟/硬件劃分，并完成設(shè)計(jì)的整個(gè)過程。
從第一塊集成電路(IC)(1959年美國(guó)TI公司)發(fā)明以后，集成電路工藝技術(shù)的發(fā)展方向主要表現(xiàn)為兩個(gè)方面一是沿硅片橫向和垂直硅片縱向加工精度的提高，使得器件特征尺寸從亞微米的0.5μm、深亞微米(DSM)的0.35μm一直下降到0.13μm，甚至超深亞微米(VDSM)的0.1μm及以下，并可以形成各種結(jié)構(gòu)；二是勻場(chǎng)范圍的擴(kuò)大，使得晶片面積由100mm2增加到200mm2，300mm2甚至更大尺寸。單個(gè)晶體管的尺寸在縮小，而晶片面積在擴(kuò)大，兩者的乘積使得IC集成度的CAGR(Commutation Average GrowthRate)每年達(dá)到58％。集成電路就這樣按著Moore定律不斷地向前發(fā)展。當(dāng)前微電子的加工技術(shù)已經(jīng)達(dá)到這樣的程度可以在硅片上制作出電子系統(tǒng)需要的所有部件，包括各種有源和無源的元器件、互連線，甚至機(jī)械部件。因此，已經(jīng)具備了由集成電路(IC)向系統(tǒng)集成(IS)發(fā)展的條件。
同時(shí)，IC產(chǎn)業(yè)技術(shù)發(fā)展經(jīng)歷了電路集成、功能集成、技術(shù)集成，直到今天基于計(jì)算機(jī)軟硬件的知識(shí)集成。特別是MCU的出現(xiàn)與普及，使傳統(tǒng)電子系統(tǒng)全面進(jìn)入了現(xiàn)代電子系統(tǒng)。電子系統(tǒng)追求的目標(biāo)之一就是最大限度地簡(jiǎn)化電路設(shè)計(jì)，達(dá)到整體產(chǎn)品系統(tǒng)的可靠性、精度、穩(wěn)定等品質(zhì)指標(biāo)。SOC將電路系統(tǒng)設(shè)計(jì)的可靠性、低功耗等都考慮在IC設(shè)計(jì)之中，把過去許多需要系統(tǒng)設(shè)計(jì)解決的問題集中在IC設(shè)計(jì)中解決，使系統(tǒng)工程師可以將精力集中在研究對(duì)象領(lǐng)域中的諸問題。SOC理所當(dāng)然成為微電子領(lǐng)域IC設(shè)計(jì)的最終目標(biāo)和現(xiàn)代電子系統(tǒng)的最佳選擇。從上可知，無論從IC工藝條件還是設(shè)計(jì)能力以及產(chǎn)業(yè)需求來說，都已將SOC推到了技術(shù)發(fā)展的前沿。
由于器件尺寸按摩爾定律不斷減小，電路的復(fù)雜程度、工作頻率和集成度也不斷提高，SOC的發(fā)展面臨著許多新的挑戰(zhàn)。隨著電路的工作頻率不斷提高，當(dāng)頻率接近或超過千兆赫茲(GHz)時(shí)，襯底耦合和電路之間的串?dāng)_對(duì)電路性能的影響越來越明顯，圖1示意性的給出了硅基無源器件工作在高頻時(shí)，襯底耦合和能量損耗的情形。另外，SOC中的射頻集成電路需要工藝提供高品質(zhì)的無源集成器件，尤其像高品質(zhì)的集成電感，對(duì)SOC的發(fā)展也是很大的挑戰(zhàn)。如今，SOC技術(shù)中以獲得高品質(zhì)的射頻無源器件(尤其是射頻平面集成電感)和實(shí)現(xiàn)高頻串?dāng)_隔離已經(jīng)成為當(dāng)前微電子領(lǐng)域關(guān)注的焦點(diǎn)之一。
關(guān)于高頻串?dāng)_隔離，人們也提出了多種技術(shù)和方法，如摩托羅拉(Motorola)公司的三阱(Triple Well)工藝(Redmond，“A GSM/GPRS mixed-signal baseband IC”IEEEInternational Solid-State Circuits Conference(ISSCC)，vol.1，pp62-445，2002.)，深槽(Deep Trench)工藝(Tallis Blalack，Youri Leclercq和C.Patrick Yue在“On-chip RFIsolation Techniques”IEEE Bipolar/BiCMOS Circuits and Technology Meeting(BCTM)，pp.205-211，2002.)，和愛立信(Ericsson)公司的護(hù)圈或護(hù)帶技術(shù)(Guard ring or Guardband)(Van Zeijl，“A Blue-tooth Radio in 0.18um CMOS”，IEEE International Solid-StateCircuits Conference(ISSCC)，vol.45，pp86-87，2002.)。以上這些技術(shù)，有的存在工藝兼容問題，有的只在一定的頻段范圍內(nèi)有效。所以需要開發(fā)高效，低造價(jià)，與當(dāng)代CMOS工藝技術(shù)相兼容是解決高頻襯底串?dāng)_的發(fā)展方向。
關(guān)于射頻集成電感，國(guó)際上已經(jīng)提出很多方法來提高電感的品質(zhì)因子，通常可以分為兩大類一類是從金屬線圈入手來減小串聯(lián)電阻里來提高電感的Q值入手，另外一類是從減小電感的襯底損耗入手。荷蘭的Behzad Rejaei，Joachim Burghartz and Hugo Schellevis(The Delft research team，Oct.2002)報(bào)道了用選擇性淀積金屬工藝來減小線圈電阻，提高電感品質(zhì)因子的方法。日本的Masahiro Yamaguchi，Makoto Baba，Ken-Ichi Arai通過在平面矩形螺旋電感上下兩層插入鐵磁材料——CoNbZr膜增加電感電流的磁通量，從而提高電感值，增加電感品質(zhì)因數(shù)Q(Masahiro Yamaguchi，Makoto Baba，Ken-Ichi Arai，“Sandwich-type Ferromagnetic RF Integrated Inductor，”IEEE Transactions on MicrowaveTheory and Techniques VOL.49，NO.21，Dec.2001)。這些都屬于第一類方法。為了減小襯底損耗，MEMS技術(shù)(M.Ozgur，M.E.Zalloul，and M.Gaitan，“High Q BacksideMicromachined CMOS Inductors，”in Proc.IEEE International Symposium Circuits AndSystems(ISCAS)，Vol.II，1999，pp577-580)，屏蔽(shield)技術(shù)(Koji Murata，Taskashi Hoska，and Yasuhiro Sugimoto“Effect of A Ground Shield Of A Silicon On-chip SpiralInductor”Microwave Conference，2000 Asia-Pacific，2000，pp177-180.)，質(zhì)子注入(Chih-Yuan Lee，Tung-Sheng Chen，Joseph Der-Son Deng，and Chin-Hsing Kao，“A SimpleSystematic Spiral Inductor Design With Perfected Q Improvement for CMOS RFICApplication，”IEEE Transactions on Microwave Theory and Techniques VOL.53，NO.2，F(xiàn)eb.2005，pp.523-528)等技術(shù)用來減小襯底的耦合。以上方法在一定程度上可以提高集成電感的品質(zhì)因子，但由于與當(dāng)代CMOS工藝不兼容或造價(jià)過高而不能被工業(yè)界接受的限制。
針對(duì)當(dāng)前SOC技術(shù)中的挑戰(zhàn)，我們提出了選擇性背向生長(zhǎng)多孔硅(SBG PS)的技術(shù)方案用來解決SOC中高品質(zhì)集成電感和襯底串?dāng)_隔離的技術(shù)難題。該技術(shù)具有方法簡(jiǎn)單，低造價(jià)和高效性的優(yōu)點(diǎn)，其中選擇性背向生長(zhǎng)多孔硅過程中，正面電極的設(shè)計(jì)實(shí)現(xiàn)和引出最為關(guān)鍵，它直接決定該技術(shù)是否常規(guī)CMOS工藝相兼容的問題。

發(fā)明內(nèi)容
本發(fā)明提供一種SOC芯片制備方法，該方法可實(shí)現(xiàn)多孔硅背向選擇性的可控生長(zhǎng)，而不必修改常規(guī)的CMOS工藝步驟。
本發(fā)明技術(shù)內(nèi)容一種SOC芯片制備方法，在芯片制備過程中，襯底的位于電路一面上設(shè)置一正面電極，該正面電極的形狀根據(jù)襯底上要生成的多孔硅結(jié)構(gòu)不同而不同。
該電極的材料可采用多晶硅或P+注入層。
在正面電極上還可以淀積一氮化硅隔離層。
面向SOC串?dāng)_隔離和集成電感兩種應(yīng)用，正面電極制作及引出分為兩類(1)針對(duì)SOC串?dāng)_隔離，多晶硅電極或P+注入層設(shè)計(jì)為條狀，其典型的平面俯視結(jié)構(gòu)如圖2-b中所示的多晶硅條，對(duì)于具體的應(yīng)用，其形狀可做出相應(yīng)的改變；(2)針對(duì)射頻集成電感，在制作集成電感之前，將重?fù)诫s的多晶硅或P+注入層加工成為如圖3-b中所示的Shields結(jié)構(gòu)，即低阻導(dǎo)電帶相間隔狀，這樣可保證正面電場(chǎng)的形成，又能保證電極的引入不會(huì)對(duì)電感的特性有所影響。低阻導(dǎo)電帶材料采用多晶硅或P+注入，其間隔處采用N+注入或非注入體硅。
相對(duì)于傳統(tǒng)的金屬電極制作方法，多晶硅和P+注入工藝都是集成電路制造業(yè)中廣泛的應(yīng)用的材料，與CMOS工藝兼容，易于實(shí)現(xiàn)，不會(huì)對(duì)其它后續(xù)有源或無源制備產(chǎn)生影響，如果采用金屬做電極，將對(duì)后續(xù)工藝產(chǎn)生不利的影響，該發(fā)明中金屬只能用作電極的引線。
對(duì)于Shields結(jié)構(gòu)的電極，高摻雜多晶硅或P+注入層形成的Shields本身有助于集成電感的品質(zhì)因子提高，另外整片的高摻雜多晶硅放在電感下面作引出電極，會(huì)對(duì)電感的感性產(chǎn)生負(fù)面影響，使整個(gè)電感在較低頻下就會(huì)呈現(xiàn)電容性。


下面結(jié)合附圖，對(duì)本發(fā)明做出詳細(xì)描述。
圖1是高頻情況下，信號(hào)在傳輸過程中，由于襯底引起的損耗和由此造成的串?dāng)_。
圖2是針對(duì)SOC串?dāng)_隔離所設(shè)計(jì)的多晶硅電極，a和b為有無多晶硅或P+注入層電極的對(duì)照示意圖。
圖3-a集成電感平面結(jié)構(gòu)示意圖；圖3-b為Shields結(jié)構(gòu)電極的示意圖；圖3-c為集成電感下面加入多晶硅或P+注入層電極之后的示意圖。
圖4是以多晶硅或P+注入層為電極，運(yùn)用選擇性背向生長(zhǎng)多孔硅技術(shù)實(shí)現(xiàn)SOC串?dāng)_信號(hào)隔離示意圖。圖4-a為多孔硅隔離形成之前，帶有多晶硅或P+注入層電極的截面結(jié)構(gòu)，圖4-b為多孔硅隔離結(jié)構(gòu)形成之后的截面結(jié)構(gòu)。
圖5是以Shield結(jié)構(gòu)多晶硅或P+注入層為電極，運(yùn)用選擇性背向生長(zhǎng)多孔硅技術(shù)實(shí)現(xiàn)高品質(zhì)集成電感的示意圖。圖5-a為多孔硅隔離形成之前，帶有多晶硅電極多晶硅或P+注入層的集成電感截面結(jié)構(gòu)，圖5-b為多孔硅隔離結(jié)構(gòu)形成之后，高品質(zhì)集成電感的截面結(jié)構(gòu)示意圖。
圖中，1-體硅；2-二氧化硅；3-金屬；4-信號(hào)引腳；5-正面電極；6-隔離氮化硅層；7-多孔硅。
具體實(shí)施例方式
以選擇性背向生長(zhǎng)多孔硅實(shí)現(xiàn)高品質(zhì)集成電感為例，下面簡(jiǎn)要介紹多晶硅電極制作及其在制備高品質(zhì)平面集成電感中的應(yīng)用，P+注入層電極的制作方法類似。多晶硅電極及其制造高品質(zhì)集成電感中的應(yīng)用可分為兩個(gè)階段實(shí)施(A)Shields結(jié)構(gòu)多晶硅電極的制作；(B)平面集成電感的制作；(C)高品質(zhì)集成電感的實(shí)現(xiàn)，即選擇背向生長(zhǎng)多孔硅。
本發(fā)明以平面螺旋電感的制作加工過程中襯底電極為例詳細(xì)說明，具體步驟為A.Shields結(jié)構(gòu)多晶硅電極的制作1、清洗原始Si襯底片；2、氧化生成SiO2，厚度為20nm；3、LPCVD淀積Si3N4保護(hù)層，厚度為50nm；4、光刻Si3N4保護(hù)層；6、LPCVD淀積多晶硅，厚度為400nm；7、注入磷離子，能量為60kev，劑量為5e15cm-2，形成高摻雜多晶硅層；8、光刻、形成Shields結(jié)構(gòu)多晶硅電極；B.平面集成電感的制作(在前序工藝步驟下繼續(xù))1、LPCVD淀積一層起隔離作用的SiO2，厚度為500nm；2、光刻SiO2，版圖為電極接觸孔而設(shè)計(jì)；3、采用干法腐蝕去除一部分接觸孔中的SiO2和Si3N4；4、采用濕法腐蝕，腐蝕凈接觸孔剩余的SiO2；5、濺射一層金屬Al，厚度為1000nm；
6、光刻一層金屬Al，版圖為形成電感下層引線和電極引線；7、干法刻蝕鋁，形成電感下層引線和電極引線；8、退火以形成合金，使得電極引線和p+層之間形成歐姆接觸，減少接觸電阻；9、PECVD淀積SiO2，厚度為800nm；10、光刻通孔；11、RIE刻蝕凈SiO2；12、濺射金屬Al，厚度為1500nm；13、光刻，版圖為平面螺旋電感的版圖；14、干法刻蝕Al，形成平面螺旋電感線圈；15、退火以形成合金，使一層Al金屬和Al線圈之間形成歐姆接觸，減少接觸電阻；16、PECVD淀積鈍化層SiO2，厚度為1000nm；17、光刻壓焊孔，版圖為金屬Al線圈與焊盤接觸的壓焊孔；18、先濕法略腐蝕鈍化層SiO2；19、干法刻蝕凈壓焊孔的鈍化層SiO2，完成常規(guī)集成電感制作，并壓焊引出電極。
至此，先前制備的多晶硅電極已經(jīng)通過通孔與外部金屬互聯(lián)，外加電源可以通過多晶硅電極在選區(qū)生長(zhǎng)的區(qū)域形成多孔硅生長(zhǎng)所必需的電場(chǎng)。
(C)高品質(zhì)集成電感的實(shí)現(xiàn)1、將樣品用防HF酸膠帶從兩邊密封或用倒扣焊方式進(jìn)行封裝；2、按HF∶C2H5OH∶H2O＝1∶1∶2(摩爾比)的溶液配比配制腐蝕液；3、將樣品固定于多孔硅制備儀器上，向腐蝕槽中注入配好的腐蝕液；4、選區(qū)多孔硅的可控生長(zhǎng)；5、腐蝕完畢，對(duì)樣品進(jìn)行干燥處理，增加樣品的穩(wěn)固性；6、完成高品質(zhì)集成電感的制造。
Shields結(jié)構(gòu)多晶硅電極如圖3-b中所示，也可以采用其他低阻導(dǎo)電帶相間隔的結(jié)構(gòu)。
通過該方案制作的多晶硅或P+注入層電極，在多孔的形成所需要結(jié)構(gòu)的同時(shí)，該電極會(huì)成為多孔硅的一部分，最終當(dāng)多晶硅電極或P+注入層全部消失的同時(shí)多孔硅生長(zhǎng)停止，此時(shí)的多孔硅恰好達(dá)到SOC隔離或高品質(zhì)電感的要求。
盡管為說明目的公開了本發(fā)明的較佳實(shí)施例和附圖，其目的在于幫助理解本發(fā)明的內(nèi)容并據(jù)以實(shí)施，但是熟悉本領(lǐng)域技術(shù)的人員，在不脫離本發(fā)明及所附的權(quán)利要求的精神和范圍內(nèi)，可作各種替換、變化和潤(rùn)飾。因此，本發(fā)明不應(yīng)局限于最佳實(shí)施例和附圖所公開的內(nèi)容，本發(fā)明的保護(hù)范圍以所附的權(quán)利要求書所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種SOC芯片制備方法，在芯片制備過程中，在襯底位于電路的一面上設(shè)置一正面電極，該正面電極的形狀根據(jù)襯底上要生成的多孔硅結(jié)構(gòu)不同而不同。
2.如權(quán)利要求1所述SOC芯片制備方法，其特征在于該正面電極的材料采用多晶硅。
3.如權(quán)利要求1所述SOC芯片制備方法，其特征在于采用在硅襯底注入P+制備該正面電極。
4.如權(quán)利要求1、2或3所述SOC芯片制備方法，其特征在于針對(duì)SOC串?dāng)_隔離，該正面電極為一個(gè)或多個(gè)條狀結(jié)構(gòu)。
5.如權(quán)利要求1、2或3所述SOC芯片制備方法，其特征在于針對(duì)射頻集成電感，該正面電極呈低阻導(dǎo)電帶相間隔狀。
6.如權(quán)利要求1所述SOC芯片制備方法，其特征在于在正面電極上淀積一氮化硅隔離層。
7.如權(quán)利要求5所述SOC芯片制備方法，其特征在于針對(duì)射頻集成電感，正面電極的低阻導(dǎo)電帶材料采用多晶硅或P+注入，其間隔處采用N+注入。
8.如權(quán)利要求5所述SOC芯片制備方法，其特征在于針對(duì)射頻集成電感，正面電極的低阻導(dǎo)電帶材料采用多晶硅或P+注入，其間隔處為非注入體硅。
全文摘要
本發(fā)明提供一種SOC芯片制備方法，在芯片制備過程中，襯底的位于電路一面上設(shè)置一正面電極，該正面電極的形狀根據(jù)襯底上要生成的多孔硅結(jié)構(gòu)不同而不同，其中，電極材料可使用高摻雜多晶硅或P+注入層。針對(duì)SOC串?dāng)_隔離，多晶硅電極或P+注入層設(shè)計(jì)為條狀；針對(duì)射頻集成電感，正面電極呈低阻導(dǎo)電帶相間隔狀。本發(fā)明可以實(shí)現(xiàn)多孔硅背向選擇性的可控生長(zhǎng)，而不必變更常規(guī)的CMOS工藝步驟，易于實(shí)現(xiàn)。
文檔編號(hào)H01L21/28GK1815713SQ20051013074
公開日2006年8月9日 申請(qǐng)日期2005年12月27日 優(yōu)先權(quán)日2005年12月27日
發(fā)明者楊利, 廖懷林, 黃如, 張興 申請(qǐng)人:北京大學(xué)