專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括多個縱向型功率MISFET的半導體器件及其制造方法。
背景技術(shù)：
在功率MOSFET中，正在積極研發(fā)能夠同時實現(xiàn)高耐壓化和低導通電阻化這兩方面的半導體器件。
例如，在Deboy，G.等人撰寫的“A New Generation of HighVoltage MOSFETs Breaks the Limit of Silicon(新一代高壓MOSFET擊穿有限的硅)”，IEDM Tech.Dig.(1998)，P683-686等中，已提出了稱為超級結(jié)(super junction)結(jié)構(gòu)的半導體器件。但是，此結(jié)構(gòu)的半導體器件存在一種制造工序數(shù)量多且橫方向即溝道長度方向的尺寸難于微細化這樣的問題。
鑒于這種情況，例如，按照日本特開2002-170955號公報(圖7)，本申請人提出了一種半導體器件及其制造方法，該半導體器件包括通過形成實質(zhì)上與超級結(jié)(super junction)結(jié)構(gòu)相同作用的三層基柱(例如NPN層)，從而兼顧了低導通電阻化和高耐壓化，既不會大幅度增加工序數(shù)量就能夠進行制造，又可以減少橫方向上的尺寸，實現(xiàn)價格大幅度降低的功率MOSFET。
但是，在此三層基柱結(jié)構(gòu)的半導體器件中，因功率MOSFET從導通狀態(tài)變?yōu)榉菍顟B(tài)時會產(chǎn)生浪涌電壓，從而會在漏極·源極間流過雪崩電流。能夠允許此雪崩電流到何種程度(雪崩耐量)是功率MOSFET中的重要課題。當功率MOSFET處于非導通狀態(tài)情況下，在n型基柱層和p型基柱層之間的pn結(jié)上就會形成矩形的耗盡層，并對此耗盡層施加高電場。在這種狀態(tài)下，一旦產(chǎn)生浪涌電壓，就會在耗盡層處引起局部電流集中。當電流集中的情況超過允許值(雪崩耐量)時，就會大大提高導致元件擊穿的可能性。
根據(jù)本發(fā)明的一個實施例的半導體器件，其包括第一導電型的半導體襯底，成為多個功率MISFET單元的公用漏極；第一導電型的中間半導體層，在上述半導體襯底上形成，具有比上述半導體襯底低的雜質(zhì)濃度；多個基柱區(qū)域，在上述中間半導體層上以截面為長方形而形成，用具有分別比上述中間半導體層低的雜質(zhì)濃度的第一導電型的半導體區(qū)域夾持第二導電型的半導體區(qū)域的兩個側(cè)面；第一導電型的源擴散層，在上述多個基柱區(qū)域的第二導電型的半導體區(qū)域的上部形成；柵絕緣膜，在被上述源擴散層和上述基柱區(qū)域中的第一導電型的半導體區(qū)域夾持的區(qū)域上形成；柵電極，在上述柵絕緣膜上形成；以及絕緣隔離膜，在上述多個基柱區(qū)域之間形成，且將上述基柱區(qū)域之間絕緣隔離。
根據(jù)本發(fā)明的另一個實施例的半導體器件，其包括第一導電型的半導體襯底，成為多個功率MISFET單元的公用漏極；多個基柱區(qū)域，在上述半導體襯底上以截面為長方形而形成，用具有分別比上述半導體襯底低的雜質(zhì)濃度的第一導電型的半導體區(qū)域夾持第二導電型的半導體區(qū)域的兩個側(cè)面；第一導電型的源擴散層，在上述多個基柱區(qū)域的第二導電型的半導體區(qū)域的上部形成；柵絕緣膜，在被上述源擴散層和上述基柱區(qū)域中的第一導電型的半導體區(qū)域夾持的區(qū)域上形成；柵電極，在上述柵絕緣膜上形成；以及絕緣隔離膜，在上述多個基柱區(qū)域之間形成，且將上述基柱區(qū)域之間絕緣隔離；上述基柱區(qū)域的上述第一導電型的半導體區(qū)域的雜質(zhì)濃度比上述半導體襯底側(cè)的上述第二導電型的半導體區(qū)域高，上述第二導電型的半導體區(qū)域的載流子濃度在與上述半導體襯底相反的表面?zhèn)缺壬鲜龅谝粚щ娦偷陌雽w區(qū)域高。
根據(jù)本發(fā)明的一個實施例的半導體器件的制造方法，其包括在雜質(zhì)濃度從底面?zhèn)瘸砻鎮(zhèn)戎饾u減少的第一導電型的半導體層按規(guī)定間隔來形成溝槽的工序；通過使用離子注入法在上述溝槽的側(cè)面注入第一導電型雜質(zhì)和擴散系數(shù)比該第一導電型雜質(zhì)大的第二導電型雜質(zhì)，將被上述溝槽夾持的上述半導體層變換為在中央部沿縱方向延伸的第二導電型基柱層和夾著該第二導電型基柱層沿縱方向延伸的第一導電型基柱層；在上述溝槽中形成元件隔離絕緣膜的工序；在上述第二導電型的基柱層的上部形成第一導電型的源擴散層的工序；在被上述源擴散層和上述第一導電型的基柱夾持的區(qū)域上形成柵絕緣膜的工序；以及在上述柵絕緣膜上形成柵電極的工序。


圖1表示本發(fā)明的第一實施方式的深溝槽型MOSFET(DTMOSFET)的截面結(jié)構(gòu)的一部分。
圖2表示圖1的DTMOSFET為非導通狀態(tài)時的深度方向的電場分布。
圖3表示第一實施方式的DTMOSFET的制造工序。
圖4表示第一實施方式的DTMOSFET的制造工序。
圖5表示第一實施方式的DTMOSFET的制造工序。
圖6表示第一實施方式的DTMOSFET的制造工序。
圖7表示第一實施方式的DTMOSFET的制造工序。
圖8表示在第一實施方式的DTMOSFET中，中間層2的雜質(zhì)濃度和擊穿耐受電流之間關(guān)系的曲線圖。
圖9表示第二實施方式的DTMOSFET的截面結(jié)構(gòu)的一部分。
圖10表示第二實施方式的DTMOSFET的制造工序。
圖11表示基柱層3的雜質(zhì)濃度分布。
圖12表示第二實施方式的DTMOSFET的制造工序。
圖13表示第二實施方式的DTMOSFET的制造工序。
圖14表示第二實施方式的DTMOSFET的終端部3T的結(jié)構(gòu)。
圖15表示在第二實施方式的DTMOSFET中使n型基柱層4的深度方向的載流子濃度的梯度和電荷不平衡變化時的DTMOSFET的耐壓變化的曲線圖。
圖16表示本發(fā)明的第三實施方式的DTMOSFET的截面結(jié)構(gòu)的一部分。
圖17表示在第三實施方式中作為半導體襯底使用的擴散晶片1′的雜質(zhì)濃度分布。
圖18表示第三實施方式的DTMOSFET的制造工序。
圖19表示第三實施方式的DTMOSFET的制造工序。
圖20表示第三實施方式的DTMOSFET的制造工序。
圖21表示本發(fā)明的第四實施方式的DTMOSFET的截面結(jié)構(gòu)的一部分。
具體實施例方式
下面，參照附圖來詳細說明本發(fā)明的實施方式。
圖1表示本發(fā)明的第一實施方式的深溝槽型MOSFET(DTMOSFET)的截面結(jié)構(gòu)的一部分。
此DTMOSFET具有成為被元件隔離絕緣膜6絕緣隔離的各MOSFET的公用漏極的n++型半導體襯底1。半導體襯底1與漏電極100連接。并且，在此半導體襯底1上形成有n+型中間層2，在此中間層2上，形成有被分離在元件隔離絕緣膜6之間的基柱層3。在縱方向上以長方形形狀交替配置n型基柱層4和p型基柱層5，從而形成基柱層3。
中間層2的的雜質(zhì)濃度比半導體襯底1低，其雜質(zhì)濃度比n型基柱層4高2.5～30倍左右。作為一個例子，當半導體襯底1的雜質(zhì)濃度為5.0×1018cm-3、n型基柱層4的雜質(zhì)濃度為2.0×1015cm-3情況下，將中間層2的雜質(zhì)濃度設(shè)定為5.0×1015cm-3～6.0×1016cm-3左右。優(yōu)選設(shè)定為1.0×1015cm-3左右。
并且，在p型基柱層5的表面隔著p型層7形成高雜質(zhì)濃度的p+型基極層8，進一步在其表面上選擇地形成高雜質(zhì)濃度的n+型源擴散層9。此源擴散層9與源電極200連接。此外，在被夾持在此n+型源擴散層9和n型基柱層4之間的p+型基極層8上形成柵絕緣膜12，在此柵絕緣膜12上形成柵電極300。通過柵絕緣膜12等，使源電極200和柵電極300相互電絕緣。
此實施方式的DTMOSFET的特征之一在于，包括具有上述雜質(zhì)濃度的中間層2。當各MOSFET為非導通狀態(tài)時，在n型基柱層4和p型基柱層5之間基于pn結(jié)而形成耗盡層，并在此耗盡層中產(chǎn)生恒定的電場。但是，在中間層2中，對應(yīng)雜質(zhì)濃度較高，成為隨著接近半導體襯底1逐漸減小的電場分布(參考圖2)。因此，流過基于雪崩擊穿的大電流，即使增加了圖2所示的電場，在中間層2中也會存在與減少的電場對應(yīng)的余量。由此，就會減少電流局部集中的程度，從而顯著降低了元件擊穿的可能性。
接著，參照圖3～圖7，說明此第一實施方式的DTMOSFET的制造方法。首先，如圖3所示，在n++型的半導體襯底1上，外延生長約1～30μm厚且雜質(zhì)濃度比半導體襯底1低的n+型中間層2，進一步地在此中間層2的上方外延生長厚度為50μm左右且雜質(zhì)濃度比中間層2低的n型基柱層3。中間層2的厚度，優(yōu)選為具有基柱層3的厚度的2～60％左右的厚度。
接著，如圖4所示，使用光刻及RIE(反應(yīng)離子蝕刻，Reactive IonEtching)，至少在基柱層3中形成深達中間層2表面的溝槽6′。因此，溝槽的深度大于等于51μm，寬度例如為8μm左右。
接著，如圖5所示，使用旋轉(zhuǎn)離子注入法，以5°到7°的注入角度將砷(As)及硼(B)注入到溝槽6′的側(cè)壁中。此后，進行1150℃、24小時的退火，從由溝槽6′夾持的高臺結(jié)構(gòu)的基柱層3的兩側(cè)同時擴散As及B。此時，1150℃下的As的擴散系數(shù)為9×10-3μm2/h，B的擴散系數(shù)為5.5×10-2μm2/h左右，由于B的擴散系數(shù)大一個數(shù)量級，As擴散約2.5μm，B則擴散約7.5μm。其結(jié)果如圖5所示，通過上述退火，就會在由溝槽6′夾持的高臺結(jié)構(gòu)的基柱層3的中央部，從左側(cè)擴散的B和從右側(cè)擴散的B重疊，形成長方形的p型基柱層5，在其左右外側(cè)分別形成長方形的n型基柱層4。由n型基柱層4、p型基柱層5構(gòu)成的npn型基柱結(jié)構(gòu)實質(zhì)上就具有現(xiàn)有的超級結(jié)結(jié)構(gòu)相同的作用。因此，就兼顧了低導通電阻化和高耐壓化。
接著，如圖6所示，形成由SiO2膜形成的元件隔離絕緣膜6，以填埋溝槽6′。例如，通過在溝槽6′的側(cè)面通過熱氧化形成SiO2膜，此后利用CVD(化學氣相淀積，Chemical Vapor Deposition)在整個表面上淀積SiO2膜，接著，利用CMP(化學機械蝕刻，ChemicalMechanical Etching)去除溝槽6′外部的不需要的絕緣膜，從而形成元件隔離絕緣膜6。
并且，如圖7所示，執(zhí)行在p型基柱層5的表面形成p型層7的工序，在p型層7上形成p+型基極層8的工序，在p+型基極層8的表面選擇地形成n+型源擴散層9的工序，從而在由元件隔離絕緣膜6夾持的各區(qū)域中形成MOSFET。然后，使用公知的光刻方法等，在背面形成電極100、在表面形成電極200、300及柵絕緣膜12等，由此完成圖1所示的DTMOSFET。
在半導體襯底1的雜質(zhì)濃度為5.0×1018cm-3且n型基柱層4的雜質(zhì)濃度為2.0×1015cm-3的情況下，用圖8的曲線圖表示使中間層2的雜質(zhì)濃度在1.0×1014cm-3～1.0×1018cm-3之間變化時的擊穿耐受電流的變化。在圖8中，擊穿額定電流是將中間層2雜質(zhì)濃度為1.0×1014cm-3時、即與n型基柱層4大致相同的雜質(zhì)濃度時的電流標準化為1而表現(xiàn)的。如圖7所示，擊穿額定電流在中間層2的雜質(zhì)濃度為1.0×1016cm-3左右時為標準的1.75倍。中間層2的雜質(zhì)濃度為5.0×1015cm-3～6.0×1016cm-3的情況下，可獲得基準的1.5倍的擊穿額定電流。即，通過將中間層2的雜質(zhì)濃度設(shè)定為n型基柱層4的雜質(zhì)濃度和半導體襯底1的雜質(zhì)濃度的中間值，就能夠獲得高的抗擊穿性。
接著，參照圖9來說明本發(fā)明的第二實施方式的DTMOSFET。在此實施方式中，省略了在第一實施方式中設(shè)置的中間層2，并替代為，雜質(zhì)濃度在深度方向(縱方向)變化，以便在半導體襯底1側(cè)，n型基柱層4的載流子濃度比p型基柱層5高，在與半導體襯底1相反的表面?zhèn)?，p型基柱層5的載流子濃度比n型基柱層4高。
為此，使n型基柱層4的載流子濃度在半導體襯底1側(cè)變高，在表面?zhèn)茸兊?。作為一個例子，設(shè)半導體襯底1側(cè)的n型基柱層4的雜質(zhì)濃度例如為2.5×1016cm-3左右，朝著其表面?zhèn)染徛販p少，在表面附近成為2.0×1015cm-3左右。相反，p型基柱層5的載流子濃度，在表面?zhèn)茸兏?，在半導體襯底1側(cè)變低?？紤]所希望的耐壓和導通電阻的平衡，來決定p型基柱層5的載流子濃度。在希望DRMOSFET耐壓最大化的情況下，控制雜質(zhì)濃度，使n型基柱層4整體的載流子濃度和p型基柱層5整體的載流子濃度相等，換言之不會產(chǎn)生電荷不平衡。也可以是，在某種程度下允許電荷不平衡，控制雜質(zhì)濃度以便使n型基柱層4的載流子濃度比p型基柱層5的載流子濃度高，并降低n型基柱層4的導通電阻。n型基柱層4的載流子濃度的分布如上述所述，如果要使耐壓最大化，就將半導體襯底1側(cè)的p型基柱層5的載流子濃度設(shè)定為例如2.0×1015cm-3左右，并使其朝著表面?zhèn)染徛卦黾樱诒砻娓浇優(yōu)?.5×1016cm-3左右。再有，在深度方向上，也可以僅僅在n型基柱層4、p型基柱層5的任一方具有濃度梯度。
利用圖10～13來說明此第二實施方式的DTMOSFET的制造工序。首先，例如，在雜質(zhì)濃度為Ns(cm-3)的半導體襯底1上，外延生長約50μm厚的基柱層3。此時，隨著從底面朝著表面?zhèn)?，雜質(zhì)濃度降低，由此使底面的載流子濃度為ΔNb(cm-3)，此濃度朝著表面?zhèn)染徛亟档?，在表面附近載流子濃度成為ΔNt(cm-3)(比ΔNb小5～20％左右)(參照圖11)。
此后，與第一實施方式相同，形成深達半導體襯底1表面的溝槽6′，接著，如圖13所示，利用旋轉(zhuǎn)離子注入法向溝槽6′內(nèi)注入As和B，此后進行退火。由此，在上述深度方向上形成具有載流子濃度梯度的n型基柱層4和p型基柱層5。如上所述，由于基柱層3在其形成時雜質(zhì)濃度在深度方向上存在梯度，所以即使通過旋轉(zhuǎn)離子注入法注入的As、B的濃度N、P在深度方向是均勻的，也能夠形成具有上述載流子濃度梯度的n型基柱層4和p型基柱層5。即，n型基柱層4的載流子濃度在底面附近為N+ΔNb(cm-3)，在表面附近為N+ΔNt(滿足N+ΔNb＞N+ΔNt的關(guān)系)。此外，p型基柱層5的載流子濃度在底面附近為P-ΔNb(cm-3)，在表面附近為P-ΔNt(cm-3)(滿足P-ΔNb＞P-ΔNt的關(guān)系)。再有，優(yōu)選滿足下面的2個數(shù)學式來決定P和N。
1.05＜(P-ΔNb)/(N+ΔNb)＜1.3[數(shù)學式2]0.7＜(P-ΔNt)/(N+ΔNt)＜0.95此后，通過實施與用圖6、圖7所說明的相同工序，就完成了圖9所示的DTMOSFET。再有，雖然此DTMOSFET具有終端部3T(參照圖14)，但由于此終端部3T沒有接受利用旋轉(zhuǎn)離子注入法的離子注入，所以與原有的基柱層3相同，其底面載流子濃度為ΔNb，朝著表面緩慢升高，在表面附近載流子濃度為ΔNt。
圖15的曲線圖同時表示了n型基柱層4的深度方向的載流子濃度梯度變化0％、10％、20％、且電荷不平衡在-20～20％之間變化時的DTMOSFET耐壓的變化。
在電荷不平衡為0％，即能夠獲得最大耐壓的狀態(tài)下，雖然隨著梯度的變大，耐壓下降，但能保證在最近的功率MOSFET中要求的耐壓600V。在梯度大的情況下，與沒有梯度的情況相比，能夠提高擊穿耐受電流。由于導通電阻降低，即使在允許電荷不平衡的情況下也基本上相同，即使梯度變大的情況下，也能夠確保大于等于600V的耐壓。
再有，在進行基柱層3的外延生長時，在縱方向使雜質(zhì)濃度固定，在旋轉(zhuǎn)離子注入法中，通過在縱方向上改變注入濃度，就能夠形成上述這種基柱層。通過使離子注入的角度變大，在使基柱雜質(zhì)濃度變大的同時，使距離注入的襯底表面的深度變淺。通過多次進行變換角度的注入，就能夠?qū)崿F(xiàn)表面?zhèn)葷舛雀摺雽w襯底1側(cè)濃度低的p型基柱層5。此情況下，p型基柱層5的雜質(zhì)濃度成為與注入角度的變化對應(yīng)的階梯狀的形狀。
接著，參照圖16來說明本發(fā)明第三實施方式的DTMOSFET。在此實施方式中，與上述實施方式不同之處在于，使用通過擴散工序在深度方向具有例如圖17所示的雜質(zhì)濃度變化的晶片(擴散晶片)1′，作為形成DTMOSFET的半導體襯底。
按照圖18～圖20來說明此實施方式的DTMOSFET的制造工序。在擴散晶片1′上與上述實施方式相同形成溝槽6′，在此溝槽6′上，按與圖13說明的相同方法來形成n型基柱層4、p型基柱層5。此后的工序與上述實施方式相同。根據(jù)此實施方式，不需要形成基柱層3的外延生長工序，從而能夠簡化制造工序。
接著，參照圖21來說明本發(fā)明第四實施方式的DTMOSFET。在此實施方式的DTMOSFET中，與第一實施方式相同地采用在半導體襯底1上形成中間層2、同時使n型基柱層4及p型基柱層5的載流子濃度在深度方向變化的結(jié)構(gòu)。
作為一個例子，在半導體襯底1的雜質(zhì)濃度為5.0×1018cm-3左右、中間層2的雜質(zhì)濃度為5.0×1015cm-3左右的情況下，能夠進行如下設(shè)定，即將n型基柱層4的底面?zhèn)鹊碾s質(zhì)濃度設(shè)為2.5×1015cm-3，并朝著其表面?zhèn)仍撾s質(zhì)濃度緩慢減少，在表面附近雜質(zhì)濃度為2.0×1015cm-3左右。
雖然以上已經(jīng)說明了本發(fā)明的實施方式，但本發(fā)明不限定于此，在沒有脫離發(fā)明宗旨的范圍內(nèi)，能夠進行各種變更、追加等。
權(quán)利要求
1.一種半導體器件，其特征在于，包括第一導電型的半導體襯底，成為多個功率MISFET單元的公用漏極；第一導電型的中間半導體層，在上述半導體襯底上形成，具有比上述半導體襯底低的雜質(zhì)濃度；多個基柱區(qū)域，在上述中間半導體層上以截面為長方形而形成，用具有分別比上述中間半導體層低的雜質(zhì)濃度的第一導電型的半導體區(qū)域夾持第二導電型的半導體區(qū)域的兩個側(cè)面；第一導電型的源擴散層，在上述多個基柱區(qū)域的第二導電型的半導體區(qū)域的上部形成；柵絕緣膜，在被上述源擴散層和上述基柱區(qū)域中的第一導電型的半導體區(qū)域夾持的區(qū)域上形成；柵電極，在上述柵絕緣膜上形成；以及絕緣隔離膜，在上述多個基柱區(qū)域之間形成，且將上述基柱區(qū)域之間絕緣隔離。
2.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于，上述絕緣隔離膜至少到達中間半導體層。
3.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于，上述中間半導體層的雜質(zhì)濃度大致為5.0×1015cm-3～6.0×1016cm-3。
4.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于，上述中間半導體層的雜質(zhì)濃度大致是上述基柱區(qū)域的第一導電型的半導體區(qū)域的雜質(zhì)濃度的2.5～30倍。
5.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于，上述基柱區(qū)域的第一導電型的半導體區(qū)域或第二導電型的半導體區(qū)域在縱方向上具有濃度梯度。
6.根據(jù)權(quán)利要求5所述的半導體器件，其特征在于，上述基柱區(qū)域的上述第一導電型的半導體區(qū)域的載流子濃度比上述半導體襯底側(cè)的上述第二導電型的半導體區(qū)域高，上述第二導電型的半導體區(qū)域的載流子濃度，在與上述半導體襯底相反的表面?zhèn)缺壬鲜龅谝粚щ娦偷陌雽w區(qū)域高。
7.根據(jù)權(quán)利要求6所述的半導體器件，其特征在于，上述第一導電型的半導體區(qū)域在縱方向上的上述半導體襯底側(cè)的載流子濃度大約高5～30％，上述第二導電型的半導體區(qū)域在縱方向上的與上述半導體襯底相反的表面?zhèn)鹊妮d流子濃度高5～30％。
8.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于，上述中間半導體層具有1～30μm的厚度。
9.一種半導體器件，其特征在于，包括第一導電型的半導體襯底，成為多個功率MISFET單元的公用漏極；多個基柱區(qū)域，在上述半導體襯底上以截面為長方形而形成，用具有分別比上述半導體襯底低的雜質(zhì)濃度的第一導電型的半導體區(qū)域夾持第二導電型的半導體區(qū)域的兩個側(cè)面；第一導電型的源擴散層，在上述多個基柱區(qū)域的第二導電型的半導體區(qū)域的上部形成；柵絕緣膜，在被上述源擴散層和上述基柱區(qū)域中的第一導電型的半導體區(qū)域夾持的區(qū)域上形成；柵電極，在上述柵絕緣膜上形成；以及絕緣隔離膜，在上述多個基柱區(qū)域之間形成，且將上述基柱區(qū)域之間絕緣隔離；上述基柱區(qū)域的上述第一導電型的半導體區(qū)域的雜質(zhì)濃度比上述半導體襯底側(cè)的上述第二導電型的半導體區(qū)域高，上述第二導電型的半導體區(qū)域的載流子濃度在與上述半導體襯底相反的表面?zhèn)缺壬鲜龅谝粚щ娦偷陌雽w區(qū)域高。
10.根據(jù)權(quán)利要求9所述的半導體器件，其特征在于，上述第一導電型的半導體區(qū)域的載流子濃度在縱方向上的上述半導體襯底側(cè)高大約5～30％，上述第二導電型的半導體區(qū)域的載流子濃度在與上述半導體襯底相反的表面?zhèn)雀叽蠹s5～30％。
11.根據(jù)權(quán)利要求9所述的半導體器件，其特征在于，上述第二導電型的半導體區(qū)域的雜質(zhì)濃度在縱方向上階梯狀地變化。
12.根據(jù)權(quán)利要求9所述的半導體器件，其特征在于，包括具有與上述第一導電型的半導體區(qū)域不同的雜質(zhì)濃度分布的終端部。
13.一種半導體器件的制造方法，其特征在于，包括在雜質(zhì)濃度從底面?zhèn)瘸砻鎮(zhèn)戎饾u減少的第一導電型的半導體層按規(guī)定間隔來形成溝槽的工序；通過使用離子注入法在上述溝槽的側(cè)面注入第一導電型雜質(zhì)和擴散系數(shù)比該第一導電型雜質(zhì)大的第二導電型雜質(zhì)，將被上述溝槽夾持的上述半導體層變換為在中央部沿縱方向延伸的第二導電型基柱層和夾著該第二導電型基柱層沿縱方向延伸的第一導電型基柱層；在上述溝槽中形成元件隔離絕緣膜的工序；在上述第二導電型的基柱層的上部形成第一導電型的源擴散層的工序；在被上述源擴散層和上述第一導電型的基柱夾持的區(qū)域上形成柵絕緣膜的工序；以及在上述柵絕緣膜上形成柵電極的工序。
14.根據(jù)權(quán)利要求13所述的半導體器件的制造方法，其特征在于，上述半導體層是在半導體襯底上一邊緩慢降低第一導電型的雜質(zhì)濃度、一邊進行外延生長而形成。
15.根據(jù)權(quán)利要求13所述的半導體器件的制造方法，其特征在于，上述半導體層是擴散晶片。
16.根據(jù)權(quán)利要求13所述的半導體器件的制造方法，其特征在于，上述半導體層是在具有第一雜質(zhì)濃度的半導體襯底上形成具有比該第一雜質(zhì)濃度低的第二雜質(zhì)濃度的中間半導體層、在該中間半導體層之上具有比該第二雜質(zhì)濃度低的雜質(zhì)濃度而形成的。
17.根據(jù)權(quán)利要求13所述的半導體器件的制造方法，其特征在于，在縱方向上以均勻的濃度擴散使用上述離子注入法注入的第一導電型雜質(zhì)及第二導電型雜質(zhì)。
全文摘要
提供一種半導體器件及其制造方法。該半導體器件的結(jié)構(gòu)是，在成為多個MOSFET單元的公用漏極的第一導電型半導體襯底上，形成具有比該半導體襯底低的雜質(zhì)濃度的中間半導體層。在此中間半導體層上，形成由具有比中間半導體層低的雜質(zhì)濃度的第一導電型半導體區(qū)域構(gòu)成的基柱區(qū)域。
文檔編號H01L27/088GK1812129SQ20051013576
公開日2006年8月2日 申請日期2005年12月28日 優(yōu)先權(quán)日2004年12月28日
發(fā)明者上月繁雄, 奧村秀樹, 斎藤涉, 泉沢優(yōu), 鹽見正彥, 小林仁, 都鹿野健一, 柳澤曉, 吉岡裕典, 木村學 申請人:株式會社東芝