專利名稱：柵極介電層以及應用該柵極介電層的晶體管與半導體裝置的制作方法
技術領域：
本發(fā)明為半導體裝置與其制造方法，特別是一種具有改良的輸入/輸出的晶體管裝置與其制造方法。其中該晶體管裝置具有一復合式柵極介電質，包括一含氮且具有高介電常數(shù)的介電質，以及一下方介電層，具有一含氮區(qū)用以接觸該具有高介電常數(shù)的介電層，以及一不含氮區(qū)用以接觸該基板。
背景技術：
柵極介電質的效能和穩(wěn)定度一直都是已知CMOS制程所關心的部分，尤其是在次微米制程(如90nm、65nm或更低的制程)中半導體裝置的幾何收縮情形，以及半導體裝置可靠度標準上的加強。已知有兩種方法用以增加在小幾何尺寸時半導體裝置的效能。其中一種方法是用以減少二氧化硅柵極介電質的厚度，而這會導致較高的柵極漏電流。另一種方法是利用所謂的高介電常數(shù)介電質(介電質具有大于3.9的介電常數(shù)即是，3.9為氧化硅的介電常數(shù))，可得到比已知的氧化硅層較薄的等效氧化物厚度(equivalent oxide thickness，EOT)。因為在高介電常數(shù)介電質與下層半導體材料(通常為硅、鍺、硅鍺化合物或其他類似材料)之間不希望的反應影響載子的漂移率，因此盡管已經(jīng)利用一高介電常數(shù)介電質，但仍會再利用一薄的硅氧化物層作為柵極介電層的一部分。
硅氧化物的柵極介電質的常見的幾個影響裝置效能的現(xiàn)象包括電荷陷(charge traps)，如氧化層內部或外部的缺陷，以及導因于硅氧介面的硅懸空鍵(dangling bonds)的干擾現(xiàn)象。此外，電荷陷的位置也常形成在一含氮的介電質與一不含氮的介電質之間，如一硅氧化物與一具有高介電常數(shù)的復合柵極介電質。
以目前來說，利用氮化處理(以熱處理或等離子處理方式實現(xiàn))在硅氧化物柵極介電質摻入氮，用以消除電荷陷可能產生的位置。一個氮化的氧化層(或是任何含氮的介電層)可能在下層基板有其他的不良影響，例如基板內的氮擴散，以及在一源/漏極或其延伸部內氮結合摻雜物擴散或摻雜物不活化的情形。
特別地，負偏置溫度不穩(wěn)定性(negative bias temperatureinstability，NBTI)可能會因為相對于基板(特別是相對于通道區(qū))的含氮材料的存在而有不利的影響。當一氮化的柵極電極的有益的影響(如減少電荷陷)可能比一些晶體管應用上不利的結果更為重要，這些不利的影響在其他應用上，如輸入/輸出裝置上更為明顯。這是因為輸入/輸出晶體管通常在較高的電壓運作，如5V、3.3V、2.5V、1.8V或其他相對的較高電壓，而核心邏輯以及存儲器裝置則是以較低的相對電壓運作，如1.5V、1.2V或是1V。
因此，如何提供一個裝置以及其制造方法，用以提供一氮化的介電層以及一高介電常數(shù)介電層的優(yōu)點是必要的，而這也可以同時增加裝置與電路中周邊(輸入/輸出)以及核心裝置的效能，而不是去降低或消極的影響可靠度。

發(fā)明內容
本發(fā)明用以提供一種使用高介電常數(shù)的柵極介電層材料的半導體裝置的制造方法與結構，用以解決或克服已知的問題以及達到較佳的效能。本發(fā)明還提供數(shù)個較佳實施例，提供一多層的介電層堆迭結構與方法，其中在柵極介電層內的氮分布區(qū)域克服了制造與可靠度的問題。
本發(fā)明提供一較佳實施例，包括適用于一晶體管的柵極介電層與其制造方法。該介電層包括一含氮的且具高介電常數(shù)的介電層以及一位于下方的不具高介電常數(shù)的介電層。該下方的介電層包括一含氮的第一區(qū)，用以接觸具有高介電常數(shù)的介電層以及一大體上不含氮的第二區(qū)，用以接觸一下方的基板。在一較佳實施例中，具有高介電常數(shù)的介電層包括氮化的鉿基(Hf-based)高介電材料，如HfO2、HfSiO、HfON或是HfSiON，氮化的鋯基(Zr-based)高介電材料，如ZrO2、ZrSiO、ZrON或是ZrSiON，氮化的鋁基(Al-based)高介電材料，如Al2O3、AlSiO、AlON或是AlSiON以及其他介電常數(shù)大于8的介電材料。非高介電常數(shù)的介電層包括了氧和氮氧化物。
本發(fā)明提供一種柵極介電層，適用于一晶體管，該柵極介電層包括一含氮且具有高介電常數(shù)的第一介電層；以及一第二介電層，位于該第一介電層的下方，該第二介電層具有用以連接該第一介電層的含氮的一第一區(qū)，以及用以連接一基板的一第二區(qū)，其中該第二區(qū)大體上是不含氮。
本發(fā)明所述的柵極介電層，該第一介電層具有一大于8的介電常數(shù)。
本發(fā)明所述的柵極介電層，該第一介電層的厚度約在5埃到50埃之間，該第二介電層的厚度約在15埃到80埃之間。
本發(fā)明所述的柵極介電層，該第二介電層具有一小于8的介電常數(shù)。
本發(fā)明所述的柵極介電層，該第二介電層中的該第一區(qū)的厚度大于1nm且該第二區(qū)的厚度大于0.5nm。
本發(fā)明所述的柵極介電層，該第一介電層包含下列材料中的一個硅(Si)、氧(O)、氮(N)、Hf、Ta、Al、La、Ge、Ti、Co、HfSiON、非晶硅(amorphous)HfSiON、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、鋁酸鹽、硅酸鹽、HfAlOx、TiO2、PbTiO3、BaTiO3、SrTiO3、PbZrO3以及上述材料的化合物。
本發(fā)明所述的柵極介電層，該第二介電層包括下料材料中的一個硅(Si)、應變硅(strained Si)、Ge、SiC、SiGe、SiGeC、應變硅化鍺(strained SiGe)、SOI、SiGeOI、GeOI、GaAs、數(shù)個堆迭的層以及上述材料的化合物。
在另一較佳實施例中，提供一半導體裝置，如一集成電路，具有核心與周邊區(qū)域形成于一基板上。在核心與周邊區(qū)域的制程步驟上是不對稱的。數(shù)個制造結構與方法應用在一區(qū)域，但在其他區(qū)域便不適用，反之亦然。利用這樣的不對稱的方法應用在裝置的制程上，在本發(fā)明中說明的實施例皆是針對核心區(qū)域與周邊區(qū)域訂做的制程。在一包括非對稱制程的一實施例中，在周邊區(qū)的通道區(qū)的氮含量低于在核心區(qū)的通道區(qū)。在另一實施例中，在周邊區(qū)域的非高介電常數(shù)介電層的厚度大于在核心區(qū)域的非高介電常數(shù)介電層的厚度。
本發(fā)明提供一種半導體裝置，具有一核心區(qū)以及一輸入輸出區(qū)形成于一基板上，該半導體裝置包括一第一介電層形成于該基板之上，該第一介電層在該輸入輸出區(qū)上具有一第一厚度，在該核心區(qū)上具有一第二厚度，其中該第一厚度大于該第二厚度；以及一第二介電層，形成于該第一介電層之上，且覆蓋該核心區(qū)與該輸入輸出區(qū)，其中該第一介電層覆蓋在該輸入輸出區(qū)的區(qū)域被部分氮化，且該第一介電層中覆蓋在該核心區(qū)的區(qū)域被完全氮化。
本發(fā)明所述的半導體裝置，該第一介電層具有一小于8的介電常數(shù)且該第二介電層具有一大于8的介電常數(shù)。
本發(fā)明所述的半導體裝置，該第一厚度至少大于該第二厚度約0.1nm。
本發(fā)明所述的半導體裝置，該第一介電層中覆蓋在該核心區(qū)的區(qū)域的厚度小于1.5nm。
本發(fā)明所述的半導體裝置，具有高介電常數(shù)的該第二介電層包含下列材料中的一個硅(Si)、氧(O)、氮(N)、Hf、Ta、Al、La、Ge、Ti、Co、HfSiON、非晶硅HfSiON、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、鋁酸鹽、硅酸鹽、HfAlOx、TiO2、PbTiO3、BaTiO3、SrTiO3、PbZrO3以及上述材料的化合物。
在另一實施例中，該半導體裝置為一晶體管。晶體管包括一基板以及一柵極結構形成于該基板上。在其他類似相關的實施例中，該柵極結構包括一第一介電層形成于該基板之上，該第一介電層具有一大體上不含氮的區(qū)域，鄰近于該基板；以及一含氮的區(qū)域，鄰近于不含氮的區(qū)域。一含氮且具有高介電常數(shù)的介電層，形成于該第一介電層之上。一柵極電極形成于該第二介電層之上。數(shù)個實施例中更包括一源極區(qū)域以及一漏極區(qū)域，相臨于柵極結構且在相對的方向，且在兩者之間形成一通道區(qū)，該通道區(qū)的長度約小于100nm。在較佳實施例中，第一介電層的介電層數(shù)小于8，而具有高介電常數(shù)的介電層的介電常數(shù)大于8。在較佳實施例中，含氮區(qū)域的厚度約大于1nm，而大體上不含氮的區(qū)域的厚度約大于0.5nm。
本發(fā)明提供一種晶體管，該晶體管包括一基板；一柵極結構，包括一第一介電層，形成于該基板之上，該第一介電層具有一大體上不含氮的一第一區(qū)，緊鄰于該基板，以及含氮的一第二區(qū)，緊鄰于該第一區(qū)；一第二介電層，形成于該第一介電層之上，該第二介電層為含氮且具有高介電常數(shù)；以及一柵極電極，位于一第三介電層之上；以及一源極區(qū)與一漏極區(qū)，緊鄰于該柵極結構且分別位于該柵極結構的兩側，且在該源極區(qū)與該漏極區(qū)之間形成一通道區(qū)，該通道區(qū)的長度小于100nm。
本發(fā)明所述的晶體管，該第一介電層具有一小于8的介電常數(shù)，且該第二介電層具有一大于8的介電常數(shù)。
本發(fā)明所述的晶體管，含氮的該第二區(qū)的厚度約大于1nm且該第一區(qū)的厚度約大于0.5nm。
本發(fā)明所述的晶體管，具有高介電常數(shù)的該第二介電層包含下列材料中的一個硅(Si)、氧(O)、氮(N)、Hf、Ta、Al、La、Ge、Ti、Co、HfSiON、非晶硅(a morphous)HfSiON、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、鋁酸鹽、硅酸鹽、HfAlOx、TiO2、PbTiO3、BaTiO3、SrTiO3、PbZrO3以及上述材料的化合物。


圖1a與圖1b為應用本發(fā)明的復合柵極介電層的周邊輸入/輸出裝置的實施例的示意圖。
圖2為根據(jù)圖1a與圖1b的結構的一半導體基板2的剖面示意圖。
圖3為用以表示符合圖1a和圖1b的剖面示意圖的一MOSFET裝置100的制程結果的一剖面示意圖。
具體實施例方式
在下文中會以本發(fā)明的較佳實施例為例說明本發(fā)明的運作與制造，但非用以限制本發(fā)明，且本發(fā)明的應用上非僅限于下文中的實施例，本領域技術人員當可據(jù)以應用于相關領域。
請參考圖1a。圖1a為根據(jù)本發(fā)明的概念，以一微電子制程制造的半導體基板的結構示意圖。半導體基板2較佳為一晶圓，可能包含鍺(Ge)、硅鍺(SiGe)、應變硅(strained silicon)、應變鍺(strained germanium)、GaAs、硅在絕緣體上(silicon oninsulator)、硅鍺在絕緣體上(SiGeOI)、鍺在絕緣體上(GeOI)、一種多個硅/硅化鍺層的堆迭結構以及上述材料的結合?；?被應用在微電子制造中，微電子制造中包含了集成電路制造、電荷耦合裝置微電子制造、輻射發(fā)射微電子制造以及光電微電子制造。
圖1a與圖1b為一周邊輸入/輸出裝置的實施例的詳細說明，特別是在應用本發(fā)明的復合柵極介電層的周邊輸入/輸出裝置。
一第一中間制程步驟，如圖1a所示，描述了一高介電常數(shù)介電層6以及一下方介電層8的形成。下方介電層8形成在基板2的上方表面。下層介電層較佳為一非具有高介電常數(shù)的介電層。本領域技術人員會得知在形成該下方介電層8之前，在基板2的表面上可能會存在一薄的原生氧化層(native oxide layer)。在另一個例子中，該原生氧化層可能由一濕蝕刻(氫氟酸浸泡)或一干蝕刻(氫氟酸氣體或含氫氣體退火)方式來移去。較佳實施例中，該下方介電層8是基板2在一充滿氧的環(huán)境中的一熱成長氧化物。
下方介電層8的厚度范圍約為大于15埃()，但是其他較厚或較薄的厚度也可被應用。較佳實施例中，下方介電層8的厚度范圍約在15埃到80埃之間。
如圖1a所示，一高介電常數(shù)介電層6形成在下方介電層8之上。該高介電常數(shù)介電層6的沉積可能是由一已知方式達成，如遙式化學氣相氣體沉積(remote plasma CVD，RP CVD)、等離子輔助化學氣相沉積(plasma enhanced CVD)、原子層沉積(atomiclayer deposition，ALD)、有機金屬化學氣相外延法(metalorganic chemical vapor deposition，MOCVD)、分子束外延法(molecular beam epitaxy，MBE)、物理氣相沉積(physicalvapor deposition，PVD)、濺鍍或是其他已知方法。
高介電常數(shù)介電質是指具有介電常數(shù)大于硅氧化物介電值(約為3.9)的介電質。較佳實施例中，高介電常數(shù)介電質的介電常數(shù)要大于8。高介電常數(shù)介電質可能為Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3以其上述材料的鋁酸鹽或硅酸鹽。高介電常數(shù)介電材料可能包含一個單一金屬氧化物層或是含有兩個或數(shù)個金屬氧化物的數(shù)個層。其他可能具有高介電常數(shù)的介電質包括氮化硅、硅氧化鉻、氧化鑭以及其他已知的高介電常數(shù)材料。高介電常數(shù)介電層6可能包含了下列材料或其化合物或數(shù)個材料的堆迭層HfO2、HfSiOx、HfON、HfSiON、HfAlOx、ZrO2、ZrON、ZrSiON、Al2O3、TiO2、Ta2O5、La2O3、BST、PbTiO3、BaTiO3、SrTiO3、PbZrO3、PST、PZN、PZT、PMN、金屬氧化物、金屬硅酸鹽以及金屬氮化物。高介電常數(shù)介電層6可能更包含了下列材料Si、Ge、F、C、B、O、Al、Ti、Ta、La、Ce、Bi、W、Hf或Zr原子。
在較佳實施例中，高介電常數(shù)介電層6可能包含一非晶硅(amorphous)、一結晶狀或多結晶狀材料。高介電常數(shù)介電層6的厚度約為1埃到100埃之間，較佳為小于5O埃，以維持低柵極漏電流以及較薄的等效氧化物厚度。
在較佳實施例中，高介電常數(shù)介電層6被沉積覆蓋在下方介電層8，如圖1b所示，且一氮處理或氮化處理使得高介電常數(shù)介電層6以及下方介電層8的一上部區(qū)域摻雜氮(如圖1b中點狀部分)。下方介電層8的上方區(qū)域為一氮化介電層10，且下方介電層8的下方區(qū)域為一大體上不含氮介電層12。氮化介電層10較佳為氮化(nitrided或nitrogenozed)介電層，如圖1b所示。在一實施例中，氮化過程可通過將介電層暴露在含氮等離子中。在較佳實施例中，N2等離子、NOx等離子或NHx等離子都可用來氮化處理高介電常數(shù)介電層6與下方介電層8。在另一實施例中，高介電常數(shù)介電層6與下方介電層8通過熱氮化過程達到氮化的目的。熱氮化的較佳實施例制程為使用NH3或NOx氮化。
在較佳實施例中，下方介電層8的優(yōu)點為提供高介電常數(shù)周邊或輸入/輸出裝置較高的游離度以及穩(wěn)定度。下方介電層8的氮化介電層10的遠離通道的設計可以維持較佳的通道游離度、NBTI穩(wěn)定度以及在源/漏極與通道區(qū)中可控制的摻雜量變曲線。更進一步來說，利用位于基板2與氮化介電層10之間的不含氮介電層12可以避免或大體上預防基板2的氮結合的不良影響。
較佳實施例中，下方介電層8被氮化的深度大于1nm。換言之，氮化介電層10(或稱做一子層)的組成厚度大于1nm，不含氮介電層12的組成厚度大于0.5nm。較佳實施例中，氮化介電層10的厚度為總厚度的百分之十到百分之九十。并非一個限制定義而是一個舉例說明，含氮的意思是指在含氮區(qū)或含氮子層中的氮原子的濃度1015atoms/cm3到1022atoms/cm3。
剛沉積上去時，高介電常數(shù)介電層一般具有較高的捕捉電荷密度。這些電荷陷可能通過注入大于5個原子百分率的氮，較佳為1到15個原子百分率之間。鈍化可能造成在一些實施例中，捕捉電荷密度小于1012cm-2，因此具有較低的漏電流以及EOT。實施例中更包括產生氮的方法，通過覆蓋氮化硅產生的擴散、氣體擴散、遠遙式等離子氮化以及退耦等離子氮化。
在一實施例中，包括一方法，用以將氮注入高介電常數(shù)介電層6并以約500℃到900℃的溫度加熱約0.5分鐘到500分鐘，較佳為在氨氣、氧化亞氮以及氮氧化合物中。
另一實施例包括在約200℃到1000℃的溫度下對高介電常數(shù)介電層6進行遠遙式等離子氮化約0.5到60分鐘，較佳為在氨氣、氮、氧化亞氮以及氮氧化合物中。遠遙式等離子氮化的一較佳實施例為在550℃下，1分鐘的氮化時間。
在另一用以對捕捉高介電常數(shù)介電層6內電荷鈍化的方法包括在10℃到400℃的溫度下，使用退耦式等離子氮化0.1分鐘到60分鐘。退耦式等離子氮化的一較佳實施例為在25℃下，30秒鐘的氮化時間。
在一實施例中，一HfwSixOyNz(HfSiON)的高介電常數(shù)介電層6被沉積的厚度約為5埃到50埃，且具有小于2.0nm的等效氧化物厚度。
另一較廣泛應用的實施例敘述了目前在網(wǎng)絡激增與快速成長的年代里已知的應用，如高效能的寬頻裝置與電路。提供高效能晶體管與嵌入是高密度存儲器的嵌入式系統(tǒng)(system on chip，SOC)解決方案在實現(xiàn)高效能寬頻裝置上是非常需要的，可以用以劃分頻寬以及達到需要的高速與運作頻率。
一嵌入式系統(tǒng)可能包含了存儲單元(如DRAM、SRAM、flash、EEPROM、EPROM)、邏輯電路、模擬以及輸入/輸出裝置。邏輯電路與一些輸入/輸出裝置通常需要高效能的晶體管以達到更快的信號傳輸。PMOS邏輯裝置與一些輸入/輸出裝置需要高驅動電流，則可能被會在源極與漏極部分以取向附生長成應變材料(epitaxially grown strained material)制造，如SiGe。同樣地，在SOC中一些NMOS晶體管需較高的電子游離率。較高的電子游離率可能由一伸展的薄膜，如Si3N4，獲得，該薄膜可能被以一內部的伸展壓力的方式沉積。
然而，對其他裝置來說，速度的效能并不是這么重要的。一些邏輯電路裝置、存儲單元裝置以及輸入/輸出裝置或模擬裝置，這些不需要高驅動電流的裝置可能就不會以應變材料或應變方法制造。這些裝置不會因為制造的復雜度、花費以及產能減少而有所影響，而這些因素都是會影響使用先進科技的高驅動電流裝置。
按照這些需求，下文所述的實施例包括不對稱的與嵌入式系統(tǒng)制造的最佳化。舉例來說，嵌入式系統(tǒng)包括一周邊區(qū)域(第一區(qū)域)以及一核心區(qū)域(第二區(qū))形成在基板上。在核心區(qū)域與周邊區(qū)域的制程步驟可能為不對稱。數(shù)個制造結構與方法應用在一區(qū)域，但在其他區(qū)域便不適用，反之亦然。利用這樣的不對稱的方法應用在裝置的制程上，在本發(fā)明中說明的實施例皆是針對核心區(qū)域與周邊區(qū)域訂做的制程。
較佳實施例中，周邊區(qū)域包括一輸入/輸出區(qū)域以及一模擬區(qū)域以及一上述區(qū)域的結合區(qū)域。較佳實施例中，核心區(qū)域包括一邏輯區(qū)域以及一存儲器區(qū)域以及一上述區(qū)域的結合區(qū)域。在其他實施例中，當其他裝置可能包含了非核心區(qū)域時，模擬裝置或輸入/輸出裝置可能被包含在核心區(qū)域中。
在較佳實施例中，一非高介電常數(shù)介電層被沉積在周邊區(qū)域與核心區(qū)域兩者。如同實施例所說的，介電層包括兩個層。根據(jù)非對稱嵌入式系統(tǒng)要求，在核心與周邊區(qū)域內的第一與第二非高介電常數(shù)介電層是個別最佳化。在周邊區(qū)域中，柵極介電層厚度可能會大于核心區(qū)域的介電層厚度。在周邊區(qū)域中，靠近介電層/基板介面的氮濃度會比核心區(qū)域的氮濃度低。在另一實施例中，介電層只有在輸入/輸出裝置中包含兩層，在核心裝置中只有一氮化介電層10。
如圖2所示，一較佳實施例包括不對稱制造方法與結構。圖2為根據(jù)圖1a與圖1b的結構的一半導體基板2的剖面示意圖?；?包括一核心區(qū)與一周邊區(qū)。一下方介電層8被沉積在基板2的周邊區(qū)上。如前文所述，下方介電層8為部分氮化，使得產生一氮化介電層10形成于一不含氮介電層12之上。一下方介電層8’被沉積在基板2的核心區(qū)之上，其中下方介電層8’大體上如同氮化介電層10一樣氮化，而形成氮化介電層10’。如圖2所示，在更進一步的較佳非對稱制程的實施例中，在周邊區(qū)的氮化介電層10厚度可能比在核心區(qū)的氮化介電層10’厚度來得厚。因此，在周邊區(qū)的氮化介電層10的厚度較佳為10埃到50埃，在核心區(qū)的氮化介電層10’的厚度約為10?；蚴切∮?0埃。在本發(fā)明一較佳實施例中，周邊區(qū)的氮化介電層的厚度10約大于核心區(qū)的氮化介電層10’約0.1nm。在更近一步的較佳制程中，下方介電層8或8’下方的通道區(qū)(或基板表面)在周邊區(qū)的部分具有比在核心區(qū)較低的氮濃度，這是因為在氮化制程中較少的氮滲透。
在氮化介電層10與10’中的氮分布可能是均質或非均質的，例如漸次擴散。已知的方法則是用以建立一適合的漸次擴散，介電層的氮分布曲線。一旦這種已知技術被應用在ALD上，則已經(jīng)為美國公開號No.2003/0032281所揭露，而且本發(fā)明也以此為參考。
回到圖2，氮化介電層10可能包括一漸次的介電層的氮分布曲線。實施例可能包含一分布曲線，其中在不含氮介電層12的氮大體上是0％。與非對稱制程的實施例一致，在核心區(qū)域與周邊區(qū)域中，氮可能被獨立分布或是漸次分布。或是說，氮化介電層10可能為均質，且不含氮介電層12可能是漸次分布，但是在介電層/基板介面的氮分布程度較佳為0。
繼續(xù)圖2的說明，一高介電常數(shù)介電層6被沉積覆蓋在氮化介電層10與10’。一柵極電極4被沉積在高介電常數(shù)介電層6之上。
發(fā)明人根據(jù)提出的實施例，制造測試的MOSFET，具有氮化的Hf硅酸鹽(HfSiON或HfON)的高介電常數(shù)柵極介電層。在可靠度的估算下，如NBTI、PBTI、HCI或TDDB，測試的MOSFET在室溫與高溫下，在反向模式與累積模式下被施加壓力。輸入/輸出與核心裝置在以已知估算方法估算下都具有超過10年的生存周期。
最后，本領域技術人員所知的制程被采用，以完成符合圖1a和1b所示的微電子裝置結構。圖3為一剖面示意圖，用以表示符合圖1a和1b的剖面示意圖的一MOSFET裝置100的制程結果。
MOSFET裝置100可能包括一晶體管，形成在基板2之上或內部，基板2可能為一大量的硅晶圓，但本領域技術人員當可知道基板2可能為一半導體層，形成在一支撐的基底的一掩埋氧化層之上，支撐的基底已知為絕緣層上覆硅結構?；?可能更包括Ge、SiGe、SiGeC、GeOI、SiGeOI、應變硅、應變鍺、GaAs、如Si/SiGe的堆迭的層狀結構以及上述材料的復合物。
MOSFET裝置100包括一柵極結構，包括一柵極電極4覆蓋在一高介電常數(shù)介電層6之上，高介電常數(shù)介電層6覆蓋在一下方介電層8之上，柵極結構較佳為由氧化硅形成。柵極電極4的材料較佳為一多晶硅、硅化物或金屬柵極電極材料。柵極電極4可能被以一已知的CVD、PVD或其他適合的制程所沉積，沉積厚度小于2000埃。下方介電層8具有一氮化介電層10，用以接觸高介電常數(shù)介電層6，以及一第二非氮化或大體上不含氮介電層12，用以接觸基板2。
如圖3所示，側壁間隙壁14與16分別在柵極結構的兩側。側壁間隙壁14與16被沉積與組成在對應的側壁，且在柵極電極4、高介電常數(shù)介電層6與下方介電層8的一邊。側壁間隙壁14與16使用一非高介電常數(shù)介電質沉積而成，以提供柵極電極4的側壁的一保護間隙壁。大多數(shù)的側壁間隙壁14與16為復合的間隙壁，例如ON(氧化硅/氧化氮-氮化硅)、NO、ONO、ONON或NONO間隙壁。側壁間隙壁14與16的底層(圖上未顯示，較佳為小于8nm)較佳為一含氮層(如氮化硅)，以避免一次氧化層形成在柵極電極4與高介電常數(shù)介電層6之間的介面，且可能以低溫或高溫的沉積方法沉積，如LPCVD、RTCVD、PECVD與RPCVD。側壁間隙壁14與16可能含有氮化硅、氧化硅或氮氧硅化合物。
根據(jù)摻雜在源極區(qū)18、漏極區(qū)20以及基板2的摻雜物可以決定晶體管的型態(tài)為P型MOS晶體管或N型MOS晶體管。在一互補式MOS晶體管集成電路中，晶體管可能被形成在阱擴散區(qū)(welldiffusions)(圖上未顯示)內，阱擴散區(qū)可能是在淺溝隔離層(shallow trench isolation，STI)36與40或LOCOS隔離層(圖上未繪出)形成前被形成，阱擴散區(qū)也會因為淺溝隔離層36與40而被隔離。
本發(fā)明的較佳實施例并沒有去限制使用額外的材料與方法來增加效能。舉例來說，應變通道材料，如SiGe，已為本領域技術人員所知用以增加載子游離度，特別是在PMOS晶體管制造上。應變通道材料被通過如晶膜長成(epitaxial growth)方式沉積。應變通道材料的厚度較佳為小于200埃，較佳實施例為約100埃。該應變材料可能是下列的半導體材料、混合物或多層材料都可以被使用，包括Si、應變Si、SOI、SiC、SiGe、SiGeC、SiGeOI、Ge、GeOI、應變Ge以及上述材料的化合物。如圖3所示，在柵極結構，間隙壁14與16、源極區(qū)18、漏極區(qū)20的形成之后，一接觸蝕刻停止層22被形成且覆蓋在MOSFET裝置100之上。在一實施例中，該氧化物或氮氧化物接觸蝕刻停止層(contact etch stoplayer，CESL)22可能是由CVD方式形成。在另一實施例中，接觸蝕刻停止層22為本領域技術人員所知的氮化硅，可能被以內部的壓縮力(對PMOS而言)或內部的張力(對NMOS而言)的方式沉積，用以將壓縮材料形成于下方的基板之上，以增加游離率(電子或空穴的游離率)。
更進一步根據(jù)已知技藝的制程技術來說，一硅化物可能通過沉積在一金屬，如鎳、鈦或鈷，然后接受處理以形成一自動對準(self-aligned)硅化物或一硅化金屬于柵極電極38、源極區(qū)、漏極區(qū)以及其他區(qū)域的頂端，以提供一較低電阻并改善裝置效能。
接著下列硅化金屬步驟(如果有被使用的話)，層間絕緣層24被形成在基板2之上，通過沉積步驟以沉積氧化物、氮化物或其他已知的絕緣材料，如此一來，一典型的硅氧化合物就被形成了。接觸區(qū)域被配置且蝕刻在該絕緣材料，以暴露該源極區(qū)、漏極區(qū)以及柵極電極38，由蝕刻產生的通道26則注滿了導通材料以提供電性連接由位于層間絕緣層24之上的金屬層到柵極電極、源極區(qū)以及漏極區(qū)。鋁或銅的金屬層可能被形成在層間絕緣層24之上，利用已知技術，如鋁金屬化制程或一雙金屬銅嵌入金屬化制程(dual damascene copper metallization process)以提供一個或多個接線層，用以接觸通道26以及產生對柵極電極、源極區(qū)與漏極區(qū)的電性連接。接著再利用已知的清洗、鈍化、晶片切割(diesaw)、晶片分離(singluation)、封裝(packaging)、組裝(assembly)以及測試步驟來完成形成在基板2上的集成電路裝置。
雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領域的技術人員，在不脫離本發(fā)明的精神和范圍內，應有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權利要求書的范圍為準。
附圖中符號的簡單說明如下2基板4柵極電極6高介電常數(shù)介電層8下方介電層8’下方介電層10氮化介電層10’氮化介電層12不含氮介電層14側壁間隙壁100MOSFET裝置16側壁間隙壁
18源極區(qū)20漏極區(qū)22接觸蝕刻停止層24層間絕緣層26通道36、40淺通道隔離區(qū)38柵極電極
權利要求
1.一種柵極介電層，適用于一晶體管，其特征在于，該柵極介電層包括一含氮且具有高介電常數(shù)的第一介電層；以及一第二介電層，位于該第一介電層的下方，該第二介電層具有用以連接該第一介電層的含氮的一第一區(qū)，以及用以連接一基板的一第二區(qū)，其中該第二區(qū)大體上是不含氮。
2.根據(jù)權利要求1所述的柵極介電層，其特征在于，該第一介電層具有一大于8的介電常數(shù)。
3.根據(jù)權利要求1所述的柵極介電層，其特征在于，該第一介電層的厚度在5埃到50埃之間，該第二介電層的厚度在15埃到80埃之間。
4.根據(jù)權利要求1所述的柵極介電層，其特征在于，該第二介電層具有一小于8的介電常數(shù)。
5.根據(jù)權利要求1所述的柵極介電層，其特征在于，該第二介電層中的該第一區(qū)的厚度大于1nm且該第二區(qū)的厚度大于0.5nm。
6.根據(jù)權利要求1所述的柵極介電層，其特征在于，該第一介電層包含下列材料中的一個硅、氧、氮、Hf、Ta、Al、La、Ge、Ti、Co、HfSiON、非晶硅HfSiON、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、鋁酸鹽、硅酸鹽、HfAlOx、TiO2、PbTiO3、BaTiO3、SrTiO3、PbZrO3以及上述材料的化合物。
7.根據(jù)權利要求1所述的柵極介電層，其特征在于，該第二介電層包括下料材料中的一個硅、應變硅、Ge、SiC、SiGe、SiGeC、應變硅化鍺、SOI、SiGeOI、GeOI、GaAs、數(shù)個堆迭的層以及上述材料的化合物。
8.一種晶體管，其特征在于，該晶體管包括一基板；一柵極結構，包括一第一介電層，形成于該基板之上，該第一介電層具有一大體上不含氮的一第一區(qū)，緊鄰于該基板，以及含氮的一第二區(qū)，緊鄰于該第一區(qū)；一第二介電層，形成于該第一介電層之上，該第二介電層為含氮且具有高介電常數(shù)；以及一柵極電極，位于一第三介電層之上；以及一源極區(qū)與一漏極區(qū)，緊鄰于該柵極結構且分別位于該柵極結構的兩側，且在該源極區(qū)與該漏極區(qū)之間形成一通道區(qū)，該通道區(qū)的長度小于1000埃。
9.根據(jù)權利要求8所述的晶體管，其特征在于，該第一介電層具有一小于8的介電常數(shù)，且該第二介電層具有一大于8的介電常數(shù)。
10.根據(jù)權利要求8所述的晶體管，其特征在于，含氮的該第二區(qū)的厚度大于1nm且該第一區(qū)的厚度大于0.5nm。
11.根據(jù)權利要求8所述的晶體管，其特征在于，具有高介電常數(shù)的該第二介電層包含下列材料中的一個硅、氧、氮、Hf、Ta、Al、La、Ge、Ti、Co、HfSiON、非晶硅HfSiON、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、鋁酸鹽、硅酸鹽、HfAlOx、TiO2、PbTiO3、BaTiO3、SrTiO3、PbZrO3以及上述材料的化合物。
12.一種半導體裝置，其特征在于，具有一核心區(qū)以及一輸入輸出區(qū)形成于一基板上，該半導體裝置包括一第一介電層形成于該基板之上，該第一介電層在該輸入輸出區(qū)上具有一第一厚度，在該核心區(qū)上具有一第二厚度，其中該第一厚度大于該第二厚度；以及一第二介電層，形成于該第一介電層之上，且覆蓋該核心區(qū)與該輸入輸出區(qū)，其中該第一介電層覆蓋在該輸入輸出區(qū)的區(qū)域被部分氮化，且該第一介電層中覆蓋在該核心區(qū)的區(qū)域被完全氮化。
13.根據(jù)權利要求12所述的半導體裝置，其特征在于，該第一介電層具有一小于8的介電常數(shù)且該第二介電層具有一大于8的介電常數(shù)。
14.根據(jù)權利要求12所述的半導體裝置，其特征在于，該第一厚度至少大于該第二厚度0.1nm。
15.根據(jù)權利要求12所述的半導體裝置，其特征在于，該第一介電層中覆蓋在該核心區(qū)的區(qū)域的厚度小于1.5nm。
16.根據(jù)權利要求12所述的半導體裝置，其特征在于，具有高介電常數(shù)的該第二介電層包含下列材料中的一個硅、氧、氮、Hf、Ta、Al、La、Ge、Ti、Co、HfSiON、非晶硅HfSiON、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、鋁酸鹽、硅酸鹽、HfAlOx、TiO2、PbTiO3、BaTiO3、SrTiO3、PbZrO3以及上述材料的化合物。
全文摘要
本發(fā)明提供一種柵極介電層以及應用該柵極介電層的晶體管與半導體裝置，以及具有一氮化的柵極介電層的MOSFET與其制造方法。該制造方法包括提供一基板，并沉積一具有非高介電常數(shù)的介電材料于該基板上。該具有非高介電常數(shù)的介電材料包括兩層。該介電材料的第一層鄰近該基板，主要為不含氮的。該介電材料的第二層約含有10
文檔編號H01L29/78GK1815752SQ200510136869
公開日2006年8月9日 申請日期2005年12月20日 優(yōu)先權日2004年12月20日
發(fā)明者王志豪, 王大維, 陳尚志, 蔡慶威 申請人:臺灣積體電路制造股份有限公司