專利名稱：具有多種隔離體絕緣區(qū)寬度的集成電路的制作方法
技術領域：
本發(fā)明總體上涉及集成電路。
背景技術：
某些集成電路使用N溝道晶體管和P溝道晶體管，并且具有與這些晶體管的柵極鄰接的隔離體絕緣區(qū)。一般，對于N溝道晶體管和P溝道晶體管，隔離體絕緣區(qū)是一樣的寬度。
晶體管溝道的晶格應力對P溝道晶體管的性能可能產(chǎn)生的影響不同于對N溝道晶體管的影響。一般，溝道晶格上的壓應力增加(或者張應力減小)會改善P溝道晶體管的性能(例如改善驅動電流)，但是會降低N溝道晶體管的性能。
需要一種對N溝道晶體管和P溝道晶體管都改善性能的集成電路。


參考附圖，本領域的普通技術人員會更好地理解本發(fā)明，并清楚其更多的目的、特征和優(yōu)點。
圖1是根據(jù)本發(fā)明的集成電路的一個制造階段中的晶片的一個實施方式的局部剖面圖；圖2是根據(jù)本發(fā)明的集成電路的另一個制造階段中的晶片的一個實施方式的局部剖面圖；圖3是根據(jù)本發(fā)明的集成電路的另一個制造階段中的晶片的一個實施方式的局部剖面圖；圖4是根據(jù)本發(fā)明的集成電路的另一個制造階段中的晶片的一個實施方式的局部剖面圖；
圖5是根據(jù)本發(fā)明的集成電路的另一個制造階段中的晶片的一個實施方式的局部剖面圖；圖6是根據(jù)本發(fā)明的集成電路的另一個制造階段中的晶片的一個實施方式的局部剖面圖；圖7是根據(jù)本發(fā)明的集成電路的另一個制造階段中的晶片的一個實施方式的局部剖面圖；圖8是根據(jù)本發(fā)明的集成電路的另一個制造階段中的晶片的一個實施方式的局部剖面圖；圖9是晶體管的一個實施方式的剖面圖，其中圖示了晶體管的結構的應力效應。
在不同的附圖中，相同的附圖標記表示相同的項目，除非有說明。圖中所示的結構不一定是按比例繪制的。
具體實施例方式
下面給出對實施本發(fā)明的方式的詳細描述。下面的描述是用于說明本發(fā)明的，而不是要限制本發(fā)明。
圖1-8圖示了在制造P溝道晶體管的總體隔離體絕緣區(qū)寬度比N溝道晶體管寬的集成電路時，各個階段的晶片的一種實施方式的部分剖面圖。在某些實施方式中，這種較大的寬度可以為P溝道晶體管提供比N溝道晶體管更大的溝道壓應力或者更小的溝道張應力。
圖1是具有N溝道區(qū)113和P溝道區(qū)115的晶片101的局部剖面圖。在圖示的實施方式中，晶片101包括位于絕緣層107(例如SiO2)上的硅層109。絕緣層107位于硅基片105上。隔離溝槽111形成于層109中，以隔離層109中的N溝道區(qū)113和P溝道區(qū)115。P溝道區(qū)115中的層109摻有N導電型摻雜劑(N型摻雜劑)(例如砷、磷)，N溝道區(qū)中的層109摻有P導電型摻雜劑(P型摻雜劑)(例如硼、BF2)。
晶片101包括位于N溝道區(qū)113中的硅層109上的柵極電介質121和位于P溝道區(qū)115中的硅層109上的柵極電介質123。在一種實施方式中，電介質121和123具有相同的厚度，在形成溝槽111之后從層109上熱生長出來。但是，在其他實施方式中，電介質121和123可以具有不同的厚度。同樣，在其他實施方式中，電介質121和123還可以由不同的工藝形成。
在N溝道區(qū)113中的電介質121上形成柵極117，在P溝道區(qū)115中的電介質123上形成柵極119。在一種實施方式中，柵極117和119是通過下述方法形成的在晶片101上淀積多晶硅層(未圖示)，在N溝道區(qū)113中對該層摻雜，然后對該層圖案化。晶片101可以包括在圖中未圖示的其他P溝道區(qū)和N溝道區(qū)中的其他柵極。在其他實施方式中，柵極可以由其他材料組成，例如金屬。
在形成柵極117和119之后，在柵極117上形成薄側壁隔離體125，在柵極119上形成薄側壁隔離體127。在一種實施方式中，通過下述方法形成隔離體125和127用化學氣相沉積法(CVD)淀積二氧化硅層，隨后進行圖案化。在某些實施方式中，隔離體125和127的厚度為60-150埃。在其他實施方式中，隔離體125和127可以用其他方法形成，具有其他的厚度，并/或由其他材料組成。
在形成隔離體125和127之后，將摻雜劑注入到后面要用于形成源/漏極前延(延伸區(qū))的層109中。在一種實施方式中，在將P溝道區(qū)115掩蔽的同時將N型摻雜劑(例如砷、磷)注入到區(qū)129和131中。在某些實施方式中，也在N溝道區(qū)113的層109中進行P型摻雜劑(例如硼、BF2)的暈圈離子注入(halo implants)。在一種實施方式中，延伸區(qū)離子注入是垂直離子注入。但是在其他實施方式中，可以是傾斜離子注入。在某些實施方式中，延伸區(qū)離子注入可以包括垂直離子注入，之后接著相對于源極側傾斜地進行傾斜離子注入。
在N溝道區(qū)113被掩蔽的同時例如用離子注入法用P型摻雜劑(例如硼、BF2)對區(qū)域133和135摻雜。在某些實施方式中，可以進行N型摻雜劑(例如砷、磷)的暈圈離子注入。延伸區(qū)離子注入可以是垂直和/或傾斜離子注入。
圖2是在柵極117旁形成了側壁隔離體213、在柵極119旁形成了側壁隔離體217之后的晶片101的局部側剖視圖。在圖示的實施方式中，在形成隔離體213和217之前，在晶片101上淀積電介質211(例如CVD淀積的氧化硅)，作為襯層。在一種實施方式中，電介質211的厚度范圍為60-200埃(例如80埃)。電介質211形成在隔離體125和127上，隔離體125和127在圖2(或者以后各圖)中未圖示。
在電介質211上(例如通過CVD型工藝)淀積一層隔離體材料(例如氮化物、氧化物、氮氧化硅)。在一種實施方式中，該隔離體材料層的厚度可以是從300埃到700埃，但在其他實施方式中可以是其他厚度。然后對晶片101進行干法蝕刻，從隔離體材料層中剩下隔離體213和217。在干法蝕刻期間，電介質211的暴露部分的厚度也被減小。在其他實施方式中，可以用其他工藝并/或用其他材料形成隔離體213和217。例如，隔離體213和217可以用可以相對于所述襯層被選擇性蝕刻的其他材料制成。在某些實施方式中，隔離體213和217在其基部的寬度為200-500埃，但是在其他實施方式中也可以是其他寬度。
圖3是在隔離體213附近形成了側壁隔離體321、在隔離體217附近形成了側壁隔離體327之后的晶片103的局部側面剖視圖。在圖示的實施方式中，在晶片101上淀積電介質319(例如CVD淀積的氧化硅)作為襯層。在一種實施方式中，電介質319的厚度為60-200埃。在電介質319上淀積一層隔離體材料(例如氮化物、氧化物、氮氧化硅)。然后對晶片進行干法蝕刻，形成從隔離體材料層剩下的隔離體321和327。在干法蝕刻期間，電介質319的暴露部分的厚度也減小。在其他實施方式中，可以用其他方法并/或用其他材料形成隔離體321和327。在某些實施方式中，隔離體321和327在其基部的寬度為200-500埃，但是在其他實施方式中可以是其他寬度。
現(xiàn)在看圖4。在N溝道區(qū)113上形成掩模403以掩蔽區(qū)域113。在一種實施方式中，掩模403由圖案化的光致抗蝕劑形成。
然后用離子405對層109的區(qū)域407和409離子注入P型摻雜劑(例如硼、BF2)。在一種實施方式中，離子是硼離子，以5-10KeV的能量注入。注入?yún)^(qū)域409和407的摻雜劑被用于形成在P溝道區(qū)115中形成的P溝道晶體管(圖8中的晶體管823)的深源/漏區(qū)。離子405可以垂直注入和/或以一定角度注入。
見圖5，除去掩模403，在P溝道區(qū)115上形成掩模503。用離子507對層109的區(qū)域511和509注入N型摻雜劑(例如砷、磷)。在一種實施方式中，離子507是磷離子，以10-20KeV的能量注入。注入?yún)^(qū)域509和511的摻雜劑被用于形成在N溝道區(qū)115中形成的N溝道晶體管(圖8中的晶體管821)的深源/漏區(qū)。離子507可以垂直注入和/或以一定角度注入。
見圖6，在除去隔離體321(例如用干法選擇性蝕刻)之后，用離子607對層109的區(qū)域609和611再一次注入N型摻雜劑(例如砷、磷)。注入?yún)^(qū)域609和611中的摻雜劑用來改善在區(qū)域113中形成的N溝道晶體管(圖8中的821)的源/漏區(qū)(例如圖8中的703和705)的串聯(lián)電阻。在一種實施方式中，離子607是砷離子，以20-50KeV的能量注入。離子607可以垂直注入和/或以一定角度注入。
在其他實施方式中，在去除隔離體321后注入離子507，省略離子607的注入。在其他實施方式中，可以省略離子607的注入。
見圖7，在去除掩模503之后，激活層109中的摻雜劑，以形成區(qū)域113和115的晶體管的源/漏區(qū)。激活區(qū)域509、區(qū)域609和區(qū)域129中的摻雜劑，以形成源/漏區(qū)703。激活區(qū)域511、區(qū)域611和區(qū)域131中的摻雜劑，以形成源/漏區(qū)705。激活區(qū)域409和區(qū)域133中的摻雜劑，以形成源/漏區(qū)707。激活區(qū)域407和區(qū)域135中的摻雜劑，以形成源/漏區(qū)709。在一種實施方式中，通過在1000-1100攝氏度的溫度下對晶片101進行快速熱退火來激活摻雜劑。
在隨后的工藝中，對晶片101進行濕法蝕刻，以去除電介質211和電介質319的暴露的剩余部分。
見圖8，在源/漏區(qū)703中形成硅化物區(qū)803，在源/漏區(qū)705中形成硅化物區(qū)805，在柵極117的頂部中形成硅化物區(qū)815。在源/漏區(qū)707中形成硅化物區(qū)807，在源/漏區(qū)709中形成硅化物區(qū)809，在柵極119的頂部中形成硅化物區(qū)817。在一種實施方式中，通過在晶片101上淀積金屬層(例如鈷、鎳)并使金屬層與暴露的硅反應來形成這些硅化物區(qū)。
晶片101可以包括與針對晶體管823所圖示和描述的情形具有類似的隔離體絕緣區(qū)寬度和源/漏硅化物區(qū)到柵極距離的其他P溝道晶體管。晶片101可以包括與針對晶體管821所圖示和描述的情形具有類似的隔離體絕緣區(qū)寬度和源/漏硅化物區(qū)到柵極距離的其他N溝道晶體管。
在隨后的工藝中，在晶片101上形成其他結構(未圖示)，例如包括電介質、互連和外部端子。然后將晶片分割為多個集成電路。
如圖8所示，由于去除了隔離體321(見圖6)，柵極117和硅化物區(qū)803之間的距離小于硅化物區(qū)807和柵極119之間的距離。相應地，N型晶體管821的隔離體絕緣區(qū)(例如圖示的實施方式中的側壁隔離體213和電介質211)的厚度小于P溝道晶體管823的隔離體絕緣區(qū)(例如圖示的實施方式中的隔離體327、電介質319、隔離體217以及電介質211)的厚度。
在某些實施方式中，P溝道晶體管823的隔離體絕緣區(qū)的寬度的增加(以及源/漏硅化物區(qū)和柵極之間距離的增加)用于相對于N溝道晶體管821的溝道區(qū)上的應力，相對升高P溝道晶體管的溝道區(qū)上的壓應力(或者相對降低張應力)。這種應力的差別可以允許改善對N溝道晶體管和P溝道晶體管具有相同隔離體絕緣區(qū)寬度的集成電路上的N溝道晶體管和P溝道晶體管中的一種晶體管或者兩種晶體管的性能。
在某些實施方式中，N溝道晶體管和P溝道晶體管之間的隔離體絕緣區(qū)寬度的差別可以為50埃到1000埃。但是，在其他實施方式中，所述差別可以是其他厚度。
圖9是晶體管的側面剖視圖，其圖示了晶體管結構上的應力及其對晶體管溝道區(qū)的影響。晶體管901包括靠近柵極903的隔離體絕緣區(qū)907。區(qū)域907包括至少一個隔離體，并還可以包括一個或者多個襯層。在柵極903中形成硅化物區(qū)904，硅化物區(qū)911和913鄰接區(qū)域907位于基片902中。
在一種實施方式中，隔離體絕緣區(qū)907包括至少一個隔離體，由于工藝導致的應力，該隔離體是受拉張的。例如，用低壓CVD工藝淀積的氮化硅膜可以具有750MPa的固有張應力。該張應力提供了將隔離體向內拉的力(見箭頭915和916)。該向內的力提供了柵極903上的張應力(見箭頭917和918)。柵極903上的該張應力提供了溝道912上的相對壓應力(見箭頭921和922)。通過使隔離體絕緣區(qū)907的寬度更寬，對該區(qū)提供了更多的質量，這增加了柵極903上的張應力(如箭頭917和918所示)，從而提高了溝道區(qū)912上的相對壓應力(如箭頭921和922所示)。
另外，由于硅化物和基片902的硅之間的熱膨脹失配，硅化物區(qū)911和913可以是受拉張的。該張應力(如箭頭927和928所示)提供了溝道區(qū)912上的張應力(如箭頭930和931所示)。通過增大源/漏硅化物區(qū)和溝道區(qū)之間的間隔，減小了溝道區(qū)上由于源/漏硅化物區(qū)的應力而導致的相對張應力。
因此，通過使晶體管具有更大的隔離體絕緣區(qū)寬度和更大的源/漏硅化物區(qū)到溝道區(qū)的距離，可以提供具有相對更加受壓的溝道區(qū)的晶體管，這可以改善P溝道晶體管的性能。相反地，通過使晶體管具有更小的隔離體絕緣區(qū)寬度和更小的源/漏硅化物區(qū)到溝道區(qū)的距離，可以提供具有相對更受拉張的溝道區(qū)的晶體管，這可以改善N溝道晶體管的性能。
區(qū)分P溝道和N溝道晶體管的相對溝道應力的能力對于在晶體管性能可能對溝道應力敏感的結構(例如具有絕緣體上硅結構的晶片)中建構的電路來說可能是有利的。
盡管上面描述的特征是針對具有絕緣體(例如107)上硅(例如109)結構的晶片的，但是，這樣的特征也可以用其他類型的晶片(例如體硅)或者具有其它類型的絕緣體上硅結構的晶片實現(xiàn)。
另外，可以用其他工藝制造隔離體絕緣寬度不同、源/漏硅化物區(qū)到柵極間的距離不同的晶體管。例如，在某些實施方式中，可以在(例如用掩模403)掩蔽N溝道區(qū)113之前，(例如用掩模503)掩蔽P溝道區(qū)115，其中在注入離子405之前去除隔離體321。同樣，在某些工藝中，隔離體絕緣區(qū)可以不包括襯層。
在其他實施方式中，可以通過對N溝道晶體管和P溝道晶體管制造不同寬度的隔離體來實現(xiàn)隔離體絕緣區(qū)寬度的不同和源/漏硅化物區(qū)和柵極之間的不同。
在某些實施方式中，襯層的厚度可能影響溝道應力。在某些實施方式中，襯層越薄，溝道區(qū)越受拉張。例如，減小電介質211的厚度(見圖2)可以提高溝道中的張應力。
在本發(fā)明的一種實施方式中，一種集成電路包括基片，基片上的N溝道晶體管的第一柵極，基片上的P溝道晶體管的第二柵極，靠近第一柵極、在其基部具有第一寬度的第一隔離體絕緣區(qū)，以及靠近第二柵極、在其基部具有第二寬度的第二隔離體絕緣區(qū)。第二寬度大于第一寬度。
在本發(fā)明的另一種實施方式中，集成電路包括基片、基片上的N溝道晶體管的第一柵極和基片上的P溝道晶體管的第二柵極。該集成電路還包括基片中的用于N溝道晶體管的第一硅化物區(qū)。第一硅化物區(qū)離第一柵極為第一距離。該集成電路還包括基片中的用于P溝道晶體管的第二硅化物區(qū)。第二硅化物區(qū)離第二柵極為第二距離。第二距離大于第一距離。
在本發(fā)明的另一種實施方式中，一種方法包括提供基片，并在該基片上形成用于N溝道晶體管的第一柵極以及用于P溝道晶體管的第二柵極。該方法還包括在第一柵極旁邊形成用于N溝道晶體管的第一側壁隔離體，并在第二柵極旁邊形成用于P溝道晶體管的第二側壁隔離體，在第一側壁隔離體旁邊形成用于N溝道晶體管的第三側壁隔離體，并在第二側壁隔離體旁邊形成用于P溝道晶體管的第四側壁隔離體。該方法還包括在第一柵極上提供第一掩模，并在該第一掩模在第一柵極上的時候向基片中離子注入第一導電類型的摻雜劑，在離子注入第一導電類型的摻雜劑之后去除第一掩模，并在第二柵極上提供第二掩模。該方法還包括在第二掩模在第二柵極上的時候向基片中離子注入第二導電類型的摻雜劑，并在第二掩模在第二柵極上的時候去除第三側壁隔離體。
盡管上面圖示和描述了本發(fā)明的具體實施方式
，但是本領域普通技術人員會認識到基于這里的教導，可以進行進一步的變化和修改而不會脫離本發(fā)明及其更寬的各個方面，因此，所附的權利要求應當將所有這樣的在本發(fā)明的實質精神和范圍內的變換和修改包括在其范圍內。
權利要求
1.一種集成電路，包括基片；基片上的N溝道晶體管的第一柵極；基片上的P溝道晶體管的第二柵極；靠近第一柵極、在其基部具有第一寬度的第一隔離體絕緣區(qū)；以及靠近第二柵極、在其基部具有第二寬度的第二隔離體絕緣區(qū)，第二寬度大于第一寬度。
2.如權利要求1所述的集成電路，其中第一隔離體絕緣區(qū)包括第一數(shù)量的側壁隔離體；第二隔離體絕緣區(qū)包括第二數(shù)量的側壁隔離體，第二數(shù)量比第一數(shù)量至少大1。
3.如權利要求2所述的集成電路，其中，第二數(shù)量比第一數(shù)量大1。
4.如權利要求1所述的集成電路，其中第一隔離體絕緣區(qū)包括其基部寬度為200埃或更大的第一數(shù)量的側壁隔離體；第二隔離體絕緣區(qū)包括其基部寬度為200埃或更大的第二數(shù)量的側壁隔離體，第二數(shù)量比第一數(shù)量至少大1。
5.如權利要求1所述的集成電路，其中第一隔離體絕緣區(qū)包括第一數(shù)量的襯層；第二隔離體絕緣區(qū)包括第二數(shù)量的襯層，第二數(shù)量比第一數(shù)量至少大1。
6.如權利要求1所述的集成電路，還包括在第一柵極下的第一溝道區(qū)；以及在第二柵極下的第二溝道區(qū)；其中第一隔離體絕緣區(qū)對第一溝道區(qū)增加第一壓應力增量；并且第二隔離體絕緣區(qū)對第二溝道區(qū)增加第二壓應力增量，其中第二壓應力增量大于第一壓應力增量。
7.如權利要求1所述的集成電路，其中，所述基片的特征在于具有絕緣體上硅結構。
8.如權利要求1所述的集成電路，其中，第一隔離體絕緣區(qū)和第二隔離體絕緣區(qū)分別包括側壁隔離體，側壁隔離體包括氮化物。
9.一種集成電路，包括基片；基片上的N溝道晶體管的第一柵極；基片上的P溝道晶體管的第二柵極；基片中的用于N溝道晶體管的第一硅化物區(qū)，其中第一硅化物區(qū)離第一柵極為第一距離；以及基片中的用于P溝道晶體管的第二硅化物區(qū)，其中第二硅化物區(qū)離第二柵極為第二距離，其中第二距離大于第一距離。
10.如權利要求9所述的集成電路，還包括第一柵極下面的具有第一應力的第一溝道區(qū)；以及第二柵極下面的具有第二應力的第二溝道區(qū)，第二應力比第一應力相對較少拉張。
11.如權利要求10所述的集成電路，其中第一硅化物區(qū)和第二硅化物區(qū)施加張應力。
12.如權利要求9所述的集成電路，還包括第一柵極下面的第一溝道區(qū)；以及第二柵極下面的第二溝道區(qū)；其中第一硅化物區(qū)對第一溝道區(qū)增加第一張應力增量；并且第二硅化物區(qū)對第二溝道區(qū)增加第二張應力增量，其中第二張應力增量小于第一張應力增量。
13.如權利要求9所述的集成電路，還包括第一柵極下面的第一溝道區(qū)；以及第二柵極下面的第二溝道區(qū)；基片上方的在第一柵極和第一硅化物區(qū)之間的第一隔離體絕緣區(qū)；以及基片上方的在第二柵極和第二硅化物區(qū)之間的第二隔離體絕緣區(qū)；其中第一隔離體絕緣區(qū)對第一溝道區(qū)增加第一壓應力增量；并且第二隔離體絕緣區(qū)對第二溝道區(qū)增加第二壓應力增量，其中第二壓應力增量大于第一壓應力增量。
14.如權利要求9所述的集成電路，還包括第一柵極下面的第一溝道區(qū)；第二柵極下面的第二溝道區(qū)；在基片中毗連第一溝道區(qū)的第一對延伸區(qū)；以及在基片中毗連第二溝道區(qū)的第二對延伸區(qū)。
15.如權利要求9所述的集成電路，還包括基片上方的、在第一柵極和第一硅化物區(qū)之間的第一隔離體絕緣區(qū)，其具有不超過1個的側壁隔離體，該側壁隔離體在其基部的寬度為200?；蚋?；基片上方的、在第二柵極和第二硅化物區(qū)之間的第二隔離體絕緣區(qū)，其包括兩個在其基部的寬度為200?；蚋蟮膫缺诟綦x體。
16.如權利要求9所述的集成電路，還包括基片上方的、在第一柵極和第一硅化物區(qū)之間的第一隔離體絕緣區(qū)，其包括第一數(shù)量的隔離體；以及基片上方的、在第二柵極和第二硅化物區(qū)之間的第二隔離體絕緣區(qū)，其包括第二數(shù)量的隔離體，其中第二數(shù)量比第一數(shù)量至少大1。
17.如權利要求9所述的集成電路，其中，所述基片的特征在于具有絕緣體上硅結構。
18.一種方法，包括提供基片；在該基片上形成用于N溝道晶體管的第一柵極以及用于P溝道晶體管的第二柵極；在第一柵極旁邊形成用于N溝道晶體管的第一側壁隔離體，并在第二柵極旁邊形成用于P溝道晶體管的第二側壁隔離體；在第一側壁隔離體旁邊形成用于N溝道晶體管的第三側壁隔離體，并在第二側壁隔離體旁邊形成用于P溝道晶體管的第四側壁隔離體；在第一柵極上提供第一掩模；在該第一掩模在第一柵極上的時候向基片中注入第一導電類型的摻雜劑；在注入第一導電類型的摻雜劑之后去除第一掩模；在第二柵極上提供第二掩模；在第二掩模在第二柵極上的時候向基片中注入第二導電類型的摻雜劑；以及在第二掩模在第二柵極上的時候去除第三側壁隔離體。
19.如權利要求18所述的方法，還包括在形成第一側壁隔離體和第二側壁隔離體之前形成第一柵極上的第一襯層和第二柵極上的第二襯層；以及在形成第三側壁隔離體和第四側壁隔離體之前形成第一側壁隔離體上的第三襯層和第二側壁隔離體上的第四襯層。
20.如權利要求19所述的方法，其中第三襯層為第一材料；第三側壁隔離體是可以相對于第一材料被選擇性蝕刻的第二材料。
21.如權利要求20所述的方法，其中，第一材料包括氧化物，第二材料包括氮化物。
22.如權利要求18所述的方法，還包括在基片中形成用于N溝道晶體管的第一硅化物區(qū)，其中第一硅化物區(qū)距第一柵極第一距離；以及在基片中形成用于P溝道晶體管的第二硅化物區(qū)，其中第二硅化物區(qū)距第二柵極第二距離，其中第二距離大于第一距離。
23.如權利要求18所述的方法，其中，在提供第二掩模之前提供第一掩模。
24.如權利要求18所述的方法，其中，在提供第二掩模之后提供第一掩模。
25.如權利要求18所述的方法，還包括在基片的第一區(qū)和第二區(qū)中注入第二導電類型的摻雜劑，用于分別形成用于N溝道晶體管的第一延伸區(qū)和第二延伸區(qū)；以及在基片的第三區(qū)和第四區(qū)中注入第一導電類型的摻雜劑，用于分別形成用于P溝道晶體管的第三延伸區(qū)和第四延伸區(qū)。
26.如權利要求25所述的方法，其中基片中第二導電類型的摻雜劑的注入用于在基片中形成分別與第一延伸和第二延伸接觸的第一摻雜區(qū)和第二區(qū)；并且第一導電類型的摻雜劑的注入用于在基片中形成分別與第三延伸和第四延伸接觸的第三摻雜區(qū)和第四摻雜區(qū)。
27.如權利要求18所述的方法，還包括在去除第三側壁隔離體之后，在第二掩模在第二柵極上的時候向基片中注入第二導電類型的摻雜劑。
28.如權利要求18所述的方法，其中，第一柵極包括多晶硅。
29.如權利要求18所述的方法，其中，第一柵極包括金屬。
30.如權利要求18所述的方法，其中，基片的特征在于具有絕緣體上硅結構。
31.如權利要求18所述的方法，其中形成第一側壁隔離體和第二側壁隔離體的步驟還包括在基片上淀積第一層隔離體材料，并用干法蝕刻來蝕刻該第一層；形成第三側壁隔離體和第四側壁隔離體的步驟還包括在基片上淀積第二層隔離體材料，并用干法蝕刻來蝕刻該第二層。
32.如權利要求27所述的方法，其中，第一層和第二層包括氮化物。
33.如權利要求18所述的方法，還包括在基片中形成用于N溝道晶體管的第一硅化物區(qū)，其中第一硅化物區(qū)基本上與第一側壁隔離體對齊；以及在基片中形成用于P溝道晶體管的第二硅化物區(qū)，其中第一硅化物區(qū)基本上與第四側壁隔離體對齊。
全文摘要
一種同時具有隔離體絕緣區(qū)寬度不同的P溝道晶體管(823)和N溝道晶體管(821)的集成電路。在一個例子中，在將P溝道區(qū)(115)掩蔽的同時去除N溝道晶體管的外側側壁隔離體(321)，使得N溝道晶體管的隔離體絕緣區(qū)寬度小于P溝道晶體管的隔離體絕緣區(qū)寬度。另外，與P溝道源/漏硅化物區(qū)(809)和這些晶體管的柵極(119)之間的距離相比，N溝道晶體管的漏/源硅化物區(qū)(805)更靠近這些晶體管的柵極(117)。通過使P溝道晶體管具有更大的隔離體絕緣寬度并使源/漏硅化物區(qū)和柵極間的距離更大，可以相對于N溝道晶體管的溝道區(qū)的應力提高P溝道晶體管的溝道區(qū)的相對壓應力，從而提高P溝道晶體管的性能。
文檔編號H01L31/119GK1926693SQ200580006812
公開日2007年3月7日 申請日期2005年1月21日 優(yōu)先權日2004年3月1日
發(fā)明者陳建, 萬斯·H·阿德姆斯, 葉祖飛 申請人:飛思卡爾半導體公司