專利名稱：使用隔離阱的mos變容二極管的制作方法
技術領域：
本發(fā)明涉及包括變容二極管(可變電抗器)的互補金屬氧化物半導體(CMOS)和雙極/CMOS(BiCMOS)電子器件，所述變容二極管具有改善的可調諧性，這在某些情況下允許實現(xiàn)減少噪聲例如寄生效應的負偏壓和隔離。本發(fā)明還涉及用于制造這樣的器件的方法。本發(fā)明的包括變容二極管的電子器件高度適合用于移動電話或者蜂窩電話、個人數字助理(PDA)以及其它高RF(射頻)電子器件。
背景技術：
變容二極管是其電容能夠由適當的電壓或者電流偏置來控制的電子器件。變容二極管一般用在例如所謂的壓控振蕩器(VCO)中，在壓控振蕩器中，振蕩器的頻率由施加的電流或者電壓控制。在這種情況下，當需要可變頻率時，或者在需要使信號與參考信號同步時，就使用VCO。
在無線通信設備中，比如在移動/蜂窩電話中，VCO一般用在鎖相環(huán)路中來生成合適的信號，包括生成與無線電接收機接收到的信號同步的參考信號，調制/解調操作，以及頻率合成。
在集成電路技術中已經開發(fā)并成功地應用了許多變容二極管。例如，已知可以應用pn二極管、肖特基二極管或者MOS二極管，作為雙極、CMOS和BiCMOS技術中的變容二極管。在R.A.Moline等人的題為“Ion-Implanted Hyperabrupt Junction Voltage VariableCapacitors”(IEEE Trans.Electron.Device，ED-19，pp267f，1972)的文章中，描述了包括pn二極管的變容二極管。Foxhall等人的美國專利No.3638300，Goodwin等人的美國專利No.4226648，Pavlidis等人的美國專利No.4827319，以及Nguyen等人的美國專利No.5557140描述了其它類型的包括超突變(hyper-abrupt)離子注入結的可變電容器二極管(也就是變容二極管)。術語“超突變”的意思是注入的摻雜分布區(qū)與相鄰的非本征基極區(qū)的壁接觸。另一方面，Embree等人的美國專利No.4973922、Stolfa等人的美國專利5965912和Litwin等人的美國專利No.6100770描述了用作變容二極管的MOS二極管。
變容二極管的集成取決于集成電路技術的能力。例如在J.N.Burghartz等的“Integrated RF and Microwave Components inBiCMOS Technology”(IEEE Trans.Electron Devices，Col.43，pp1559，1996年9月)中，描述了BiCMOS技術中用于高RF應用的集成電路器件的概覽。如其所述，變容二極管不是標準BiCMOS器件組的一部分。相反，其提出是為了將雙極晶體管的集電極-基極結用作變容二極管。
為了將一個器件用作變容二極管，該器件必須滿足下列標準中的一個或者多個標準，最好是兩個或者更多的標準(1)可調諧性(也就是最大電容與最小電容之比)必須高(大約3或者更高)；(2)品質因數Q必須高(大約20或者更大)；以及(3)器件必須表現(xiàn)出線性特性。
許多已知的現(xiàn)有技術的變容二極管不滿足上述標準。例如，傳統(tǒng)的基極-集電極結變容二極管依賴于NPN基極-集電極摻雜分布，其對于變容二極管的可調諧性不是最優(yōu)的。在超突變基極-集電極結變容二極管的情況下，注入的摻雜分布區(qū)位于非本征基極區(qū)的“壁”處，這種器件缺乏線性特性。對于傳統(tǒng)的MOS變容二極管，可調諧性高；但是，常常需要更高的可調諧性。
鑒于現(xiàn)有技術的變容二極管的上述缺點，存在提供新的改進的變容二極管的持續(xù)的需求，要滿足上述的標準并且能夠與CMOS和BiCMOS器件集成。
另外，在傳統(tǒng)的MOS變容二極管設計中，難以將MOS變容二極管與體襯底電隔離。缺乏充分的電隔離導致器件具有比較高的寄生現(xiàn)象，也就是噪聲。因此，還存在提供這樣的變容二極管設計的需求其應當具有充分的電隔離，從而減少器件中的噪聲。

發(fā)明內容
本發(fā)明提供了具有高可調諧性以及高品質因數Q的變容二極管，以及制造變容二極管的方法。本發(fā)明的方法可以集成到傳統(tǒng)的CMOS加工流程中，或者可以集成到傳統(tǒng)的BiCMOS加工流程中。
具體地，在廣義上，本發(fā)明的變容二極管包括第一導電類型的半導體襯底，該襯底包括位于所述襯底的上部區(qū)域的下方的第二導電類型的摻雜區(qū)，該第一導電類型與第二導電類型的摻雜劑類型不同；位于所述襯底的所述上部區(qū)域中的阱區(qū)，其中，該阱區(qū)包括所述第二導電類型的外阱區(qū)以及所述第一導電類型的內阱區(qū)，所述阱區(qū)的每一個阱在上表面處由隔離區(qū)分開；以及至少具有位于所述內阱區(qū)上方的所述第一導電類型的柵極導體的場效應晶體管。
在要制造BiCMOS或者雙極晶體管的一些實施方式中，第二導電類型的摻雜區(qū)是子集電極。在要制造CMOS器件的其它實施方式中，第二導電類型的摻雜區(qū)是隔離阱。
在本發(fā)明的代表優(yōu)選實施方式的一種實施方式中，變容二極管包括p型半導體襯底，該p型襯底包括位于所述襯底的上部區(qū)域下方的摻雜區(qū)，即子集電極或者隔離阱；位于所述襯底的所述上部區(qū)域中的阱區(qū)，其中，所述阱區(qū)包括外N阱區(qū)和內P阱區(qū)，所述阱區(qū)的每一個阱在上表面處由隔離區(qū)分隔開；以及至少具有位于所述內P阱區(qū)上方的p型柵極導體的場效應晶體管。
在本發(fā)明的另一種實施方式中，所述變容二極管包括n型半導體襯底，該n型襯底包括位于所述襯底的上部區(qū)域下方的p摻雜區(qū)，即子集電極或者隔離阱；位于所述襯底的所述上部區(qū)域中的阱區(qū)，其中，該阱區(qū)包括外P阱區(qū)和內N阱區(qū)，所述阱區(qū)的每一個阱在上表面處由隔離區(qū)分隔開；以及至少具有位于所述內N阱區(qū)上的n型柵極導體的場效應晶體管。
除了變容二極管結構之外，本發(fā)明還提供制造變容二極管的方法。該方法包括下列步驟提供包括第一導電類型的半導體襯底的結構；在所述襯底的所述上部區(qū)域中形成多個隔離區(qū)；在所述襯底的所述上部區(qū)域中形成阱區(qū)，其中，所述阱區(qū)包括不同于第一導電類型的第二導電類型的外阱區(qū)，以及所述第一導電類型的內阱區(qū)，所述阱區(qū)的每一個阱在上表面處由隔離區(qū)分隔開；以及在所述內阱區(qū)上方形成至少具有所述第一導電類型的柵極導體的場效應晶體管。
在一種實施方式中，所述襯底包括位于所述襯底的上部區(qū)域的下方的第二導電類型的摻雜區(qū)。該摻雜區(qū)可以在形成所述多個隔離區(qū)之前形成，或者在形成所述多個隔離區(qū)之后、然而仍然在阱區(qū)形成之前形成。還應注意到對于BiCMOS或者雙極器件摻雜區(qū)可以是子集電極，或者，對于CMOS器件可以是隔離阱。
在優(yōu)選的變容二極管結構的情況下，該方法包括下列步驟提供包括p型半導體襯底的結構；在所述襯底的所述上部區(qū)域中形成多個隔離區(qū)；在所述襯底的所述上部區(qū)域中形成阱區(qū)，其中，該阱區(qū)包括外N阱區(qū)和內P阱區(qū)，所述阱區(qū)的每一個阱在上表面處由隔離區(qū)分隔開；以及形成至少具有在所述內阱區(qū)上方的p型柵極導體的場效應晶體管。
在一種實施方式中，所述襯底包括位于所述襯底的上部區(qū)域下方的第二導電類型的摻雜區(qū)。該摻雜區(qū)可以在形成所述多個隔離區(qū)之前形成，或者在形成所述多個隔離區(qū)之后、然而仍在阱區(qū)形成之前形成。


圖1A-1D是說明在本發(fā)明中應用的用于制造用于BiCMOS或雙極應用的積累型變容二極管的基本加工步驟的圖示(以剖面圖的形式)；圖2是現(xiàn)有技術的n阱中NMOS的CV特性(電容密度-柵極電壓Vg)曲線(曲線1)、現(xiàn)有技術的p阱中PMOS的CV特性曲線(曲線2)以及本發(fā)明的PMOS積累型變容二極管的CV特性曲線(曲線3)；圖3A-3C是圖解用在本發(fā)明中用于制造CMOS應用的積累型變容二極管的基本加工步驟的圖示(以剖面圖的形式)。
具體實施例方式
下面結合附圖詳細描述提供具有改善的可調諧性以及減小的寄生效應也就是噪聲的MOS變容二極管以及制造這種變容二極管的方法的本發(fā)明。注意，本申請的附圖是為了圖解說明的目的，因此未按比例繪制。另外，圖中所示的類似的和對應的元件用類似的附圖標記表示。
在下面的說明中，描述用于BiCMOS和雙極應用的PMOS變容二極管，其包括交替的N阱、P阱和N阱布局以及n型子集電極。盡管下面詳細描述的是這種方案，但是本發(fā)明也可考慮用于BiCMOS或者雙極應用的NMOS變容二極管，其包括交替的P阱、N阱和P阱布局以及p型子集電極。使用與PMOS變容二極管相反的摻雜劑導電性來制造NMOS變容二極管。注意，對于BiCMOS或者雙極應用，比如在圖1A-1D所示者，存在子集電極，它是具有不同于襯底中的第一導電類型摻雜劑的第二導電類型的摻雜區(qū)。在CMOS應用中，存在隔離阱，其是具有不同于襯底中的第一導電類型摻雜劑的第二導電類型的摻雜區(qū)。所述摻雜區(qū)可以在形成隔離區(qū)之前形成，或者在形成隔離區(qū)之后但是在本發(fā)明的阱區(qū)形成之前形成。
現(xiàn)在看圖1A。圖1A圖解了在半導體襯底12的一部分中形成n+子集電極14之后形成的初始結構10。半導體襯底12包括半導體材料，例如包括Si、SiGe、SiGeC、SiC、GaAs、InAs、InP或者分層結構半導體，例如絕緣體上硅(SOI)、絕緣體上SiGe(SGOI)以及Si/SiGe。對于圖解的實施方式，半導體襯底12是p型襯底。注意，襯底12包括可以包括襯底材料本身或者可選的外延生長半導體層的上部區(qū)域11，所述外延生長半導體層可以在形成所述n+子集電極14之前形成在所述半導體材料上。
通過使用傳統(tǒng)的離子注入工藝以及本領域普通技術人員公知的條件，注入n型摻雜劑原子比如As或者P，來形成所述n+子集電極14。所述注入可以是地毯式注入(blanket implant)，在整個襯底上提供連續(xù)的子集電極14，或者可以使用掩模離子注入工藝來在襯底的特定部分內形成離散的子集電極?？梢詰玫囊环N可能的n型摻雜劑是As，其注入時的摻雜劑量可以從大約1E14到大約5E16個原子每平方厘米，注入能量為從大約20到大約100keV。除了上述之外，也可以使用其它摻雜劑離子和/或注入條件。所述n+子集電極14位于離所述襯底12的上表面大約300到大約2000nm處。
不管所使用的摻雜劑的類型，子集電極14一般具有從大約1E18到大約1E20個原子每立方厘米的摻雜劑濃度，更典型的摻雜劑濃度從大約1E19到大約1E20個原子每立方厘米。
注意，盡管圖示的子集電極14是在本發(fā)明的這個時刻形成的，但是在該工藝中子集電極14也可以稍后形成，也就是在隔離區(qū)形成之后，但是在阱區(qū)形成之前。
在如上所述的一些實施方式中，使用本領域普通技術人員公知的傳統(tǒng)外延生長工藝在半導體襯底12的表面上形成外延生長半導體層，比如硅或者SiGe。該外延生長層對應于圖1A中標記的區(qū)域11。
接下來，如圖1B所示，在半導體襯底12的上部區(qū)域11中形成多個隔離區(qū)16。在本發(fā)明的此時形成的所述多個隔離區(qū)16可以是硅的局部氧化(LOCOS，local oxidation of silicon)隔離區(qū)，或者更為優(yōu)選地，所述多個隔離區(qū)16是溝槽隔離區(qū)，如圖1B所示。使用本領域普通技術人員公知的工藝形成所述隔離區(qū)16。例如，當隔離區(qū)16由LOCOS隔離區(qū)構成時，在形成這樣的隔離區(qū)時可以使用硅的局部氧化工藝。當隔離區(qū)16由溝槽隔離區(qū)構成時，用光刻、蝕刻和溝槽填充(也就是淀積溝槽電介質比如四乙基原硅酸鹽(TEOS)或者高密度等離子體氧化物(HDPO))形成所述溝槽隔離區(qū)。在溝槽填充之后，可選地，可以使用平坦化工藝，比如化學機械拋光(CMP)或者研磨。另外，可選地，還可以使用致密化(densification)工藝。
在本發(fā)明中，在襯底12的所述上部區(qū)域11中形成所述多個隔離區(qū)16，它們不向下延伸到所述n+子集電極14。如圖1B所示，兩個相鄰的隔離區(qū)限定器件區(qū)18。
接下來，通過離子注入和退火形成交替導電性的阱區(qū)。在圖1C所圖解的本實例中，交替導電性的阱區(qū)包括第一N阱區(qū)20A、P阱區(qū)20B和第二N阱區(qū)20C。在另一種實施方式中，對阱區(qū)形成可供選擇的摻雜配置。在圖1C所示的當前實例中，P阱區(qū)(“有源阱”(activewell))20B位于器件區(qū)18中。N阱區(qū)20A和20C形成得與器件區(qū)18相鄰，這里這些阱區(qū)可以稱為“直達注入區(qū)”。如圖所示，阱區(qū)在隔離區(qū)16下面延伸，使得每一個相鄰的阱區(qū)與鄰接的阱區(qū)例如20A和20B接觸。阱區(qū)20A、20B和20C向下延伸到n+子集電極14的表面，如圖1C所示。阱區(qū)20A和20C用來電接觸子集電極14或者隔離阱14。
如上所述，通過離子注入和退火形成阱區(qū)。在形成每一個阱時使用的摻雜劑類型取決于變容二極管的最終極性。在形成N阱時使用N型摻雜劑，比如元素周期表中的VA族元素，比如As和P；在形成P阱時使用p型摻雜劑比如元素周期表的IIIA族元素，比如B、In和Ga。
不管使用的摻雜劑類型如何，每一個阱區(qū)的摻雜劑濃度一般是從大約1E17到大約1E19個原子每平方厘米，更為典型的是從大約1E17到大約1E18個原子每平方厘米。
根據本發(fā)明，使用掩模離子注入工藝，將選擇性的摻雜劑離子類型注入半導體襯底12的一部分中?？梢允褂孟嗤淖⑷霔l件同時形成外阱區(qū)20A和20C。或者，可以使用不同的注入條件在不同的時間形成外阱區(qū)20A和20C。注入的順序可以改變。例如，可以在阱區(qū)20A和20C之前或者之后形成阱區(qū)20B。
在形成每一個阱區(qū)時使用的注入條件是傳統(tǒng)的，對于本領域普通技術人員來說是公知的。例如，形成N阱區(qū)的注入條件可以包括n型摻雜劑劑量從大約1E12到大約8E15原子每平方厘米，能量從大約30到大約1000keV。P阱區(qū)的形成可以使用從大約1E12到大約8E13個原子每平方厘米的p型摻雜劑劑量和從大約30到大約600keV的能量。如果有穿通(reach-through)(n型)注入，則可以用這種注入取代標準的N阱注入。一般，這種穿通注入包括n型摻雜劑比如Sb，摻雜劑量從5E13到5E14，能量從100到300keV。
可以使用基本上垂直的離子注入工藝來執(zhí)行離子注入，也可以使用傾斜離子注入工藝。
使用退火工藝來激活每一個阱區(qū)中的摻雜劑?？梢栽谛纬哨鍏^(qū)之后使用單個退火步驟，或者，可以在每一個阱區(qū)個體的注入之后進行退火工藝。在本發(fā)明中使用的退火溫度一般從大約900攝氏度或者更高，更為典型的退火溫度是大約1000攝氏度或者更高。退火時間可以隨所使用的退火工藝的類型而變。例如，對于快速熱退火(RTA)工藝、激光退火或者脈沖退火，一般使用大約5分鐘或者更短的退火時間，而對于爐內退火，一般使用大約30分鐘或者更長的退火時間。
應注意，阱區(qū)的激活可以延遲，一直到執(zhí)行本發(fā)明的方法中的另一個熱循環(huán)。例如，可以在源/漏擴散激活期間激活阱區(qū)。將阱區(qū)的激活延遲到稍后的熱工藝是有利的，因為這減少了整個工藝內的熱循環(huán)次數，從而降低了成本。
然后使用傳統(tǒng)的CMOS工藝提供如圖1D所示的變容二極管22。注意，圖1D所示的變容二極管包括場效應晶體管(FET)，后者包括柵極電介質24、柵極導體26、至少一個位于至少所述柵極導體26的側壁上的隔離層30以及位于襯底10的所述上部部分中的源/漏區(qū)32。所述變容二極管22位于在中間阱區(qū)也就是P阱區(qū)20B上方的器件區(qū)18內。
在形成如圖1D所示的變容二極管22時可以使用的一種傳統(tǒng)的CMOS工藝包括下述步驟首先在如圖1C所示的包括半導體襯底12的結構的整個表面上，以及，如果隔離區(qū)由淀積的電介質構成，在隔離區(qū)16上方，形成柵極電介質24。
所述柵極電介質24可以用熱生長工藝，例如氧化、氮化、氧氮化，來形成。或者，所述柵極電介質24可以用淀積工藝比如化學氣相淀積(CVD)、等離子體輔助CVD、原子層淀積(ALD)、蒸鍍、反應濺射、化學溶液淀積以及其它類似的淀積工藝來形成。也可以使用上述工藝的任意組合來形成柵極電介質24。
柵極電介質24由絕緣材料組成，包括但不限于氧化物、氮化物、氮氧化物和/或硅酸鹽，包括金屬硅酸鹽和氮化金屬硅酸鹽。在一種實施方式中，優(yōu)選的是柵極電介質24由氧化物組成，比如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3以及它們的混合物。
柵極電介質24的物理厚度可以變化，但是一般地，柵極電介質24的厚度從大約0.5到大約10nm，更為典型的是從大約0.5到大約3nm。
在形成柵極電介質24之后，使用已知的淀積工藝比如物理汽相淀積、CVD或者蒸鍍，在柵極電介質24上形成如圖1D所示成為柵極導體26的多晶硅(也就是polySi)的均厚層。對多晶硅的均厚層可以摻雜或者不摻雜。如果摻雜，可以在形成它的時候使用原位摻雜淀積工藝?；蛘?，可以通過淀積、離子注入和退火形成摻雜多晶硅層。多晶硅層的摻雜可以移動所形成的柵極的功函數。摻雜劑離子的說明性的例子包括As、P、B、Sb、Bi、In、Al、Ga、Tl或者它們的混合物。在附圖所示的例子中，形成p摻雜多晶硅柵極導體26。離子注入的優(yōu)選劑量是1E14(＝1×1014)到1E16(＝1×1016)個原子每平方厘米，或者更為優(yōu)選的，是從1E15到5E15個原子每平方厘米。在本發(fā)明的此時淀積的多晶硅層的厚度也就是高度可以隨所使用的淀積工藝而變。一般，多晶硅層的豎直厚度為大約20到大約180nm，更為典型的厚度是從大約40到大約150nm。
不管所使用的摻雜劑的類型如何，柵極導體26一般具有從大約1E19到大約1E21個原子每立方厘米的摻雜劑濃度，更為典型的摻雜劑濃度是從大約5E19到大約5E20個原子每立方厘米。
在淀積多晶硅的均厚層26之后，使用淀積工藝比如物理氣相淀積或者化學氣相淀積在多晶硅均厚層26的頂上形成硬掩模28。該硬掩模28可以是氧化物、氮化物、氮氧化物或者它們的任意組合。在一種實施方式中，使用氮化物比如Si3N4作為硬掩模28。在另一種實施方式中，硬掩模28是氧化物比如SiO2。硬掩模28的厚度也就是高度從大約20到大約180nm，更為典型的厚度是從大約30到大約140nm。
然后使用光刻和蝕刻對均厚多晶硅層26和硬掩模28進行圖案化，以提供至少一個圖案化柵極疊層。圖案化的柵極疊層可以具有相同的尺度也就是長度，或者它們可以具有變化的尺度以改進器件性能。在本發(fā)明的此時，每一個圖案化的柵極疊層包括多晶硅柵極導體26和硬掩模28。光刻步驟包括在硬掩模28的上表面上施加光致抗蝕劑，將光致抗蝕劑在所需圖案的輻射下曝光，對曝光的光致抗蝕劑使用傳統(tǒng)的抗蝕劑顯影劑進行顯影。然后使用一個或者多個干法蝕刻步驟將光致抗蝕劑中的圖案轉移到硬掩模28和多晶硅均厚層26上。在某些實施方式中，圖案化的光致抗蝕劑可以在將圖案轉移到硬掩模28中后去除。在別的實施方式中，在完成蝕刻之后移除圖案化的光致抗蝕劑。
注意，一般在柵極圖案化工藝期間或者之后去除硬掩模28。在最終結構中一般沒有硬掩模28，見圖1D。
在形成圖案化的柵極疊層時可以用在本發(fā)明中的合適的干法蝕刻工藝包括但不限于反應離子蝕刻，離子束蝕刻，等離子體蝕刻或者激光燒蝕。所使用的干法蝕刻工藝一般對下伏的柵極電介質24是有選擇性的，因此該蝕刻步驟一般不移除柵極電介質24。在某些實施方式中，但是，該蝕刻步驟可以用來去除柵極電介質24的沒有受到柵極疊層保護的部分。
接下來，在圖案化的柵極疊層的暴露的側壁上形成至少一個隔離層30。該至少一個隔離層30由絕緣體組成，比如氧化物、氮化物、氮氧化物和/或它們的任意組合。該至少一個隔離層通過淀積和蝕刻形成。
該至少一個隔離層30的寬度必須足夠寬，以使得源極和漏極硅化物觸點(后面將要形成)不侵入到柵極疊層的邊緣下方。一般，當該至少一個隔離層30的寬度在底部測量時為大約15到大約80nm時，源/漏硅化物不侵入到柵極疊層的邊緣下方。
在隔離層形成后，在襯底12中形成源/漏區(qū)32、32′。使用離子注入和退火步驟形成源/漏區(qū)32、32′。退火步驟用來激活由前面的注入步驟注入的摻雜劑。離子注入和退火的條件對于本領域普通技術人員來說是公知的。術語“源/漏區(qū)”包括深源/漏擴散區(qū)、可選的暈圈注入和源/漏擴展區(qū)。
接下來，如果在前面沒有移除，則使用選擇性移除柵極電介質24的化學蝕刻工藝移除柵極電介質24的暴露部分。該蝕刻步驟在半導體襯底12的上表面以及隔離區(qū)16的上表面上停止。盡管在移除柵極電介質24的暴露部分時可以使用任何化學蝕刻劑，但是在一種實施方式中，使用稀釋氫氟酸(DHF)。
源/漏區(qū)32、32′，以及，可選地，柵極導體24的至少一部分，在本發(fā)明的此時可以用傳統(tǒng)的源/漏硅化工藝和本領域普通技術人員公知的金屬柵極硅化工藝來硅化。
注意，圖1D圖示了本發(fā)明的用于BiCMOS或者雙極應用的結構，也就是位于包括阱結構和下伏子集電極的襯底12頂上的變容二極管22。在圖中，變容二極管22包括p型多晶硅柵極導體26、下伏的P阱區(qū)20B、通過隔離區(qū)16與變容二極管分隔開的相鄰的N阱區(qū)20A和20C，以及將P阱區(qū)20B與p型半導體襯底12的本體隔離開的下伏n+子集電極14。也可以想到相反極性的結構，也就是n型多晶硅柵極導體26，下伏的N阱區(qū)20B，通過隔離區(qū)16與變容二極管結構分隔開的相鄰的P阱區(qū)20A和20C，以及將N阱區(qū)20B與n型半導體襯底12的本體隔離開的下伏p+子集電極14。
圖1D所示的結構是優(yōu)選的，因為它提供了在耗盡狀態(tài)下工作的負偏置積累型變容二極管。
注意，可以根據需要在襯底12的表面上形成別的變容二極管22。
圖2圖示了現(xiàn)有技術的N阱中NMOS(曲線1)、現(xiàn)有技術的P阱中PMOS(曲線2)和本發(fā)明的具有阱結構和下伏n+子集電極或者隔離阱的P阱中變容二極管PMOS的CV特性曲線。從該圖可以看到，本發(fā)明的變容二極管上的最小電容下降，從而，與曲線1和曲線2相比，提高了器件的可調諧性。這種最小電容的降低是n型子集電極或者隔離阱的輕微反摻雜的效應。這降低了本發(fā)明的P阱中的p型摻雜劑，從而降低了最小電容。
圖3A-3C圖解了在形成用于CMOS應用的變容二極管的加工步驟。工藝開始于首先提供如圖3A所示的結構，其包括具有形成在襯底12的上部區(qū)域中的多個隔離區(qū)16的半導體襯底12。該多個隔離區(qū)16的形成如上所述。如圖所示，器件區(qū)18形成在兩個相鄰的隔離區(qū)之間。用第一導電類型的摻雜劑(n或者p型)對半導體襯底12摻雜。
接下來，通過向如圖3A所示的結構中進行p或者n型摻雜劑的離子注入形成隔離阱14(也就是第二導電類型的摻雜劑區(qū))，產生如圖3B所示的結構。使用本領域普通技術人員公知的傳統(tǒng)注入工藝形成隔離阱區(qū)14。
接下來，如上所述形成阱區(qū)20A、20B和20C。注意20A和20C是與隔離阱區(qū)14具有相同導電類型摻雜劑的穿通注入，而有源阱區(qū)20B與襯底具有相同導電類型的摻雜劑。得到的結構如圖3C所示。
可以在如圖3C所示的結構上進行如上所述的進一步處理，得到如圖1D所示的結構。
上面結合優(yōu)選實施方式具體圖解和描述了本發(fā)明，但是本領域普通技術人員應當理解，在不脫離本發(fā)明的實質和范圍的前體下，可以從形式和細節(jié)上作出前述以及其他改變。因此，本發(fā)明不應受限于這里所描述和圖解的確切形式和細節(jié)，而是在所附權利要求的實質和范圍之內。
權利要求
1.一種變容二極管結構，包括第一導電類型的半導體襯底，該襯底包括位于所述襯底的上部區(qū)域的下方的第二導電類型的摻雜區(qū)，該第一導電類型與所述第二導電類型不同；位于所述襯底的所述上部區(qū)域中的阱區(qū)，其中，該阱區(qū)包括所述第二導電類型的外阱區(qū)以及所述第一導電類型的內阱區(qū)，所述阱區(qū)的每一個阱在上表面處由隔離區(qū)分開；以及至少具有位于所述內阱區(qū)上方的所述第一導電類型的柵極導體的場效應晶體管。
2.如權利要求1所述的變容二極管結構，其中，所述第一導電類型包括p型摻雜劑，所述第二導電類型包括n型摻雜劑。
3.如權利要求1所述的變容二極管結構，其中，所述第一導電類型包括n型摻雜劑，所述第二導電類型包括p型摻雜劑。
4.如權利要求1所述的變容二極管結構，其中，所述第二摻雜區(qū)是子集電極或者隔離阱。
5.如權利要求1所述的變容二極管結構，其中，每一個阱區(qū)在所述隔離區(qū)下方延伸，使得相鄰的阱區(qū)相互接觸。
6.如權利要求1所述的變容二極管結構，其中，所述襯底的所述上部區(qū)域包括外延生長半導體層。
7.如權利要求1所述的變容二極管結構，其中，所述場效應晶體管還包括位于所述柵極導體下方的柵極電介質、位于所述柵極導體上面的硬掩模、位于所述柵極導體的側壁上并鄰接源/漏區(qū)的至少一個隔離層。
8.如權利要求1所述的變容二極管結構，其中，所述柵極導體包括多晶硅。
9.一種變容二極管結構，包括p型半導體襯底，該p型襯底包括位于所述襯底的上部區(qū)域下方的n型摻雜區(qū)；位于所述襯底的所述上部區(qū)域中的阱區(qū)，其中，所述阱區(qū)包括外N阱區(qū)和內P阱區(qū)，所述阱區(qū)的每一個阱在上表面處由隔離區(qū)分隔開；以及至少具有位于所述內P阱區(qū)上方的p型柵極導體的場效應晶體管。
10.如權利要求9所述的變容二極管結構，其中，所述n型摻雜區(qū)包括子集電極或者隔離阱。
11.如權利要求9所述的變容二極管結構，其中，每一個阱區(qū)在所述隔離區(qū)下方延伸，使得相鄰的阱區(qū)相互接觸。
12.如權利要求9所述的變容二極管結構，其中，所述襯底的所述上部區(qū)域包括外延生長半導體層。
13.如權利要求9所述的變容二極管結構，其中，所述場效應晶體管還包括位于所述柵極導體下方的柵極電介質、位于所述柵極導體上面的硬掩模、位于所述柵極導體的側壁上并鄰接源/漏區(qū)的至少一個隔離層。
14.如權利要求9所述的變容二極管結構，其中，所述柵極導體包括多晶硅。
15.一種制造變容二極管結構的方法，包括下列步驟提供包括第一導電類型的半導體襯底的結構；在所述襯底的所述上部區(qū)域中形成多個隔離區(qū)；在所述襯底的所述上部區(qū)域中形成阱區(qū)，其中，所述阱區(qū)包括具有不同于所述第一導電類型的第二導電類型的外阱區(qū)，以及具有所述第一導電類型的內阱區(qū)，所述阱區(qū)的每一個阱在上表面處由隔離區(qū)分隔開；以及在所述內阱區(qū)上方形成至少包括具有所述第一導電類型的柵極導體的場效應晶體管，其中，所述第二導電類型的摻雜區(qū)在形成所述多個隔離區(qū)之前或者緊隨其后形成到所述襯底的上部區(qū)域中。
16.如權利要求15所述的方法，其中，所述第一導電類型包括p型摻雜劑，所述第二導電類型包括n型摻雜劑。
17.如權利要求15所述的方法，其中，所述第一導電類型包括n型摻雜劑，所述第二導電類型包括p型摻雜劑。
18.如權利要求15所述的方法，其中，所述摻雜區(qū)包括通過離子注入形成的隔離阱或者子集電極。
19.如權利要求15所述的方法，其中，所述襯底的所述上部區(qū)域包括在形成所述摻雜區(qū)之后形成的外延生長半導體層。
20.如權利要求15所述的方法，其中，形成所述阱區(qū)包括掩模離子注入工藝。
全文摘要
本發(fā)明提供了具有高可調諧性以及高品質因數Q的變容二極管(22)，以及制造變容二極管(22)的方法。本發(fā)明的方法可以集成到傳統(tǒng)的CMOS加工流程中，或者可以集成到傳統(tǒng)的BiCMOS加工流程中。該方法包括提供包括第一導電類型的半導體襯底(12)的結構，以及，可選的，位于襯底(12)的上部區(qū)域(11)下方的第二導電類型的子集電極(14)或者隔離阱(也就是摻雜區(qū))，所述第一導電類型不同于所述第二導電類型。接下來，在所述襯底(12)的所述上部區(qū)域(11)中形成多個隔離區(qū)(16)，然后在所述襯底(12)的所述上部區(qū)域(11)中形成阱區(qū)。在某些情況下，在本發(fā)明的方法的此時形成摻雜區(qū)(14)。所述阱區(qū)包括第二導電類型的外阱區(qū)(20A和20C)和第一導電類型的內阱區(qū)(20B)。所述阱區(qū)的每一個阱在上表面處由隔離區(qū)(16)分隔開。然后在所述內阱區(qū)(20B)上方形成至少具有第一導電類型的柵極導體(26)的場效應晶體管。
文檔編號H01L29/93GK101015058SQ200580028829
公開日2007年8月8日 申請日期2005年8月5日 優(yōu)先權日2004年8月27日
發(fā)明者道格拉斯·D.·庫爾伯格, 道格拉斯·B.·赫施伯格, 羅伯特·M.·拉塞爾 申請人:國際商業(yè)機器公司