專利名稱：具有外延源區(qū)和漏區(qū)的金屬柵晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及MOS晶體管的領(lǐng)域，尤其涉及以外延源區(qū)和漏區(qū)制造的MOS晶體管。
現(xiàn)有技術(shù)和相關(guān)技術(shù)在Noda等人的“0.1μm Delta-Doped MOSFET Using Post Low EnergyImplanting Selective Epitaxy”，VLSI Technology 1994，技術(shù)論文的摘要中描述了δ摻雜晶體管。δ摻雜晶體管的動機是用未摻雜或輕摻雜的溝道來實現(xiàn)較高的遷移率(較低的雜質(zhì)分散)。在2003年10月24日提交的題為“Epitaxially DepositedSource/Drain”的專利申請序列號10/692,696中也描述了這種器件，該專利轉(zhuǎn)讓給本申請的受讓人。
這些晶體管的制造大部分依靠重?fù)诫s襯底和襯底的輕摻雜或未摻雜外延形成的表面之間的摻雜水平的差別。由于這一摻雜水平的差別，蝕刻劑能夠在襯底的表面區(qū)和主體之間進(jìn)行區(qū)分。然而，出現(xiàn)了一個問題，即在形成柵結(jié)構(gòu)時，需要相對較高溫度的處理以便例如激活多晶硅柵中的摻雜。這導(dǎo)致?lián)诫s劑從襯底擴散到溝道區(qū)中，由此使晶體管的性能劣化。
附圖簡述

圖1是硅襯底的上部區(qū)域的橫截面正視圖，用于示出在襯底的上部區(qū)域中的摻雜曲線。
圖2示出當(dāng)在襯底上生長未摻雜或輕摻雜半導(dǎo)體層后圖1的襯底。
圖3是除用于形成柵的其它層以外的圖2的襯底和半導(dǎo)體層的橫截面俯視圖。
圖4示出在形成柵后圖3的襯底。
圖5示出在柵上形成側(cè)壁隔片后圖4的襯底。
圖6示出在用于蝕刻半導(dǎo)體層的蝕刻步驟后圖5的襯底。該圖示出柵的底切。
圖7示出在源區(qū)和漏區(qū)的外延生長后圖6的襯底。
圖8示出在形成另外的隔片和摻雜了源區(qū)和漏區(qū)的暴露部分后圖7的結(jié)構(gòu)。
圖9示出在形成硅化物層后圖8的結(jié)構(gòu)。
圖10示出其中兩個晶體管并排示出的圖9的結(jié)構(gòu)，尤其描述了n溝道晶體管和p溝道晶體管。
圖11示出在層間電介質(zhì)(ILD)的化學(xué)機械拋光(CMP)后圖10的結(jié)構(gòu)。
圖12示出當(dāng)在p溝道晶體管區(qū)上形成光刻膠層并將多晶硅柵和其下面的絕緣層從n溝道柵中去除之后圖11的結(jié)構(gòu)。
圖13示出在形成n金屬層后圖12的結(jié)構(gòu)。
圖14示出在CMP處理后圖13的結(jié)構(gòu)。
圖15示出在從p溝道柵中去除多晶硅柵和其下面的絕緣層后圖14的結(jié)構(gòu)。
圖16示出在沉積p金屬后圖15的結(jié)構(gòu)。
圖17示出CMP處理后圖16的結(jié)構(gòu)。
詳細(xì)描述描述了互補金屬氧化物半導(dǎo)體(MOS)場效應(yīng)晶體管的制造工藝和所得的晶體管。在以下描述中，陳述了諸如特定的摻雜劑濃度水平、特定的化學(xué)藥品等的眾多特定的細(xì)節(jié)，以提供對本發(fā)明的全面理解。本領(lǐng)域的技術(shù)人員將明白，不需要這些特定細(xì)節(jié)也能實施本發(fā)明。在其他情況下，沒有詳細(xì)描述諸如清洗步驟之類的公知的處理步驟，以免不必要地使以下的公開內(nèi)容晦澀。
在圖1中，示出了單晶硅襯底10的約200納米(nm)的上部。如圖所示，用諸如硼之類的摻雜劑重?fù)诫s該襯底的上部區(qū)域。摻雜曲線示出摻雜水平在超過1019原子/立方厘米或更高的表面下具有峰值。該摻雜曲線可利用離子注入來獲得。
在襯底的摻雜后，在襯底10的上表面上形成示為單晶硅層12的外延層。例如，外延硅層12的沉積利用基于二氯硅烷的化學(xué)品在諸如ASM E3000反應(yīng)器之類的單晶片CVD反應(yīng)器中實現(xiàn)。該膜以氣體流量為140-250sccm的二氯硅烷(SiH2Cl2)、100-150sccm的HCl、20slm的H2在825℃和20Torr的處理壓力下來沉積。在這些處理條件下，對于暴露的襯底上的硅實現(xiàn)了10-15nm/min的沉積速度，同時實現(xiàn)了對于隔片和氧化物區(qū)的極好的選擇性。層12可具有約85nm的厚度，且其摻雜濃度將例如小于襯底的埋置峰值摻雜濃度的1/100。
在形成層12后，在層10上形成絕緣層13。層13可以是薄的、熱生長氧化物層或沉積的二氧化硅層。接著，在絕緣層13上沉積多晶硅層14。正如將要看到的，由層14形成的柵是犧牲的。它們隨后將被去除，并由金屬代替由這些多晶硅柵占據(jù)的區(qū)域。在多晶硅層14上形成硬掩模。
接著，如圖4所示，通過首先利用普通的光刻處理掩模并蝕刻硬掩模15以限定用于柵的掩模構(gòu)件來制造犧牲柵結(jié)構(gòu)?，F(xiàn)在，利用普通的蝕刻劑與硬掩模15對準(zhǔn)地蝕刻多晶硅層14和絕緣層13。在圖4中描述了所得的結(jié)構(gòu)。
如圖5所示，然后在圖4的柵上形成側(cè)壁16?？衫闷胀ǖ膫?cè)壁處理來形成相對薄的氮化硅側(cè)壁構(gòu)件16。這些側(cè)壁隔片的目的是在隨后的處理期間保護(hù)多晶硅。因此，多晶硅柵14的所有側(cè)面都被覆蓋。因為側(cè)壁隔片用于保護(hù)多晶硅，所以它們可相對薄。
現(xiàn)在，蝕刻層12以形成溝道體12a。該蝕刻底切柵結(jié)構(gòu)，如由圖6中的底切20所示。
層12可用各種基于氫氧化物的溶液來蝕刻。然而，為了對重?fù)诫s結(jié)構(gòu)的高選擇性，采用相對溫和的處理條件和濕法蝕刻。一種方法是用2-10％范圍的體積濃度的氫氧化銨水溶液，在25攝氏度下用以0.5到5W/cm2的功率耗散超聲能或兆聲能的超聲波傳感器來處理。
然后生長源區(qū)和漏區(qū)，以建立在柵邊緣下橫向延伸一定的距離到溝道體12a的淺、高摻雜的源/漏尖端(延伸)。對p溝道和n溝道晶體管使用分離處理，且源區(qū)和漏區(qū)中的每一個都在不同的處理步驟中生長，兩者都利用了原位摻雜。這得到了高摻雜的源區(qū)和漏區(qū)，在一種情況下用p型摻雜劑，而在另一種情況下用n型摻雜劑。
在形成PMOS晶體管時，源/漏延伸(尖端)是通過選擇性地沉積外延硼(B)摻雜的硅或具有高達(dá)30％的鍺濃度的SiGe來形成的凸起的源/漏區(qū)。在100sccm的二氯甲硅烷(DCS)、20slm的H2、750-800℃、20Torr、150-200sccm的HCl、150-200sccm流量的乙硼烷(B2H6)以及150-200sccm流量的CeH4的處理條件下，獲得了具有20nm/min的沉積速率、1E20cm-3的B濃度以及20％的鍺濃度的高摻雜SiGe膜。由膜中的高B濃度得到的0.7-0.9mOhm-cm的低電阻率提供在尖端源/漏區(qū)中的高電導(dǎo)率以及由此減小的R外部的優(yōu)點。在源/漏區(qū)中的SiGe在溝道上施加壓縮應(yīng)力，這進(jìn)而得到增強的遷移率和提高的晶體管性能。
對于NMOS晶體管，在100sccm的DCS、25-50sccm的HCl、具有20slm的載體H2氣體流量的200-300sccm的1％Ph3在750℃和20Torr的處理條件下利用選擇性沉積的原位磷摻雜硅來形成源/漏區(qū)。在沉積膜中獲得了具有0.4-0.6mOhm-cm的電阻率的2E20cm-3的磷濃度。
在如圖7所示形成源/漏區(qū)后，利用普通的處理來形成另外的隔片24。作為一個示例，隔片可以是氮化硅或二氧化硅隔片。隔片24與如圖8所示的隔片16的厚度相比相對較厚。
現(xiàn)在進(jìn)行離子注入以在襯底10中形成源/漏區(qū)26。此外，對p型摻雜劑和n型摻雜劑使用分隔離子注入工藝?？蓪^(qū)域26注入成1020原子/立方厘米的水平。
如圖9所示，可使用普通的硅化物工藝或自對準(zhǔn)多晶硅化物(salicide)處理來形成自對準(zhǔn)多晶硅化物層28，從而使源/漏區(qū)的上表面更導(dǎo)電。
在圖10中，連同p溝道晶體管一起描述了n溝道晶體管。對于n溝道晶體管溝道區(qū)示為12b，而對于p溝道晶體管為12c。以下使用字母“b”來表示用于n溝道晶體管的層和區(qū)域，類似地，用字母“c”來表示用于p溝道晶體管的層和區(qū)域。圖10中所示的結(jié)構(gòu)除在晶片上形成ILD 30外與圖9所示的一樣。諸如二氧化硅、碳摻雜二氧化硅或其他低k電介質(zhì)等多種電介質(zhì)中的任何一種可用于ILD。
現(xiàn)在，使用CMP來提供平坦化表面并從柵14b和14c的頂部去除自對準(zhǔn)多晶硅化物。所得的結(jié)構(gòu)在圖11中示出。
接著，在p溝道晶體管上形成光刻膠層32，并利用濕法蝕刻劑來從n溝道晶體管去除多晶硅。同樣去除下面的絕緣層，從而形成圖12中所描述的開口。
現(xiàn)在，如圖13所示，連同稱為“n金屬”的金屬層38一起形成絕緣層37b，金屬層38被稱為“n金屬”是因為它是具有用于n溝道晶體管的適當(dāng)功函的金屬。柵電介質(zhì)理想地具有高介電常數(shù)，諸如如HfO2、ZrO2等的金屬氧化物電介質(zhì)或如PZT或BST等的其它高k電介質(zhì)。高k介電膜可通過諸如化學(xué)氣相沉積(CVD)之類的任何公知的技術(shù)來形成。柵電極層38可通過適當(dāng)?shù)臇烹姌O材料的毯式沉積(blanket deposition)來形成。在一個實施例中，柵電極材料包括諸如鎢、鉭和/或其氮化物和合金等金屬膜。對于n溝道晶體管，可采用4.0到4.6eV范圍的功函。
接著使用CMP來使表面平坦化，從而去除除以前由多晶硅柵占據(jù)的區(qū)域內(nèi)以外的金屬層38。所得的柵38b和下面的絕緣層37b在圖14中示出。
使用濕法蝕刻劑來去除與p溝道晶體管相關(guān)聯(lián)的多晶硅柵。此外，同樣去除下面的絕緣層，以形成更適當(dāng)?shù)慕^緣層。在去除多晶硅柵和下面的絕緣層后得到圖15的開口42。在暴露的硅上形成柵電介質(zhì)37c。該電介質(zhì)可與電介質(zhì)37b相同。
在圖15的結(jié)構(gòu)和柵電介質(zhì)37b上形成金屬層44。這示為圖16中的“p金屬”，因為該金屬的功函適合于p溝道晶體管。p金屬除功函較佳地在4.6到5.2eV之間外可與n金屬的成分相同。
在沉積p金屬后，利用CMP來使結(jié)構(gòu)平坦化，且所得的結(jié)構(gòu)在圖17中示出。得到了具有柵37b和溝道區(qū)12b的n溝道晶體管，且類似地，得到了具有柵44c和溝道區(qū)12c的p溝道晶體管。
圖17的晶體管及其制造在與現(xiàn)有技術(shù)晶體管相比時有幾個優(yōu)點。首先，淺的尖端(延伸)結(jié)深度對于幫助支持較小的晶體管尺寸是理想的。當(dāng)利用傳統(tǒng)的注入尖端技術(shù)時，最小的尖端結(jié)深度受到必要的柵重疊的限制。采用圖17的結(jié)構(gòu)和所述的處理，可更好地控制柵重疊尺寸和結(jié)深度。例如，可定時濕法蝕刻以確定柵結(jié)構(gòu)下的底切的程度。
淺的尖端結(jié)深度允許制造較短的柵長度，而不增大截止?fàn)顟B(tài)的漏電流。需要在柵邊緣下進(jìn)行尖端摻雜以保證柵下的反型層和高摻雜的源/漏尖端區(qū)之間的低電阻路徑。低電阻允許較高的驅(qū)動電流，這對于電路切換速度是關(guān)鍵的。
金屬柵的一個優(yōu)點是處理可在較低的溫度下進(jìn)行。這在與多晶硅柵相比時增加了以金屬柵獲得的較好的性能。在以上所述的處理中，較低溫度的選擇用于減小總的熱暴露。正如先前所提及的，這防止摻雜劑從襯底擴散到溝道區(qū)。
因此，描述了具有金屬柵的δ摻雜晶體管以及制造方法。
權(quán)利要求
1.一種半導(dǎo)體工藝，包括在重?fù)诫s的襯底上生長未摻雜或輕摻雜硅層；在所述硅層上形成犧牲多晶硅柵；蝕刻所述硅層并底切所述柵結(jié)構(gòu)以在所述柵結(jié)構(gòu)下形成硅體；生長延伸到鄰近所述硅體的所述底切中的源區(qū)和漏區(qū)；去除所述多晶硅柵；以及形成代替所述多晶硅柵的金屬柵。
2.如權(quán)利要求1所述的工藝，其特征在于，所述處理在相對低的溫度下進(jìn)行，以防止來自所述襯底的摻雜劑大量摻雜所述硅層或硅體。
3.如權(quán)利要求1所述的工藝，其特征在于，所述硅層的蝕刻以可在所述硅層和所述硅襯底之間進(jìn)行區(qū)分的濕法蝕刻劑來完成。
4.如權(quán)利要求2所述的工藝，其特征在于，所述源區(qū)和漏區(qū)是選擇性生長的硅或硅鍺區(qū)。
5.如權(quán)利要求4所述的工藝，其特征在于，所述源區(qū)和漏區(qū)是重?fù)诫s區(qū)。
6.如權(quán)利要求1所述的工藝，其特征在于，第一源區(qū)和漏區(qū)是選擇性生長的，并以n型摻雜劑來重?fù)诫s，以及第二源區(qū)和漏區(qū)是選擇性生長的，并以p型摻雜劑來重?fù)诫s。
7.如權(quán)利要求6所述的工藝，其特征在于，在所述第一源區(qū)和漏區(qū)上形成具有4.0至4.6eV之間的功函的第一金屬柵；以及在所述第二源區(qū)和漏區(qū)上形成具有4.6至5.2eV之間的功函的第二金屬柵。
8.如權(quán)利要求6所述的工藝，其特征在于，所述金屬柵的形成包括去除所述第一源區(qū)和漏區(qū)上的多晶硅柵；沉積第一金屬；將所述第二源區(qū)和漏區(qū)上的所述第一金屬拋除；去除所述第二源區(qū)和漏區(qū)上的所述多晶硅柵；沉積第二金屬；將所述第一源區(qū)和漏區(qū)上的所述第二金屬拋除。
9.如權(quán)利要求6所述的工藝，其特征在于，所述第一金屬具有4.0至4.6eV之間的功函，且所述第二金屬具有4.6至5.2eV之間的功函。
10.一種用于形成互補MOS晶體管的工藝，包括在重?fù)诫s的單晶襯底上形成高摻雜或未摻雜單晶層；在所述層上形成多晶硅構(gòu)件；蝕刻所述層以形成用于所述晶體管的溝道區(qū)，底切所述多晶硅構(gòu)件；生長以n型和p型摻雜劑摻雜的、分別從所述多晶硅構(gòu)件下面的所述溝道區(qū)的相對側(cè)延伸的第一和第二單晶源區(qū)和漏區(qū)；以及以分別用于所述第一和第二源區(qū)和漏區(qū)的第一金屬和第二金屬代替所述多晶硅構(gòu)件。
11.如權(quán)利要求10所述的工藝，其特征在于，在蝕刻所述層之前在所述多晶硅構(gòu)件上形成第一側(cè)隔片。
12.如權(quán)利要求11所述的工藝，其特征在于，在形成所述第一和第二源區(qū)和漏區(qū)后在所述第一隔片上形成第二側(cè)隔片。
13.如權(quán)利要求12所述的工藝，其特征在于，包括與所述第二隔片對準(zhǔn)地?fù)诫s所述第一和第二源區(qū)和漏區(qū)以及所述襯底。
14.如權(quán)利要求10所述的工藝，其特征在于，所述第一金屬具有4.0至4.6eV之間的功函，且所述第二金屬具有4.6至5.2eV之間的功函。
15.一種MOS晶體管，包括重?fù)诫s的襯底；設(shè)置在所述襯底上的未摻雜或輕摻雜的溝道區(qū)；設(shè)置在所述襯底上、從所述溝道區(qū)的相對側(cè)延伸的凸起的單晶源區(qū)和漏區(qū)；以及與所述溝道區(qū)絕緣并設(shè)置在所述溝道區(qū)和所述源區(qū)和漏區(qū)的至少一部分上的金屬柵。
16.如權(quán)利要求15所述的晶體管，其特征在于，包括設(shè)置在所述金屬柵附近的第一側(cè)壁隔片。
17.如權(quán)利要求15所述的晶體管，其特征在于，包括在所述源區(qū)和漏區(qū)的延伸超過所述金屬柵和所述第一側(cè)壁隔片的部分上的硅化物層。
18.如權(quán)利要求15所述的晶體管，其特征在于，包括延伸到所述襯底中的源和漏擴散。
19.如權(quán)利要求15所述的晶體管，其特征在于，所述源區(qū)和漏區(qū)包括硅或硅鍺。
20.如權(quán)利要求15所述的晶體管，其特征在于，所述襯底具有1019原子/立方厘米或更高的峰值摻雜濃度。
全文摘要
描述了形成于重?fù)诫s的襯底上的MOS晶體管。在低溫處理中使用金屬柵以防止襯底的摻雜擴散到晶體管的溝道區(qū)。
文檔編號H01L29/49GK101027763SQ200580032453
公開日2007年8月29日 申請日期2005年9月29日 優(yōu)先權(quán)日2004年9月29日
發(fā)明者N·林德特, J·布拉斯克, A·韋斯特梅耶 申請人:英特爾公司