專利名稱：使用智能功率技術(shù)的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用智能功率技術(shù)的集成電路。
這種智能功率電路包括驅(qū)動(dòng)級(jí)或輸出級(jí)，在其中接通幾安培的電流；及所謂智能電路部分，這些智能電路部分被設(shè)計(jì)成通過(guò)幾微安至幾毫安的電流。它們尤其被使用在電壓范圍為40至60V的汽車應(yīng)用中。
智能電路部分的元件在智能功率技術(shù)中相對(duì)襯底通過(guò)具有高擊穿電壓的PN或NP結(jié)隔離。對(duì)此例如在N溝道MOSFET中可在P襯底上在一個(gè)用作本體端子(Body-Anschluss)的P槽下面作成一個(gè)位于深處的N槽、例如深的N-阱或N-Epi，它使低電壓N溝道晶體管的端子相對(duì)襯底隔離。在此情況下位于深處的N槽相對(duì)襯底的擊穿電壓大于15V，例如在40-80V的范圍中。
為了對(duì)靜電放電(ESD)作出防護(hù)設(shè)置了專門的保護(hù)結(jié)構(gòu)或ESD防護(hù)開(kāi)關(guān)裝置。它們具有一個(gè)HVMOS晶體管、例如DMOS，該晶體管具有例如20至80V的耐壓強(qiáng)度。漏極及源極位于端子焊盤之間，在這些端子焊盤之間流過(guò)ESD電流。這里柵極通過(guò)一個(gè)柵極電阻連接在源極上。在ESD負(fù)荷的情況下柵極通過(guò)MOSFET的漏極-柵極寄生電容被上調(diào)(aufgesteuert)，以致該MOSFET使ESD電流通過(guò)打開(kāi)的MOS溝道導(dǎo)出。其方式是該晶體管的尺寸被設(shè)計(jì)得足夠大，由此來(lái)限制所出現(xiàn)的ESD電壓，使得在驅(qū)動(dòng)級(jí)或輸出級(jí)上或在智能功率電路部分或低電壓電路部分上不會(huì)出現(xiàn)損壞。在正常工作中柵極通過(guò)柵極電阻被拉到地電位上，由此晶體管截止。通過(guò)柵極電阻被設(shè)計(jì)成足夠大，則經(jīng)過(guò)漏極-柵極寄生電容耦合入的柵極電壓可足夠長(zhǎng)時(shí)間地被保持。柵極電阻與此相應(yīng)地典型地為5kOhm至100kOhm。
在智能功率技術(shù)中對(duì)于柵極電阻擴(kuò)散的區(qū)域例如被構(gòu)成p阱，p體(body)，p區(qū)-電阻。這種電阻可在上述設(shè)計(jì)中通過(guò)具有相對(duì)小的面積覆蓋及由此具有小成本的擴(kuò)散來(lái)構(gòu)造。
但這種晶體管保護(hù)電路的缺點(diǎn)是柵極的上調(diào)存在問(wèn)題。被擴(kuò)散的柵極電阻與P襯底一起構(gòu)成了寄生晶體管。第一寄生襯底晶體管是垂直寄生PNP晶體管，它通過(guò)P擴(kuò)散層、例如作為發(fā)射極的p體，N槽、例如N-Epi及P襯底構(gòu)成。第二寄生晶體管是橫向NPN晶體管，它在另一元件或元件組的N槽、例如作為發(fā)射極的指狀槽，作為基極的p襯底及作為集電極的被擴(kuò)散電阻的N槽之間起作用。
相比之下根據(jù)本發(fā)明的集成電路具有一些優(yōu)點(diǎn)。根據(jù)本發(fā)明，柵極電阻被構(gòu)造為“多晶電阻”(Poly-Widerstand)，即由多晶硅制成。由此雖然付出代價(jià)，即首先基本上需要比傳統(tǒng)擴(kuò)散電阻大的面積。但可看到，通過(guò)使用多晶電阻將不會(huì)出現(xiàn)擴(kuò)散電阻的寄生晶體管的上述缺點(diǎn)。因此在相同的面積使用或相同的成本的情況下可將ESD強(qiáng)度提高到一個(gè)兩倍的倍數(shù)上。對(duì)此變換地也可在預(yù)給定ESD強(qiáng)度的情況下減小芯片面積或成本。
因此根據(jù)本發(fā)明出人意料地實(shí)現(xiàn)了相對(duì)于傳統(tǒng)體系明顯改善的電路特性?？捎欣卦跂艠O與源極之間在阻斷方向上連接一個(gè)限制控制電壓UGS的二極管、例如一個(gè)齊納二極管。此外在柵極與漏極之間可連接一個(gè)在工作電壓以上截止的二極管、例如齊納二極管，或相應(yīng)地連接一串二極管，以便使柵極也可通過(guò)該路徑被附加地上調(diào)。
以下借助附圖通過(guò)一些實(shí)施形式來(lái)描述本發(fā)明。附圖表示

圖1根據(jù)本發(fā)明的具有根據(jù)第一實(shí)施形式的ESD保護(hù)晶體管電路的集成電路的電路圖，圖2根據(jù)另一實(shí)施形式的一個(gè)ESD保護(hù)晶體管電路，圖3根據(jù)另一實(shí)施形式的一個(gè)ESD保護(hù)晶體管電路。
根據(jù)圖1中所示實(shí)施形式，一個(gè)集成電路1具有一個(gè)輸出級(jí)2或驅(qū)動(dòng)裝置，在其中接通幾安培的電流；及一個(gè)具有智能電路元件的智能開(kāi)關(guān)裝置3，該智能開(kāi)關(guān)裝置被設(shè)計(jì)成通過(guò)幾微安至幾毫安的電流。輸出級(jí)2及智能開(kāi)關(guān)裝置3被連接在高電壓UH＞15V的一個(gè)高電壓端子焊盤a1與一個(gè)接地端子焊盤a2及可能的其它端子焊盤之間；這里例如根據(jù)圖1，在所有實(shí)施形式中也可設(shè)置對(duì)于如小于/等于5V的低電壓UL的另一端子焊盤a3及可能設(shè)有另一接地端子焊盤。但智能開(kāi)關(guān)裝置3的低壓元件原則上也可通過(guò)相應(yīng)的串聯(lián)電阻連接到高電壓UH上。根據(jù)本發(fā)明該輸出級(jí)2也可設(shè)置在集成電路1的外部及由此在圖1中用虛線表示及在其它圖中未-示例地-被畫出。
智能開(kāi)關(guān)裝置3的元件相對(duì)芯片襯底通過(guò)具有高擊穿電壓的PN結(jié)或NP結(jié)來(lái)隔離。對(duì)此例如在低壓N溝道MOSFET中可在P襯底上在一個(gè)用作本體端子的P槽下面作成一個(gè)位于深處的N槽，例如深的N-阱或N-Epi，它使低壓N溝道晶體管的端子相對(duì)襯底隔離。在此情況下位于深處的N槽相對(duì)襯底的擊穿電壓大于15V，例如在40-80V的范圍中。
此外設(shè)置有一個(gè)ESD保護(hù)晶體管開(kāi)關(guān)裝置4，根據(jù)圖1的實(shí)施形式它具有一個(gè)HVMOS晶體管T1，例如為一個(gè)DMOS晶體管T1，它具有例如20至80V的耐壓強(qiáng)度。根據(jù)圖1漏極D位于高電壓端子焊盤a1上并且源極S位于接地端子焊盤a2上。也可對(duì)此變換地，在相應(yīng)的集成電路中漏極D也可直接地位于一個(gè)輸入或輸出焊盤上，它的耐壓強(qiáng)度超過(guò)15V。柵極G通過(guò)一個(gè)電阻Rg連接到源極S上。在ESD負(fù)荷的情況下柵極G通過(guò)T1的源極-柵極寄生電容來(lái)上調(diào)。于是T1在漏極D與源極S之間通過(guò)打開(kāi)的MOS溝道導(dǎo)出ESD電流。其方式是T1的尺寸被設(shè)計(jì)得足夠大，由此來(lái)限制電壓，以致不會(huì)出現(xiàn)損壞。在正常工作中T1的柵極G通過(guò)電阻Rg被拉到地電位GND或0V上，由此晶體管T1通過(guò)由于-源極電壓UGS＝0而截止。這里Rg被設(shè)計(jì)成具有足夠高的歐姆電阻，由此在ESD負(fù)荷的情況下上述的電容可實(shí)現(xiàn)對(duì)T1的上調(diào)。為此Rg典型地為5kOhm至100kOhm。
高電壓UH一方面可為高電壓供電電壓，例如當(dāng)虛線所示的輸出級(jí)2連接在焊盤a1及a2上時(shí)；但此外焊盤a1也可用作高電壓輸入/輸出焊盤。
根據(jù)本發(fā)明，Rg被制造成“多晶電阻”，即由多晶硅制成。由此不會(huì)出現(xiàn)所述的在傳統(tǒng)地?cái)U(kuò)散的P-電阻上出現(xiàn)寄生晶體管的效應(yīng)。因此在相同的面積使用及相應(yīng)的相同成本的情況下可提高ESD的強(qiáng)度。
在圖2的實(shí)施形式中，在柵極G及源極S之間連接了一個(gè)二極管D1，例如一個(gè)齊納二極管。在此情況下D1可限制柵極-源極電壓UGS。此外可有利地在漏極D與柵極G之間使用一個(gè)在工作電壓UH上截止的二極管D2、尤其是一個(gè)齊納二極管或一串二極管，以便通過(guò)該路徑也可附加地上調(diào)柵極G，這就是說(shuō)，當(dāng)該連接在阻斷方向上的二極管上的ESD脈沖超過(guò)該二極管的臨界電壓時(shí)使柵極電壓向上拉。
圖3表示另一實(shí)施形式，其中晶體管T1的柵極觸發(fā)(Gate-Ansteuerung)通過(guò)相應(yīng)連接的前級(jí)5被增強(qiáng)地上調(diào)，該前級(jí)根據(jù)圖2的開(kāi)關(guān)裝置4來(lái)構(gòu)成。因此該前級(jí)5具有一個(gè)第二MOSFETT2，一個(gè)連接在第二MOSFET T2的柵極G2與其源極S2之間的電阻R2及二極管D3以及D4。并且這里R2也被構(gòu)成多晶電阻。
在圖1至3的所有實(shí)施形式中可在端子焊盤a1與漏極D之間連接一個(gè)極性反向保護(hù)二極管(Verpolschutzdiode)D5，該二極管例如被表示在圖3中。
也可對(duì)所示的實(shí)施形式變換地，晶體管T2及T2尤其也可為HVPMOS晶體管。在此情況下高電壓位于源極上及地電位位于漏極上。
權(quán)利要求
1.使用智能功率技術(shù)的集成電路，它至少具有高電壓端子(a1，a2)，用于連接到一個(gè)高電壓(UH)上；一個(gè)具有一些低電壓元件的智能開(kāi)關(guān)裝置(3)，一個(gè)連接在這些高電壓端子(a1，a2)之間的ESD保護(hù)電路(4)，該保護(hù)電路具有一個(gè)用其源極(S)及用其漏極(D)連接到這些高電壓端子(a1，a2)上的MOSFET(T1)，它的柵極(G)通過(guò)一個(gè)電阻(Rg)與其源極(S)相連接，其中該柵極電阻(Rg)由多晶硅構(gòu)成。
2.根據(jù)權(quán)利要求1的集成電路，其特征在于該MOSFET(T1)是一個(gè)用于高電壓應(yīng)用的N溝道MOSFET。
3.根據(jù)權(quán)利要求1或2的集成電路，其特征在于該MOSFET是一個(gè)HVPMOS或DMOS晶體管。
4.根據(jù)以上權(quán)利要求中一項(xiàng)的集成電路，其特征在于在源極(S)與柵極(G)之間在阻斷方向上連接著一個(gè)保護(hù)二極管(D1)。
5.根據(jù)以上權(quán)利要求中一項(xiàng)的集成電路，其特征在于在柵極(G)與漏極(D)之間在阻斷方向上連接著另一保護(hù)二極管(D2)，它在該供電電壓(UH)以上截止。
6.根據(jù)以上權(quán)利要求中一項(xiàng)的集成電路，其特征在于在MOSFET的柵極(G)與漏極(D)之間連接了一個(gè)前級(jí)(5)，該前級(jí)具有一個(gè)第二MOSFET(T2)及一個(gè)連接在該第二MOSFET(T2)的柵極(G2)與源極(S2)之間的由多晶硅構(gòu)成的電阻(R2)。
7.根據(jù)以上權(quán)利要求中一項(xiàng)的集成電路，其特征在于在一個(gè)高電壓端子(a1，a2)與該MOSFET(T1)之間連接一個(gè)極性反向保護(hù)二極管(D5)。
8.根據(jù)以上權(quán)利要求中一項(xiàng)的集成電路，其特征在于它具有一個(gè)連接在這些高電壓端子(a1，a2)之間的功率電流的輸出級(jí)(2)。
9.根據(jù)以上權(quán)利要求中一項(xiàng)的集成電路，其特征在于該智能開(kāi)關(guān)裝置(3)的這些低電壓元件相對(duì)該襯底通過(guò)具有高于15V、尤其在40-80V范圍中的擊穿電壓的半導(dǎo)體結(jié)隔離。
10.根據(jù)權(quán)利要求9的集成電路，其特征在于該智能開(kāi)關(guān)裝置(3)具有一些低電壓N溝道MOSFET，這些MOSFET具有一個(gè)在一個(gè)P襯底上在一個(gè)處于深處的N槽上的用作本體端子的P槽，其中該處于深處的N槽相對(duì)該P(yáng)襯底的擊穿電壓大于15V，例如在40-80V的范圍中。
全文摘要
本發(fā)明涉及一種使用智能功率技術(shù)的集成電路，尤其是用于應(yīng)用在汽車領(lǐng)域，它至少具有高電壓端子(a1，a2)，用于連接到高電壓(UH)上；一個(gè)具有低電壓元件的智能開(kāi)關(guān)電路(3)，一個(gè)連接在高電壓端子(a1，a2)之間的ESD保護(hù)電路(4)，該保護(hù)電路具有一個(gè)用其源極(S)及用其漏極(D)連接到高電壓端子(a1，a2)上的MOSFET(T1)，它的柵極(G)通過(guò)一個(gè)電阻(Rg)與其源極(S)相連接，其中柵極電阻(Rg)由多晶硅構(gòu)成。按照本發(fā)明，通過(guò)使用多晶電阻作為柵極電阻(Rg)在相對(duì)小的面積使用和小的花費(fèi)的情況下實(shí)現(xiàn)高的ESD強(qiáng)度。有利地，可以在MOSFET(T1)的源極(S)和柵極(G)之間以及在柵極(G)和漏極(D)之間分別在阻斷方向上連接一個(gè)保護(hù)二極管(D1，D2)，它們?cè)诠╇婋妷?UH)以上截止。
文檔編號(hào)H01L27/02GK101040380SQ200580035404
公開(kāi)日2007年9月19日 申請(qǐng)日期2005年8月16日 優(yōu)先權(quán)日2004年10月16日
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